JP3614792B2

JP3614792B2 - アクティブマトリックス型ディスプレイの画素検査装置および画素検査方法

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Publication number: JP3614792B2
Application number: JP2001124227A
Authority: JP
Inventors: 彰治奈良; 正敏伊藤; 誠大熊
Original assignee: Wintest Corp
Current assignee: Wintest Corp
Priority date: 2001-04-23
Filing date: 2001-04-23
Publication date: 2005-01-26
Anticipated expiration: 2021-04-23
Also published as: US6891532B2; KR100796700B1; US20020154108A1; TW580684B; KR20020082098A; JP2002318551A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス型ディスプレイの画素検査装置および画素検査方法にかかるもので、とくにアクティブマトリックス構造を持つ液晶表示装置アレイ（ＬＣＤアレイ）、あるいは有機エレクトロルミネッセント表示装置アレイ（ＥＬアレイ）の画素検査において、ソーススイッチ素子のバラツキ、デバイス駆動信号に起因する測定ノイズ、さらには測定系における各種素子のバラツキをキャンセルすることにより、画素検査精度を向上させることができるアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法に関するものである。
【０００２】
【従来の技術】
従来のＬＣＤアレイ素子およびＥＬアレイ素子は、そのモジュールまで組み立てられ、人間の目視による全数検査が行われていた。
この検査において、最終製品の形までアセンブリしないと、表示を行うことができず、したがって、不良品発生時に無駄になる費用が大きいという問題とともに、人間の目による主観的な検査であるため各検査員間で評価基準の不統一が生じやすいこと、および疲労による検査精度の狂いが発生すること、などにより、検査結果の信頼性にも問題がある。
【０００３】
また、電気的な自動検査装置ないし検査方法においては、検査対象デバイスであるＬＣＤアレイ素子およびＥＬアレイ素子の各画素に対して、ある電荷をチャージしておき、その電荷をデバイス外部に読み出し、その電荷量の絶対値を評価し、各画素の故障、断線あるいはショートその他の欠陥の検査を行っている。
しかしながら、近年行われるようになってきた高温ポリシリコンプロセスあるいは低温ポリシリコンプロセスによるＬＣＤ表示素子、あるいは現在開発が進められているＥＬ表示素子においては、製造プロセス上の問題からデバイス内部の各種素子特性のバラツキが大きいという問題がある。
【０００４】
図６にもとづき、検査対象デバイスとなる従来の液晶ディスプレイ素子について概説する。
図６は、ポリシリコン液晶ディスプレイ１（アクティブマトリックス型ディスプレイ）の等価回路図であって、ポリシリコン液晶ディスプレイ１は、ＬＣＤ素子などによる画素２の複数個をＸ−Ｙ方向にマトリックス状に配置した表示素子部３と、表示素子部３の水平系駆動回路４および垂直系駆動回路５と、を有する。
【０００５】
それぞれの画素２は、ＬＣＤ素子６と、スイッチ素子７（ＴＦＴ：薄膜トランジスター）と、を有し、スイッチ素子７のそれぞれのソースに複数本のソース線８（列選択線）を介して水平系駆動回路４を接続するとともに、スイッチ素子７のそれぞれのゲートに複数本のゲート線９（行選択線）を介して垂直系駆動回路５を接続してある。ソース線８およびゲート線９のそれぞれの交差部１０に画素２を配置している。
なお、ポリシリコン液晶ディスプレイ１としては、そのＬＣＤ素子６において、液晶を封入する前の状態のもの（すなわち、アクティブマトリックス型ディスプレイ基板）と、液晶を封入した後の状態のもの（すなわち、アクティブマトリックス型ディスプレイ）とが考えられるが、いずれも検査対象デバイスとしてこれを取り扱うことができる。
【０００６】
表示素子部３は、単独で検査対象デバイスとしてこれを取り扱うことができるとともに、水平系駆動回路４および垂直系駆動回路５の少なくともいずれか一方と組み合わせた状態でも、検査対象デバイスとしてこれを取り扱うことができる。
【０００７】
水平系駆動回路４は、水平系シフトレジスター１１と、ビデオ信号供給端子１２と、表示素子部３の列数に応じた数（図示の例ではＡ１〜Ａ９の９個）のソーススイッチ１３（列選択スイッチ、ＦＥＴ：電界効果トランジスター）と、を有する。
水平系シフトレジスター１１は、水平系スタート信号（Ｘ−ＳＴ）供給端子１４と、水平系クロック信号（Ｘ−ＣＬＫ）供給端子１５と、表示素子部３の列数に応じた数（図示の例では３個）の水平系フリップフロップ回路１６と、を有する。
ビデオ信号供給端子１２は、Ｒビデオ信号（ＶＩＤＥＯ−Ｒ）供給端子１７と、Ｇビデオ信号（ＶＩＤＥＯ−Ｇ）供給端子１８と、Ｂビデオ信号（ＶＩＤＥＯ−Ｂ）供給端子１９と、を有する。
ソーススイッチ１３は、ソース線８と水平系シフトレジスター１１およびビデオ信号供給端子１２との間にこれを接続してあり、画素２へのソース信号をスイッチすることによって、表示素子部３における各列を選択する。
【０００８】
垂直系駆動回路５は、垂直系シフトレジスター２０を有し、垂直系シフトレジスター２０は、垂直系スタート信号（Ｙ−ＳＴ）供給端子２１と、垂直系クロック信号（Ｙ−ＣＬＫ）供給端子２２と、表示素子部３の行数に応じた数（図示の例では４個）の垂直系フリップフロップ回路２３と、を有する。
【０００９】
こうした構成のポリシリコン液晶ディスプレイ１を検査対象デバイスとする従来の電気的な自動検査装置（図示せず）では、各画素２に対して、ある電荷をチャージしておき、その電荷をポリシリコン液晶ディスプレイ１の外部に読み出し、その電荷量の絶対値を評価することにより検査を行っている。
しかしながら、高温ポリシリコンプロセスあるいは低温ポリシリコンプロセスによるＬＣＤ表示素子などによるポリシリコン液晶ディスプレイ１においては、製造プロセス上の問題からその内部の各種素子について特性のバラツキが大きいという問題がある。
【００１０】
とくに、ソーススイッチ１３（Ａ１〜Ａ９）の素子のバラツキを無視することができず、ソーススイッチ１３におけるこの比較的大きなバラツキに起因する検査装置への出力波形をサンプリングした際の縦縞が大きな問題となり、読み出した電荷の絶対量を単純に評価する検査方法では、当該バラツキによるノイズのレベルの方が検査信号のレベルより大きい場合が少なくないため、検査精度上問題を残す結果となっている。
このソーススイッチ１３のバラツキは、アモルファス状の小さなシリコン結晶をポリシリコンと呼ぶことができる状態まで結晶成長させるためのレーザーアニール工程においてデバイス全面に均一なレーザービームが照射されなかったことによる各ＦＥＴのオン抵抗の不均一や各ＦＥＴのゲート絶縁膜の不均一によるゲートおよびソース間の容量の不均一、各ソーススイッチ１３をコントロールしている水平系フリップフロップ回路１６と各ゲート端子までの遅延のバラツキや、フレキシブルケーブル接続用の端子（図示せず）から各ソーススイッチ１３までの距離の違いによる、配線抵抗に起因する画素容量（ＬＣＤ素子６）までのトータルなインピーダンスの不均一、などにより主に発生する。
しかも、これら不均一の各項目は、近年のＬＣＤおよびＥＬデバイスの大型化によりますますその度合いを高める方向に向かいつつあるという問題がある。
【００１１】
また、検査対象デバイス（ポリシリコン液晶ディスプレイ１）内の各画素２に蓄えられた電荷を放電させ、その放電波形をサンプリングするにあたって、ポリシリコン液晶ディスプレイ１内の各ソーススイッチ１３のゲートからゲート・ソース間容量を通して漏れてくるゲートの駆動波形、および水平系シフトレジスター１１を駆動するための水平系クロック信号のクロストーク成分が画素信号と同一タイミングで重畳され、また垂直系クロック信号の立ち上がり／立ち下がりエッジが映像期間にかかる場合には、そのクロストークも発生し、画素検査の精度を著しく低下させる原因となっている。
このクロストークの問題は、ポリシリコン液晶ディスプレイ１の大規模化および高密度化にともない、より発生しやすくなっているという問題がある。
【００１２】
さらに、水平系駆動回路４および垂直系駆動回路５からのデバイス駆動信号に起因するノイズ、ならびにテストヘッドないし測定系装置（図示せず）の各素子におけるバラツキのレベルも、画素検査信号に比較して大きな場合には、こうしたノイズないしバラツキレベルの間に画素検査信号が埋もれてしまって検出不可能となるという問題がある。
【００１３】
なお各種ディスプレイの画素検査装置については、特開平５−３１３１３２号、特開平６−４３４９０号、特開平６−５９２８３号、特開平７−２８７２４７号、特開平１０−９６７５４号、特開平１０−２１４０６５号などがある。
【００１４】
【発明が解決しようとする課題】
本発明は以上のような諸問題にかんがみなされたもので、ＬＣＤアレイ素子あるいはＥＬアレイ素子などによるアクティブマトリックス型ディスプレイの検査にあたり、その精度を向上させることができるアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法を提供することを課題とする。
【００１５】
また本発明は、ソーススイッチのバラツキや、デバイス駆動信号に起因するノイズ、測定系装置における素子のバラツキをキャンセルして、所定の画素検査精度を確保可能なアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法を提供することを課題とする。
【００１６】
また本発明は、ソーススイッチのバラツキによる取込みデータへの影響を軽減するとともに、水平系駆動回路や水平クロックライン（水平系クロック信号供給端子）、あるいは垂直系駆動回路や垂直クロックライン（垂直系クロック信号供給端子）からのクロストークの影響も同時に軽減することにより、高精度で検査可能なアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法を提供することを課題とする。
【００１７】
また本発明は、簡易な演算処理（減算処理）によりＬＣＤアレイ素子あるいはＥＬアレイ素子について、所定の精度で画素検査が可能なアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法を提供することを課題とする。
【００１８】
【課題を解決するための手段】
すなわち本発明は、アクティブマトリックス構造のＬＣＤアレイおよびＥＬアレイなどによるアクティブマトリックス型ディスプレイの各画素を検査するにあたって、通常行われる各画素への充電および放電による、いわゆる有効画素データを得るチャージ動作（チャージ工程）およびセンス動作（第１のセンス工程）に加えて、ゲート線を選択しない状態でのセンス動作（第２のセンス工程）を行い、その際得られた画素のデータ（補正画素データ）を減算することにより、測定対象デバイスのソース線方向（あるいは必要ならばゲート線方向）のバラツキなどをキャンセル可能であることに着目したもので、第一の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、上記水平系駆動回路および上記垂直系駆動回路を用いて上記検査対象デバイスの上記各画素について電荷をチャージし上記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に上記各画素の上記行選択線および上記列選択線のいずれか一方を選択しない状態で上記各画素から得られる補正画素データと、を減算処理し、この減算出力により上記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置である。
【００１９】
第二の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに駆動回路により上記各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、上記駆動回路により駆動された上記各画素からの有効画素データと、上記各画素の上記行選択線および上記列選択線のいずれか一方を選択しない状態で各画素を駆動して得られる補正画素データと、を減算処理する減算回路と、この減算回路からの減算出力により上記各画素の良否を判定する欠陥判定回路と、を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置である。
【００２０】
第三の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、上記水平系駆動回路および上記垂直系駆動回路を用いて上記検査対象デバイスの上記各画素について電荷をチャージし上記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に上記チャージ動作を行わずに、上記各画素の上記行選択線および上記列選択線をともに再度駆動することにより上記各画素からの電荷の放電以外の理由による信号波形として得られる補正画素データと、を減算処理し、この減算出力により上記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置である。
【００２１】
第四の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに駆動回路により上記各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、上記駆動回路により駆動された上記各画素からの有効画素データと、この有効画素データの取得後に上記各画素の上記行選択線および上記列選択線をともに再度駆動することにより各画素から得られる補正画素データと、を減算処理する減算回路と、この減算回路からの減算出力により上記各画素の良否を判定する欠陥判定回路と、を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置である。
【００２２】
第五の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに駆動回路により上記各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、上記駆動回路により駆動された上記検査対象デバイスからの信号をＡ／Ｄ変換するためのＡ／Ｄ変換回路と、このＡ／Ｄ変換回路によりＡ／Ｄ変換されたデータを少なくとも一ライン分以上保持するメモリー回路と、このメモリー回路に蓄えられた画素データを演算する演算回路と、を有し、上記検査対象デバイスにおける上記列選択線方向あるいは上記行選択線方向に起因するバラツキをキャンセルしながら画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置である。
【００２３】
第六の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査方法であって、上記水平系駆動回路および上記垂直系駆動回路を用いて上記検査対象デバイスの上記各画素について電荷をチャージし上記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に上記各画素の上記行選択線および上記列選択線のいずれか一方を選択しない状態で上記各画素から得られる補正画素データと、を減算処理し、この減算出力により上記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査方法である。
【００２４】
第七の発明は、複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査方法であって、上記水平系駆動回路および上記垂直系駆動回路を用いて上記検査対象デバイスの上記各画素について電荷をチャージするチャージ工程と、このチャージ工程につづいて上記各画素から有効画素データを取得する第１のセンス工程と、上記各画素の上記行選択線および上記列選択線のいずれか一方を選択しない状態で補正画素データを取得する第２のセンス工程と、上記第１のセンス工程における上記有効画素データと上記第２のセンス工程における上記補正画素データとを減算処理する減算工程と、この減算工程の減算出力により上記各画素の良否を判定する判定工程と、を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査方法である。
【００２５】
上記検査対象デバイス内の上記列選択線における水平系駆動信号および水平系クロック信号、ならびに上記行選択線における垂直系クロック信号の影響を同時にキャンセルするようにすることができる。
【００２６】
上記検査対象デバイス内の上記列選択線における水平系クロック信号、ならびに上記行選択線における垂直系駆動信号および垂直系クロック信号の影響を同時にキャンセルするようにすることができる。
【００２７】
上記各画素は、薄膜トランジスターによるスイッチ素子を有し、上記列選択線をこのスイッチ素子のソースに接続するソース線とし、上記行選択線をこのスイッチ素子のゲートに接続するゲート線とし、上記有効画素データは、これらソース線およびゲート線をすべて順次選択して上記各画素をチャージしてこれを得るとともに、上記補正画素データは、上記ゲート線の駆動回路あるいは上記ソース線の駆動回路へのスタート信号のいずれかを入力せずにこれを得るものであることができる。
【００２８】
なお、上記検査対象デバイス内にシフトレジスターあるいはアドレスデコーダー、およびソーススイッチなどの水平系駆動回路を持たないアクティブマトリックス型ディスプレイについても、上記検査対象デバイス外のテストヘッドに水平系駆動回路に相当する駆動回路を配置し、その使用部品の個々の入出力容量、およびスイッチ抵抗のバラツキをキャンセルし、高精度な判定を可能とすることができる。
【００２９】
本発明によるアクティブマトリックス型ディスプレイの画素検査装置および画素検査方法においては、アクティブマトリックス構造のＬＣＤアレイおよびＥＬアレイなどによるディスプレイの各画素を検査するにあたって、通常行われる各画素への充電および放電による、いわゆるチャージ工程およびセンス工程（本発明では第１のセンス工程）により有効画素データを取得するとともに、電荷のチャージがない状態での第２のセンス工程を行い、その際得られた補正画素データを減算することにより、検査対象デバイスのソース線方向のバラツキ、その他、デバイス駆動信号に起因するノイズ、測定系装置における素子のバラツキなどをキャンセル可能としたので、各画素の欠陥をバラツキやノイズなしにそのまま直接検出可能であり、所定の検査精度をもってポリシリコン液晶ディスプレイその他のアクティブマトリックス型ディスプレイの評価を行うことができる。
すなわち、その画素検査は、たとえばポリシリコン液晶ディスプレイなどの検査対象デバイス内の画素に対する一定電位でのチャージ（充電）動作から開始する。
このチャージ動作は、一般的には、図６中、表示素子部３上の左上隅から右下隅に向かって表示素子部３点灯時の諸手順および諸規格にしたがって、点順次すなわち画素２順次に実施してゆく。
続いて、各画素２にチャージした電荷を各画素２から抜き出し、その放電波形のピーク値をメモリー回路（本発明では第１のメモリー回路３７、図１）に取り込む（センス工程）（本発明では第１のセンス工程）。このセンス工程における画素データが「有効画素データ」である。
表示素子部３からの画素波形の当該センス工程においても、電荷書き込み時と同じ順序で、各画素２にアクセスすることとし、一般的には左上隅から右下隅に向かって各画素２の電荷を放電させてゆく。
【００３０】
従来の画素検査装置ないし画素検査方法においては、この放電波形をサンプリングしたものを評価し、各画素２の良否を判定していた。
本発明では、このセンス工程（第１のセンス工程）に引き続いて、表示素子部３内の、たとえば、如何なるゲート線（行選択線）も選択されていない状態のままで、一ライン以上の画素波形をサンプリングする。このセンス工程に引き続いて取り込む画素波形は、検査対象デバイス（たとえばポリシリコン液晶ディスプレイ１）内のソーススイッチ１３のバラツキデータと、検査対象デバイス内外のノイズがクロストークした成分の合成されたものと、であり、この画素データが「補正画素データ」である。
【００３１】
このような手順で得た検査対象デバイスの有効画素データから、補正画素データを各ラインごと（各行ごと）に減算することにより、有効画素データ中のバラツキに起因し、あるいはノイズの混入による縦縞成分をキャンセルすることができる。
また、アモルファスに代表される、水平系駆動回路４外付けデバイスの測定の際も、同様の手順により、有効画素データおよび補正画素データを取得し、それらを減算することにより、テストヘッド内の部品のバラツキや、駆動回路からの各種信号のクロストークを軽減させることが可能となり、高精度の画素検査を実施することができる。
【００３２】
もちろん本発明においては、補正画素データを得るために、如何なるゲート線（行選択線）も選択されていない状態のままで、一ライン以上の画素波形をサンプリングする代わりに、如何なるソース線（列選択線）も選択されていない状態のままで、一ライン以上の画素波形をサンプリングすることにより、検査対象デバイスの行選択線単位のバラツキ、ノイズおよびクロストークを軽減することができる。
【００３３】
なお、第三の発明や第四の発明のように、有効画素データの取得後に各画素の行選択線および列選択線をともに再度駆動することにより各画素から補正画素データを得るようにした場合には、たとえば図６中、ＬＣＤ素子６がショートしたような点欠陥がもしあれば、有効画素データおよび補正画素データともにこの点欠陥を含むので、減算処理によりこの点欠陥は削除されてしまって検出はできないが、ＬＣＤ素子６が断線しているような点欠陥の場合には、補正画素データはこの点欠陥を含まないので、減算処理によりこの点欠陥を検出することができる。
【００３４】
【発明の実施の形態】
つぎに、本発明の実施の形態によるアクティブマトリックス型ディスプレイの画素検査装置３０をその画素検査方法とともに図１ないし図５にもとづき説明する。ただし、図６と同様の部分には同一符号を付し、その詳述はこれを省略する。
図１は、画素検査装置３０のブロック図であって、画素検査装置３０は、中央制御回路３１（ＣＰＵ）と、コントロールバス３２と、制御信号発生回路３３と、チャージセンス回路３４と、マルチプレクサー３５と、Ａ／Ｄ変換回路３６と、第１のメモリー回路３７、第２のメモリー回路３８および第３のメモリー回路３９と、減算回路４０（演算回路）と、欠陥判定回路４１と、を有する。
【００３５】
中央制御回路３１（ＣＰＵ）は、コントロールバス３２を介して全体を制御する。
【００３６】
制御信号発生回路３３は、ポリシリコン液晶ディスプレイ１の各画素２の検査のための制御信号を発生するもので、水平系駆動回路４および垂直系駆動回路５にこれを接続してある。
【００３７】
チャージセンス回路３４は、Ｒ素子用の第１のチャージセンス回路４２、Ｇ素子用の第２のチャージセンス回路４３およびＢ素子用の第３のチャージセンス回路４４からこれを構成し、Ｒ素子、Ｇ素子およびＢ素子のチャージ動作およびセンス動作をそれぞれ行う。
【００３８】
マルチプレクサー３５は、チャージセンス回路３４における第１のチャージセンス回路４２、第２のチャージセンス回路４３および第３のチャージセンス回路４４からの放電電流波形をシリーズ化してＡ／Ｄ変換回路３６に出力し、この出力波形をＡ／Ｄ変換回路３６がＡ／Ｄ変換する。
【００３９】
第１のメモリー回路３７は、水平系駆動回路４および垂直系駆動回路５を駆動して充電および放電した各画素２からの画素データ（有効画素データ）を蓄積する。
第２のメモリー回路３８は、垂直系駆動回路５の垂直系スタート信号供給端子２１からの垂直系スタート信号Ｙ−ＳＴを入力しない状態で、水平系駆動回路４および垂直系駆動回路５を駆動して得られた各画素２からの画素データ（補正画素データ）を蓄積する。
【００４０】
減算回路４０は、第１のメモリー回路３７の有効画素データから第２のメモリー回路３８の補正画素データを減算し、その減算データを第３のメモリー回路３９に蓄積し、この減算データにもとづき欠陥判定回路４１が各画素２についてその良否を判定する。
【００４１】
こうした構成の画素検査装置３０により、図６の検査対象デバイス（ポリシリコン液晶ディスプレイ１）についてその各画素２の評価を行う。
図２は、画素検査装置３０による画素検査工程における主にチャージ工程のタイミングチャート図、図３は、同、主にセンス工程（第１のセンス工程および第２のセンス工程）のタイミングチャート図、図４は、同、画素検査工程の全体およびメモリー回路上の画素データの例を示すフローチャート図である。
まずチャージ工程として、制御信号発生回路３３（図１）により、ポリシリコン液晶ディスプレイ１に対するドライブ信号を生成し、水平系駆動回路４および垂直系駆動回路５に供給する。必要とされるドライブ信号は、検査対象デバイスによってまちまちであるが、図６のポリシリコン液晶ディスプレイ１の例では、水平系駆動回路４（水平系シフトレジスター１１）用駆動信号すなわち、水平系スタート信号Ｘ−ＳＴおよび水平系クロック信号Ｘ−ＣＬＫ、ならびに垂直系駆動回路５（垂直系シフトレジスター２０）用駆動信号すなわち、垂直系スタート信号Ｙ−ＳＴおよび垂直系クロック信号Ｙ−ＣＬＫである。
【００４２】
これらの水平系シフトレジスター１１の駆動信号および垂直系シフトレジスター２０の駆動信号を正規の手順で入力しながら、ビデオ信号供給端子１２のＲビデオ信号供給端子１７、Ｇビデオ信号供給端子１８およびＢビデオ信号供給端子１９に一定電位（チャージ電位、図２）を印加し続け、ポリシリコン液晶ディスプレイ１内の全画素２に対して一定電位でのチャージを行う。
【００４３】
とくに、図２の上部に示すように、垂直系スタート信号供給端子２１に垂直系スタート信号Ｙ−ＳＴを入力して垂直系シフトレジスター２０を初期化するとともに、垂直系クロック信号供給端子２２に垂直系クロック信号Ｙ−ＣＬＫの１クロック分のハイレベル信号を入力することにより、スイッチ素子７のゲート駆動用の垂直系フリップフロップ回路２３の第一段目をアクティブにする。この駆動により、ゲート方向の第一ライン目にある全画素２のスイッチ素子７が導通状態となる。
【００４４】
図２の下部に拡大して示したように、この導通状態で、水平系スタート信号供給端子１４に水平系クロック信号Ｘ−ＣＬＫの１クロック分のハイレベル信号を入力することにより、上記ゲート方向と同様に、ソーススイッチ１３駆動用の水平系フリップフロップ回路１６の第一段目をアクティブにする。
【００４５】
この駆動によって、図６のソーススイッチ１３のうちＡ１〜Ａ３までが同時に導通状態となり、Ｒビデオ信号供給端子１７のラインの電位がソーススイッチ１３（Ａ１）を経由して図６中最も左側のソース線８に伝えられる。このとき、Ｒビデオ信号供給端子１７のラインに加えられたチャージ電位は、最終的に図６中左上隅（この位置を以後「Ｒ１−１」とする）の画素２に伝えられ、その保持容量にチャージ動作による電荷として蓄えられる。
【００４６】
また、Ｇビデオ信号供給端子１８およびＢビデオ信号供給端子１９の信号ラインについても、上述と同様な駆動を同時に行う。
この駆動によって、上記画素２（Ｒ１−１）の右隣の画素２（Ｇ１−１）にもチャージ電位が伝えられて電荷が蓄積し、さらに画素２（Ｇ１−１）の右隣の画素２（Ｂ１−１）にも電荷が蓄積する。
【００４７】
ここで図２に示すように、水平系クロック信号Ｘ−ＣＬＫをさらに１クロック分入力すると、ソーススイッチ１３駆動用の水平系フリップフロップ回路１６の第二段目をアクティブとし、図６中のソーススイッチ１３（Ａ４〜Ａ６）が導通状態となる。
この導通状態により、図６中最上段の左から４〜６番目の画素２（Ｒ１−２、Ｇ１−２、Ｂ１−２）に同様のチャージが行われるとともに、ソーススイッチ１３（Ａ１〜Ａ３）がオフになることにより、前述の画素２（Ｒ１−１、Ｇ１−１、Ｂ１−１）はその蓄えた電荷の移動経路が遮断されて、電荷を各保持容量（ＬＣＤ素子６）中に保持することになる。
【００４８】
ついで図２に示すように、さらに水平系クロック信号Ｘ−ＣＬＫを１クロック分入力し、図６のポリシリコン液晶ディスプレイ１の水平系シフトレジスター１１をすべてスキャンし、図６中最上段に位置する一ラインの画素２すべてをチャージしたのち、垂直系クロック信号Ｙ−ＣＬＫを１クロック分入力している。
【００４９】
この垂直系クロック信号Ｙ−ＣＬＫの入力により、ゲート方向の垂直系シフトレジスター２０は第二段目がアクティブになり、ゲート方向第二ライン目の画素２のスイッチ素子７がすべて導通状態となる。また、この垂直方向も前述の水平方向と同様に、垂直系シフトレジスター２０が次段に進むことにより、初段の制御下にあった最上段の画素２のスイッチ素子７がすべてオフとなり、各画素２からの電荷の移動経路を遮断して、それまで接続状態にあった各ソース線８の電位が変化しても各画素２には影響が及ばない。
【００５０】
以後、前述の水平スキャンを繰り返すことにより、ゲート方向第二ライン目の各画素２（Ｒ２−１、Ｇ２−１、Ｂ２−１〜Ｒ２−３、Ｇ２−３、Ｂ２−３）が同様に、各ビデオ信号供給端子１２からの電位設定にしたがってチャージされてゆく。
【００５１】
図６に示したポリシリコン液晶ディスプレイ１は垂直方向が４ライン（４行）あるので、この一連のシーケンスを４ライン分、すなわち、垂直系クロック信号Ｙ−ＣＬＫで４クロック分実行し、全画素２を所定設定レベルの一定電位（チャージ電位）にチャージしてゆく。
以上の工程が、図２および図４におけるチャージ工程の部分である。
【００５２】
このチャージ工程に続いて、画素２に書き込んだ電荷を読み出すセンス工程（第１のセンス工程、第２のセンス工程）に入る。
第１のセンス工程では、図３に示すように、水平系シフトレジスター１１および垂直系シフトレジスター２０への駆動波形信号は、図２で説明したチャージ工程の場合と同一であり、唯一の相違は、ポリシリコン液晶ディスプレイ１の端子部でみたときに、ビデオ信号供給端子１２の各ビデオラインに印加する設定電位のみである。
すなわち、チャージ工程時におけるチャージ電位に対してセンス工程時のビデオラインのバイアス設定を低電位（センス電位、図３）にしており、その電位差を利用し、チャージ工程で画素２に書き込んだ電荷をセンス工程で読み出して、その電流波形をチャージセンス回路３４に供給する。
【００５３】
図３に示すように、水平系クロック信号供給端子１５に水平系クロック信号Ｘ−ＣＬＫのパルスが入力されるたびに、対応する画素２からの放電電流がビデオライン経由でテストヘッド（画素検査装置３０）に流れ込むので、その電流波形を図１におけるチャージセンス回路３４の第１のチャージセンス回路４２、第２のチャージセンス回路４３および第３のチャージセンス回路４４において電流−電圧変換する。
【００５４】
図６に示すポリシリコン液晶ディスプレイ１においては、ビデオ信号供給端子１２として、３本のＲビデオ信号供給端子１７、Ｇビデオ信号供給端子１８およびＢビデオ信号供給端子１９を有しているので、水平系クロック信号供給端子１５へのクロックパルス（水平系クロック信号Ｘ−ＣＬＫ）の入力のたびにＲビデオ信号供給端子１７、Ｇビデオ信号供給端子１８およびＢビデオ信号供給端子１９の各ビデオラインから一画素づつ、同時に三画素分のデータが出力されてくることになる。
したがって、図１の画素検査装置３０においては、チャージセンス回路３４の次段にマルチプレクサー３５を設け、水平系クロック信号Ｘ−ＣＬＫにおける１クロック分の周期内で三画素のデータを切り換える時分割多重を行い、シリアライズしたデータをＡ／Ｄ変換回路３６に出力する。
【００５５】
図３の下段部分がマルチプレクサー３５による時分割多重のタイミングチャートを示し、Ｒビデオ信号供給端子１７、Ｇビデオ信号供給端子１８およびＢビデオ信号供給端子１９から同時に取り出された画素データがＲビデオ信号、Ｇビデオ信号さらにＢビデオ信号の順番で多重化される。
【００５６】
かくしてチャージセンス回路３４で検出した各画素２からの電荷の放電電流波形をマルチプレクサー３５でシリアライズし、Ａ／Ｄ変換回路３６でデジタル化し、第１のメモリー回路３７に蓄積する。
以上の工程が、図３および図４における第１のセンス工程（有効画素データ取得工程）である。
【００５７】
上記第１のメモリー回路３７には、ソーススイッチ１３のバラツキ、水平系クロック信号Ｘ−ＣＬＫのクロストーク、さらには三系統のチャージセンス回路３４の特性バラツキ、などによる縦縞が取り込まれており、その縦縞成分に重畳される形で画素２の点欠陥が取り込まれている。なお、図６の検査対象デバイス（ポリシリコン液晶ディスプレイ１）の場合、縦縞として、水平方向に九画素分のデータが並ぶはずであるが、図４のデータ取込み例には、ポリシリコン液晶ディスプレイ１（図６）を取り込んだ場合よりも多くの画素が水平方向および垂直方向に並ぶように示している。
【００５８】
本発明においては、図４の第１のセンス工程に引き続き、第２のセンス工程を行う。
第２のセンス工程においては、垂直系シフトレジスター２０にスタートパルス（垂直系スタート信号Ｙ−ＳＴ）を入力せずに、すなわち、垂直系シフトレジスター２０を初期化せずに、どのゲート線９（行選択線）も選択されていない状態で、ポリシリコン液晶ディスプレイ１からのさらなるデータ（補正画素データ）の取得を継続する。
【００５９】
図３のタイミングチャート図では、第２のセンス工程（補正画素データ）の部分がこのデータ取得にあたり、垂直系スタート信号供給端子２１に垂直系スタート信号Ｙ−ＳＴパルスを入力しないことを除き、第１のセンス工程における有効画素データ部分のデータを取得する駆動信号波形と何ら変わらない駆動信号を印加し、各画素２への電荷のチャージがない状態でデータの取得を続ける。
【００６０】
この第２のセンス工程（補正画素データ）においては、垂直系シフトレジスター２０内のすべての垂直系フリップフロップ回路２３の出力がロウになっているので、いかなるゲート線９もアクティブにはならない状態であり、この状態において水平系駆動回路４のみスキャンを行うことにより、ソーススイッチ１３のバラツキ、水平系クロック信号Ｘ−ＣＬＫのクロストーク、チャージセンス回路３４のバラツキなどにより発生する、画素データ取込み画像中の縦縞成分のみを取得する。
この第２のセンス工程において、垂直系シフトレジスター２０の駆動クロック信号（垂直系クロック信号Ｙ−ＣＬＫ）まで止めてしまうと、クロック波形の変化点すなわち、立ち上がりエッジあるいは立ち下がりエッジによる取込み画像への影響を取りこぼしてしまう可能性があるので、垂直系シフトレジスター２０へのスタートパルス（垂直系スタート信号Ｙ−ＳＴ）の供給のみを停止し、駆動クロック信号は第１のセンス工程と同一状態を維持することが重要である。
以上の工程が、図３および図４における第２のセンス工程（補正画素データ）である。
【００６１】
図４は、この第２のセンス工程で取得される補正画素データの例と、第１のセンス工程における有効画素データの例と、を併せて示している。
図４では、第２のメモリー回路３８に第１のメモリー回路３７と同じ記憶容量を割り当て、ポリシリコン液晶ディスプレイ１の画素数分だけ補正画素データを取り込むことができるようにしてあり、その後の画像処理演算で、第１のメモリー回路３７の内容から第２のメモリー回路３８の内容を単純に減算することができるようにしている。
【００６２】
ただし、垂直系シフトレジスター２０が停止しているため、すべてのライン（ソース線８ないし列選択線）においてほぼ同一の内容が繰り返し取り込まれている形となるので、第２のメモリー回路３８の内容は、第１のメモリー回路３７と同容量の記憶領域を割り当てることは必ずしも必要ではなく、少なくとも一水平ライン（ゲート線９ないし行選択線）分の記憶領域があれば、本発明の効果を得ることができる。
【００６３】
第２のセンス工程において得られた補正画素データには、第１のメモリー回路３７に蓄積されていると同様な縦縞成分が含まれており、垂直系シフトレジスター２０が動作していないことから、第１のメモリー回路３７に取り込まれている画素欠陥情報の大半は、第２のメモリー回路３８には取り込まれない。
すなわち、ポリシリコン液晶ディスプレイ１の画素２からの放電電流に重畳している、ソーススイッチ１３のバラツキなどを発生源とする縦縞成分のみが第２のメモリー回路３８に取り込まれていることになる。
【００６４】
図５は、減算回路４０における減算処理を示す概略説明図であって、図示のように、第１のメモリー回路３７に取り込まれている放電電流をデジタル化した生のデータでは、その後の欠陥判定に重大な影響を及ぼす縦縞成分が重畳されており、したがって、高精度な判定の妨げとなるが、本発明では、第２のメモリー回路３８に取り込まれている縦縞成分（補正画素データ）を第１のメモリー回路３７の有効画素データから減算することにより、画素２の欠陥判定に影響する縦縞成分の除去を可能とした。
【００６５】
この減算処理の結果を第３のメモリー回路３９に格納する。すなわち、図５の右方に画素データ画像として示すように、第１のメモリー回路３７に格納されている生の有効画素データから第２のメモリー回路３８内の同一座標に格納されている補正画素データを減算し（減算工程）、その結果を表示素子部３における対応する座標上に記憶させる。
この第３のメモリー回路３９内の補正演算後データでは、第１のメモリー回路３７内のデータで問題となっていた縦縞成分がキャンセルされており、検査対象とする点欠陥が鮮明に浮き上がってきている。
この第３のメモリー回路３９内の補正演算後データを欠陥判定回路４１が判定することによって（判定工程）、より高精度の欠陥判定を可能とした。
【００６６】
なお本実施の態様においては、アクティブマトリックス構造の典型的なポリシリコンＬＣＤアレイによるポリシリコン液晶ディスプレイ１の画素検査を例として示したが、本発明においては、アクティブマトリックス構造のアモルファスシリコンＬＣＤアレイに代表される駆動回路が外付けのデバイスを検査対象とする場合には、図１の水平系駆動回路４および垂直系駆動回路５をテストヘッド側（すなわち、画素検査装置３０側）に設けることにより本発明の内容を実施可能である。
【００６７】
さらに本実施の態様においては、垂直系シフトレジスター２０を初期化せず、どのゲート線９（行選択線）も選択されていない状態で、補正画素データを取得することにより、主にソーススイッチ１３のバラツキ、駆動信号に起因する、たとえば水平系クロック信号Ｘ−ＣＬＫのクロストーク、あるいは測定系における、たとえばチャージセンス回路３４のバラツキなどをキャンセルすることにより、高精度の画素検査を実施可能としたが、本発明においては逆に、水平系シフトレジスター１１を初期化せず、どのソース線８（列選択線）も選択されていない状態で、補正画素データを取得することにより、ソーススイッチ１３のバラツキをキャンセルすることはできないが、垂直系クロック信号Ｙ−ＣＬＫのクロストーク、あるいはチャージセンス回路３４のバラツキなどをキャンセルすることが可能で、画素検査の要望に応じて、高精度の画素検査を行うこともできる。
【００６８】
また、とくに第三の発明や第四の発明のように、有効画素データの取得後に、たとえば図３の第２のセンス工程において、上述の実施の形態とは異なって、垂直系シフトレジスター２０に垂直系スタート信号Ｙ−ＳＴを入力して、各画素２のゲート線９およびソース線８をともに再度駆動することにより各画素２から補正画素データを得るようにした場合には、たとえば図６中、ＬＣＤ素子６がショートしたような点欠陥がもしあれば、有効画素データおよび補正画素データともにこの点欠陥による信号波形を含むので、減算処理によりこの点欠陥は削除されてしまって検出はできないが、ＬＣＤ素子６が断線しているような点欠陥の場合には、補正画素データはこの点欠陥を含まないので、減算処理によりこの点欠陥を検出することができる。
【００６９】
【発明の効果】
以上のように本発明によれば、点欠陥および検査対象デバイスのバラツキを原因とするノイズをともに含む有効画素データと、検査対象デバイスのバラツキを原因とするノイズのみを含む補正画素データとを減算処理し、当該バラツキないしノイズをキャンセルしながら画素の欠陥（点欠陥）を判定可能としたので、簡易な装置ないし方法で高精度の画素検査を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるアクティブマトリックス型ディスプレイの画素検査装置３０のブロック図である。
【図２】同、画素検査装置３０による画素検査工程における主にチャージ工程のタイミングチャート図である。
【図３】同、主にセンス工程（第１のセンス工程および第２のセンス工程）のタイミングチャート図である。
【図４】同、画素検査工程の全体およびメモリー回路３７、３８上の画素データの例を示すフローチャート図である。
【図５】同、減算回路４０における減算処理を示す概略説明図である。
【図６】検査対象デバイスとしての、ポリシリコン液晶ディスプレイ１（アクティブマトリックス型ディスプレイ）の等価回路図である。
【符号の説明】
１ポリシリコン液晶ディスプレイ（検査対象デバイス、アクティブマトリックス型ディスプレイ、図６）
２画素
３表示素子部
４水平系駆動回路（駆動回路）
５垂直系駆動回路（駆動回路）
６ＬＣＤ素子
７スイッチ素子（ＴＦＴ）
８ソース線（列選択線）
９ゲート線（行選択線）
１０ソース線８およびゲート線９の交差部
１１水平系シフトレジスター
１２ビデオ信号供給端子
１３ソーススイッチ（列選択スイッチ、Ａ１〜Ａ９）
１４水平系スタート信号供給端子
１５水平系クロック信号供給端子
１６水平系フリップフロップ回路
１７Ｒビデオ信号供給端子
１８Ｇビデオ信号供給端子
１９Ｂビデオ信号供給端子
２０垂直系シフトレジスター
２１垂直系スタート信号供給端子
２２垂直系クロック信号供給端子
２３垂直系フリップフロップ回路
３０アクティブマトリックス型ディスプレイの画素検査装置（テストヘッド、実施の形態、図１）
３１中央制御回路（ＣＰＵ）
３２コントロールバス
３３制御信号発生回路
３４チャージセンス回路
３５マルチプレクサー
３６Ａ／Ｄ変換回路
３７第１のメモリー回路
３８第２のメモリー回路
３９第３のメモリー回路
４０減算回路（演算回路）
４１欠陥判定回路
４２第１のチャージセンス回路
４３第２のチャージセンス回路
４４第３のチャージセンス回路
Ｘ−ＣＬＫ水平系クロック信号（図６）
Ｘ−ＳＴ水平系スタート信号（図６）
Ｙ−ＣＬＫ垂直系クロック信号（図６）
Ｙ−ＳＴ垂直系スタート信号（図６）
ＶＩＤＥＯ−ＲＲビデオ信号（図６）
ＶＩＤＥＯ−ＧＧビデオ信号（図６）
ＶＩＤＥＯ−ＢＢビデオ信号（図６）

Claims

複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージし前記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に前記各画素の前記行選択線を選択しない状態でかつ前記複数本の列選択線を選択して、前記複数本の列選択線を介して得られる補正画素データと、を減算処理し、
この減算出力により前記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置。
複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により前記各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージし前記各画素からの放電波形として得られる有効画素データと、前記各画素の前記行選択線を選択しない状態でかつ前記複数本の列選択線を選択して、前記複数本の列選択線を介して得られる補正画素データと、を減算処理する減算回路と、
この減算回路からの減算出力により前記各画素の良否を判定する欠陥判定回路と、
を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置。
複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージし前記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に前記チャージ動作を行わずに、前記各画素の前記行選択線および前記列選択線をともに再度選択することにより前記各画素からの電荷の放電以外の理由による信号波形として得られる補正画素データと、を減算処理し、
この減算出力により前記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置。
複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により前記各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査装置であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージし前記各画素からの放電波形として得られる前記各画素からの有効画素データと、この有効画素データの取得後に前記チャージ動作を行なわずに、前記各画素の前記行選択線および前記列選択線をともに再度選択した状態で前記各画素を駆動して得られる補正画素データと、を減算処理する減算回路と、
この減算回路からの減算出力により前記各画素の良否を判定する欠陥判定回路と、
を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査装置。
前記検査対象デバイスからの信号をＡ／Ｄ変換するためのＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路によりＡ／Ｄ変換された前記有効画素データを保持する第１のメモリー回路と、
前記Ａ／Ｄ変換回路によりＡ／Ｄ変換された前記補正画素データを少なくとも一ライン分以上保持する第２のメモリー回路と、
前記第１，第２のメモリー回路に蓄えられた画素データを演算する演算回路と、を有することを特徴とする請求項１乃至４のいずれかに記載のアクティブマトリックス型ディスプレイの画素検査装置。
前記各画素は、薄膜トランジスターによるスイッチ素子を有し、
前記列選択線をこのスイッチ素子のソースに接続するソース線とし、前記行選択線をこのスイッチ素子のゲートに接続するゲート線とし、
前記有効画素データは、これらソース線およびゲート線をすべて順次選択して前記各画素をチャージしてこれを得るとともに、
前記補正画素データは、前記ゲート線の駆動回路へのスタート信号を入力せずにこれを得るものであることを特徴とする請求項１または２に記載のアクティブマトリックス型ディスプレイの画素検査装置。
複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査方法であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージし前記各画素からの放電波形として得られる有効画素データと、この有効画素データの取得後に前記各画素の前記行選択線を選択しない状態でかつ前記複数本の列選択線を選択して、前記複数本の列選択線を介して得られる補正画素データと、を減算処理し、
この減算出力により前記各画素の良否を判定することを特徴とするアクティブマトリックス型ディスプレイの画素検査方法。
複数本の列選択線および複数本の行選択線のそれぞれの交差部にそれぞれの画素をマトリックス状に配置するとともに水平系駆動回路および垂直系駆動回路により各画素を駆動可能としたアクティブマトリックス型ディスプレイあるいはそのディスプレイ基板を検査対象デバイスとして当該各画素の良否を判定するためのアクティブマトリックス型ディスプレイの画素検査方法であって、
前記水平系駆動回路および前記垂直系駆動回路を用いて前記検査対象デバイスの前記各画素について電荷をチャージするチャージ工程と、
このチャージ工程につづいて前記各画素から放電波形として得られる有効画素データを取得する第１のセンス工程と、
前記第１のセンス工程後に、前記各画素の前記行選択線を選択しない状態でかつ前記複数本の列選択線を選択して、前記複数本の列選択線を介して得られる補正画素データを取得する第２のセンス工程と、
前記第１のセンス工程における前記有効画素データと前記第２のセンス工程における前記補正画素データとを減算処理する減算工程と、
この減算工程の減算出力により前記各画素の良否を判定する判定工程と、
を有することを特徴とするアクティブマトリックス型ディスプレイの画素検査方法。