WO2005085939A1 - アレイ基板の検査方法 - Google Patents

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WO2005085939A1
WO2005085939A1 PCT/JP2005/002816 JP2005002816W WO2005085939A1 WO 2005085939 A1 WO2005085939 A1 WO 2005085939A1 JP 2005002816 W JP2005002816 W JP 2005002816W WO 2005085939 A1 WO2005085939 A1 WO 2005085939A1
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pad
inspection
terminals
arrangement
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PCT/JP2005/002816
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Mitsuhiro Yamamoto
Masaki Miyatake
Original Assignee
Toshiba Matsushita Display Technology Co., Ltd.
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to a method for detecting an array substrate.
  • Liquid crystal display devices are used in various places such as a display section of a notebook personal computer (notebook PC), a display section of a mobile phone, and a display section of a television receiver. Therefore, liquid crystal display devices having different sizes, such as 12 inches and 15 inches, are required depending on the use of the liquid crystal display device.
  • a liquid crystal display device includes an array substrate having a display area and a non-display area located around the display area, a counter substrate disposed to face the array substrate, an array substrate and a counter substrate. And a liquid crystal layer sandwiched between them.
  • a display area of the array substrate a plurality of scanning lines and a plurality of signal lines are formed in a matrix, and pixels are formed at intersections of the scanning lines and the signal lines.
  • Each pixel includes at least one switching element and a pixel electrode connected to the switching element.
  • a scanning line driving circuit and a signal line driving circuit for driving each pixel are arranged.
  • a plurality of terminals for inputting and outputting signals are formed on one side of the array substrate formed as described above, and the plurality of terminals are respectively connected to the scanning line driving circuit and the signal line driving circuit. .
  • the above array substrate goes through a detection process in order to detect a defective product in the manufacturing process.
  • signals are input and output via terminals provided on one side of the array substrate, and inspection is performed.
  • Japanese Patent Application Laid-Open No. 11 271177 discloses a technique in which a point defect inspection process has a feature in the inspection of an amorphous type LCD (Liquid Crystal Display) substrate.
  • the fact is used that direct light of a DC component is applied to the entire surface of the LCD substrate and the amorphous silicon film becomes light-sensitive and becomes conductive. The state of the defect can be determined by detecting the amount of leakage of the charge stored in the auxiliary capacitance.
  • the technique disclosed in Japanese Patent Application Laid-Open No. 2000-3142 utilizes the fact that secondary electrons emitted when an electron beam is irradiated on a pixel electrode are proportional to a voltage applied to a thin film transistor.
  • the technology of USP 5,268,638 also uses secondary electrons emitted when an electron beam is irradiated on a pixel electrode. Disclosure of the invention
  • array substrates constituting the liquid crystal display device When forming liquid crystal display devices having different sizes, array substrates constituting the liquid crystal display device also have different sizes. There is no uniformity in the arrangement of a plurality of terminals arranged on these array substrates having different sizes. Therefore, when inspecting array substrates having different sizes, it is not possible to inspect using the same inspection apparatus. In particular, it is difficult to inspect various array substrates using probes having the same pitch.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide an array substrate inspection method that can reduce the cost of an inspection apparatus. In addition, it is possible to reduce the chances of design changes and corrections of the inspection device, and thereby suppress an increase in the product price of the liquid crystal display device.
  • the method for detecting an array substrate according to an aspect of the present invention comprises:
  • a first array substrate provided with a first power supply pad having a first arrangement at an end and a first electrode to be inspected, and an electric supply having a second arrangement different from the first arrangement at an end; Supplying electricity to the first electrode and the second electrode from the first pad and the second pad, respectively, for a second pad and a second array substrate including a second electrode to be inspected; An inspection method of an array substrate for irradiating an electron beam to a first electrode and a second electrode and performing an inspection on the first electrode and the second electrode based on information of secondary electrons emitted from the first electrode and the second electrode.
  • the first pad is connected to a test pad having terminals arranged in a predetermined arrangement, a probe having an arrangement corresponding to the predetermined arrangement is brought into contact with the terminals, and electricity is supplied to the first electrode to supply the first electrodes. Inspecting the first electrode of the array substrate,
  • the second pad is connected to a test pad having the terminals arranged in a predetermined arrangement, and the probe is brought into contact with the terminal without changing the arrangement to supply electricity to the second electrode, thereby supplying the second electrode.
  • the second electrode on the array substrate is detected.
  • a method for detecting an array substrate according to another aspect of the present invention includes:
  • the probes are brought into contact with the terminals of the inspection pads on the different types of array boards without changing the arrangement pattern of the probes of the inspection apparatus, and the inspection is performed.
  • FIG. 1 is a view for explaining a technology underlying the present invention, and is an explanatory view showing a basic configuration of an amorphous silicon type array substrate.
  • FIG. 2 is a view for explaining a technology underlying the present invention, and is an explanatory view showing a basic configuration of a polysilicon type array substrate.
  • FIG. 3 is a schematic sectional view of a liquid crystal display panel according to an embodiment of the present invention.
  • FIG. 4 is a perspective view showing a part of the liquid crystal display panel.
  • FIG. 5 is an explanatory diagram showing an example of the arrangement of an array substrate on a mother substrate.
  • FIG. 6 is a view schematically showing an array substrate taken out according to an embodiment of the present invention.
  • FIG. 7 is a schematic plan view showing a part of a pixel region of the array substrate shown in FIG. 6 in an enlarged manner.
  • FIG. 8 is a schematic sectional view of a liquid crystal display panel provided with the array substrate shown in FIG. 7.
  • FIG. 9 is a diagram shown to explain a basic configuration and operation of the electron beam tester according to the embodiment of the present invention.
  • FIG. 10 is an explanatory view showing a main part of the array substrate according to the first embodiment of the present invention.
  • FIG. 11A is a diagram showing a schematic configuration of a part of the detection pad row shown in FIG. 10 taken out.
  • FIG. 11B is a diagram showing a schematic configuration of another part of the detection pad row shown in FIG. 10 taken out.
  • FIG. 12 is an explanatory view showing a main part of an array substrate according to a second embodiment of the present invention.
  • an amorphous silicon type array substrate has a pixel area 30 and a pad group PDa consisting of about 3000 terminals for connecting external circuits.
  • a scanning line driving circuit 40 and a signal line driving circuit 50 for driving all the pixels at the X and Y coordinates are formed in addition to the pixel area 30. It is composed of a thin film transistor (hereinafter, referred to as TFT). Therefore, the number of terminals of the pad group PDp is equal to the number of inputs of the scanning line driving circuit 40 and the signal line driving circuit 50, so that the total number is about 300.
  • TFT thin film transistor
  • the above-mentioned array substrate requires product inspection during the manufacturing process.
  • a tester for inspecting the state of the pixel region 30 there are an electric tester and an electron beam tester (hereinafter, referred to as an EB tester). Inspection using an electric tester is performed by accumulating charges in an auxiliary capacitance of a pixel portion and then reading out the accumulated charges with a probe. In the inspection using an EB tester, the charge is stored in the auxiliary capacitance of the pixel, and the electron beam is Is performed by detecting the emitted secondary electrons.
  • the liquid crystal display panel includes an array substrate 101, an opposing substrate 102 arranged opposite to the array substrate while maintaining a predetermined gap, and a liquid crystal layer sandwiched between these two substrates. 103.
  • the array substrate 101 and the opposing substrate 102 maintain a predetermined gap by a columnar spacer 127 as a spacer.
  • the peripheral edges of the array substrate 101 and the opposing substrate 102 are joined by a sealing material 160, and a liquid crystal injection port 161 formed in a part of the sealing material is sealed by a sealing material 162.
  • the array substrate 101 will be described in detail with reference to FIG. Figure 5 shows that the A substrate 100 (hereinafter, referred to as a mother substrate) having dimensions is shown, and an example is shown in which four array substrates 101 are configured using the mother substrate. As described above, when the array substrate 101 is formed, it is generally formed using the mother substrate 100. Here, the configuration of one array substrate 101 will be described as a representative.
  • the array substrate 101 has a main region and a sub-region which are unique points of the present invention, which will be described later in detail.
  • the array substrate 101 includes, in addition to the pixel electrodes P, a plurality of scanning lines ⁇ 1, ⁇ 2- ⁇ -(hereinafter, collectively ⁇ ) arranged along the rows of the pixel electrodes P, and along the columns of the pixel electrodes ⁇ .
  • the array substrate 101 includes a TFTSW as a switching element disposed near the intersection of the scanning line ⁇ and the signal line X, a scanning line driving circuit 40 for driving a plurality of scanning lines, and a plurality of signal lines.
  • the signal line driving circuit 50 is provided.
  • Each TFTSW applies the signal voltage of the corresponding signal line X to the corresponding pixel electrode P when driven via the corresponding scanning line Y.
  • the scanning line driving circuit 40 and the signal line driving circuit 50 are arranged adjacent to the edge of the array substrate 101 and outside the pixel region 30.
  • the scanning line driving circuit 40 and the signal line driving circuit 50 are configured using a TFT using a polysilicon semiconductor film similar to the TFTSW.
  • the plurality of array substrates 101 are arranged on one mother substrate 100 along one side of the cutout line, and each array substrate 101 is connected to the scanning line driving circuit 40 and the signal line driving circuit 50.
  • a row PDp of a regular pad group including a plurality of terminals is provided.
  • the row PDp of the normal pad group is used for inputting different signals and inputting / outputting a signal for inspection.
  • the array substrate 101 is separated and cut out by cutting the mother substrate 100, for example, along the edge e (FIG. 5) of the array substrate.
  • FIG. 7 is a diagram showing a plan view
  • FIG. 8 is a diagram showing a cross section.
  • the array substrate 101 has a substrate 111 as a transparent insulating substrate (glass) (FIG. 8).
  • a plurality of signal lines X and a plurality of scanning lines Y are arranged in a matrix on a substrate 111, and a TFTSW (surrounded by a circle 171 in FIG. 7) is provided at each intersection of the signal lines and the scanning lines. Section).
  • the TFTSW has a semiconductor film 112 formed of polysilicon and having source / drain regions 112a and 112b, and a gate electrode 115b extending a part of the scanning line Y.
  • auxiliary capacitance lines 116 forming the auxiliary capacitance elements 131 are formed, and extend in parallel with the scanning lines Y.
  • the corresponding pixel electrode P is formed in this portion (see a portion surrounded by a circle 172 in FIG. 7 and FIG. 8).
  • a semiconductor film 112 and a storage capacitor lower electrode 113 are formed on a substrate 111, and a gate insulating film 114 is formed on the substrate including the semiconductor film and the storage capacitor lower electrode 113. Is filmed.
  • the auxiliary capacitance lower electrode 113 is formed of polysilicon similarly to the semiconductor film 112.
  • the scanning line Y, the gate electrode 115b, and the storage capacitance line 116 are provided on the gate insulating film 114.
  • the storage capacitance line 116 and the storage capacitance lower electrode 113 are opposed to each other with the gate insulating film 114 interposed therebetween.
  • An interlayer insulating film 117 is formed on the gate insulating film 114 including the scanning line Y, the gate electrode 115b, and the auxiliary capacitance line 116.
  • a contact electrode 121 and a signal line X are formed on the interlayer insulating film 117.
  • the contact electrodes 121 are respectively connected to the source / drain regions 112a of the semiconductor film 112 and the pixel electrodes P via contact holes.
  • the signal line X is connected to the source / drain region 112b of the semiconductor film via a contact hole.
  • a protective insulating film 122 is formed on the contact electrode 121, the signal line X, and the interlayer insulating film 117. Further, on the protective insulating film 122, a striped green coloring layer 124G and a red The coloring layers 124R and the blue coloring layers 124B are adjacently and alternately arranged to form a color filter.
  • Pixel electrodes P are respectively formed on the coloring layers 124G, 124R, and 124B by a transparent conductive film such as ITO (indium tin oxide). Each pixel electrode P is connected to a contact electrode 121 via a contact hole 125 formed in the coloring layer and the protective insulating film 122. The periphery of the pixel electrode P is located so as to overlap the auxiliary capacitance line 116 and the signal line X.
  • the auxiliary capacitance element 131 connected to the pixel electrode P functions as an auxiliary capacitance that accumulates electric charges.
  • the counter substrate 102 has a substrate 151 as a transparent insulating substrate. On this substrate 151, a counter electrode 152 formed of a transparent material such as ITO and an alignment film 153 are sequentially formed.
  • a plurality of probes connected to the signal generator and the signal analyzer 302 are connected to a corresponding plurality of pads 201 and 202.
  • the drive signal output from the signal generator and the signal analyzer 302 is supplied to the pixel unit 203 via the probe and the pads 201 and 202.
  • the pixel unit is irradiated with the electron beam EB emitted from the electron beam source 301.
  • secondary electrons SE representing the voltage of the pixel portion 203 are emitted, and the secondary electrons SE are detected by the electron detector DE.
  • the secondary electrons SE are proportional to the voltage at the location where they are emitted.
  • the pixel portion 203 of the array substrate 101 is electrically scanned by a drive signal from a signal generator and a signal analyzer 302. This scanning is performed in synchronization with the scanning of the electron beam EB on the surface of the array substrate 101 indicated by the arrow a.
  • the information on the secondary electrons detected by the electron detector DE is sent to a signal generator and a signal analyzer 302 for analysis of the pixel unit 203.
  • the information of the secondary electrons sent to the signal generator and the signal analyzer 302 reflects the response performance of each pixel unit to the drive signal supplied to the TFT terminal of each pixel unit 203. You. This makes it possible to detect the state of the voltage of the pixel electrode P of each pixel unit 203. That is, when the pixel portion 203 has a defect, the defect can be detected by the EB tester.
  • FIG. 10 shows an example of a row PDp of a regular pad group provided on a part of the array substrate 101 in an enlarged manner.
  • the array substrate 101 has an array substrate main region 101a and an array substrate sub-region 101b outside the array substrate main region 101a.
  • the array substrate sub-region 101b is, for example, a scribe line along the cut line e2. Is cut off by pulling
  • the row PDp of the regular pad group in the array substrate main area 101a is connected to the scanning line driving circuit 40 and the signal line driving circuit 50 shown in FIG.
  • the scanning line driving circuit 40 and the signal line driving circuit 50 are located on the lower side in the drawing, but are omitted here.
  • the regular pad groups are classified into two control pad groups CTL1, CTL2, and four video pad groups Video, Video2, Video3, and Video4.
  • a clock signal, a start pulse signal, a high-level power supply, a low-level power supply, and the like are input to the control pad groups CTL1 and CTL2.
  • Video signals are input to the video pad groups Video1, Video2, Video3, and Video4.
  • the control pad groups CTL1 and CTL2 each have 26 pins.
  • Each of the video pad groups Video1, Video2, Video3, and Video4 has 50 terminals.
  • rows of test pad groups (hereinafter, rows of test pad groups) PDs are provided around the sub-region 101b of the array substrate.
  • the row PDs of the inspection pad group is connected to the row PDp of the normal pad group via wiring.
  • the test pad group system iJPDs like the regular pad group system iJPDp, includes two sub control pad groups sCTLl and sCTL2 as test pad groups and four sub video pad groups sVideol, sVideo2, sVideoo3 and sVideo4.
  • the width wla of each of the control pad groups CTL1 and CTL2 is 5. Omm.
  • the width wlb of each video pad group Video1, Video2, Video3, Video4 is 34.888mm.
  • the gap w2a between the sub-control pad group sCLTl and the sub-video pad group sVideol and the gap w2a between the sub-control pad group sCLT2 and the sub-video pad group sVideo4 are 15.747 mm.
  • the gap w2b between the sub video pad group sVideol and the sub video pad group sVideo2 and the gap w2b between the sub video pad group sVideo 3 and the sub video pad group sVideo4 are 36.612 mm.
  • the gap w2c between the sub video pad group sVideo2 and the sub video pad group sVideo3 is 36.33 mm.
  • the test pad groups are arranged with a predetermined gap therebetween.
  • the number of terminals of each of the sub-control pad groups sCTLl and sCTL2 is 26 as in the case of the control pad groups CTL1 and CTL2, and the number of terminals of each of the sub-video pad groups sVideol, sVide o2, s Video3 and sVideo4 is There are 50 groups each as well as the video groups Videol, Video2, Video3 and Video4.
  • the terminals constituting each of the detection pad groups are arranged in a predetermined pattern.
  • the intervals between the terminals cl to c26 of the sub-control pad group CTL1 are arranged in a predetermined pattern in advance.
  • the clearance w3a between the terminal cl and the terminal c2, the clearance w3b between the terminal c2 and the terminal c3, the clearance w3c between the terminal c3 and the terminal c4, and the like are designed in accordance with the interval between a plurality of terminals constituting the probe group.
  • the intervals between the terminals VI to V50 of the sub video pad group sVi deol are also arranged in a predetermined pattern in advance, the gap w4a between the terminals VI and V2, the gap w4b between the terminals V2 and V3, and the terminals V3 and V4.
  • the gap w4c and the like are designed in accordance with the intervals between the terminals constituting the probe group.
  • the interval between the plurality of test pad groups and the interval between the plurality of terminals constituting each test pad group are set to predetermined intervals in advance. It is only necessary that the probe is formed in accordance with the interval between a plurality of probe groups of a predetermined inspection apparatus used for inspecting the array substrate 101 and the interval between a plurality of probes constituting each probe group.
  • a probe is connected to each terminal of the column PDs of the inspection pad group, and the pixel electrode P and the pixel electrode P of the pixel unit 203 are connected via the probe.
  • the electric charge is stored in the auxiliary capacitance element 131.
  • secondary electrons emitted from each pixel portion are detected by irradiating each pixel portion 203 with an electron beam.
  • the presence or absence of a defect in each pixel unit 203 is detected. More specifically, the charged pixel electrode P is irradiated with an electron beam, and secondary electrons emitted from the pixel electrode are detected and analyzed to determine whether the pixel electrode P normally holds the charge.
  • the detection means detection of a pixel electrode such as a defect of the TFTSW connected to the pixel electrode, a defect of the auxiliary capacitance element 131 including the pixel electrode, etc., as well as a defect of the pixel electrode P itself.
  • array substrate 101 is inspected via a row PDs of a test pad group designed in advance in accordance with the arrangement of the probes. Therefore, even when testing different types of liquid crystal display devices, a common probe can be set for each product type by designing the arrangement of the columns PDs of the test pad group of the array substrate 101 in advance according to the array of probes.
  • the arrangement of the system IjPDs of the detection pads is forcibly made to be the arrangement of the probes of the inspection apparatus. You do it. In this way, it is not necessary to use a different probe for each product type by devising a mutual combination form of the probe of the inspection device and the array substrate. Therefore, for example, an array substrate for 12 inches and an array substrate for 15 inches can be detected by a common probe. Thereby, the cost of the inspection device is reduced, and good inspection can be performed.
  • the flexibility of the inspection device can be expanded, the opportunity for design change or correction of the inspection device can be reduced, and the increase in the product price of the panel can be suppressed.
  • FIG. 12 shows a method for inspecting an array substrate according to another embodiment of the present invention.
  • FIG. 12 shows an example of a row PDp of a regular pad group and a row of test pads PDsc provided on a part of the array substrate 101 on an enlarged scale. After inspection, the sub-region 101b of the array substrate is cut out by, for example, drawing a scribe line along the cut line e2.
  • the row PDs of the test pad group is configured by arranging a plurality of terminals in the sub-region 101b of the array substrate in advance.
  • the row PDp of regular pad groups includes two control pad groups CTL1 and CTL2 and four video pad groups Videol, Video2, Video3 and Video4 as regular pad groups.
  • the terminals of the detection pad system IjPDsc are formed more than the terminals of the row PDp of the regular pad group.
  • each terminal of the column PDp of the regular pad group is connected to an arbitrary terminal of the detection pad system IjPDsc. That is, when connecting each terminal of the regular pad group row PDp to the terminal of the detection pad system IjPDsc, a regular pad is connected to the terminal of the detection pad row PDsc according to the arrangement of the probe group of the predetermined detection device. Each terminal of the row PDp of the gate group is connected.
  • the arrangement pattern of the terminals of the test pad system UPDsc to which the terminals of the row PDp of the regular pad group are connected is the same as the arrangement pattern of the probe group of the predetermined inspection device.
  • each terminal of the detection pad system iJPDsc with which the probe of the detection device comes into contact is always a probe. Will match the pattern. Therefore, it is not necessary to use different probe groups for each variety. Note that all the terminals of the detection pad row PDsc are connected to the terminals of the normal pad group row PDp.
  • the array substrate 101 is connected via the detection pad, which is designed in advance according to the arrangement of the probe group.
  • the row PDp of the regular pad group includes a plurality of regular pad groups, and each terminal of the regular pad group is connected to each terminal of the test pad system iJPDsc corresponding to the arrangement of the probes constituting the probe group. Let's do it. Therefore, even when testing different types of liquid crystal display devices, a common probe for each type can be obtained by designing the arrangement of the terminals of the test pad “system iJPDsc” of the array substrate 101 according to the arrangement of the probes in advance. Groups can be used.
  • the present invention can be variously modified within the scope of the present invention without being limited to the above-described embodiment.
  • the above-described array substrate 101 includes the scanning line driving circuit 40 and the signal line driving circuit 50, an array substrate that does not include these driving circuits can be inspected.
  • the inspection device used for the inspection is not limited to the EB tester, but may be an electric tester.
  • the present invention it is possible to provide an array substrate detection method capable of reducing the cost of a detection device. In addition, it is possible to reduce the chances of design changes and corrections of the inspection device, and thereby suppress an increase in the product price of the liquid crystal display device.

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Abstract

　複数の走査線および複数の信号線が交差して配置された基板と、この基板上に形成され、走査線および信号線の交差部近傍に配置されており、スイッチング素子および補助容量を含む画素部と、走査線および信号線と接続され、かつ、検査装置のプローブの配置に合わせて配置された複数の検査パッド列と、を有したアレイ基板を用意する。プローブを前記検査パッド列に接続して各画素部の補助容量に電荷を蓄積した後、アレイ基板の状態を検査する。

Description

明 細 書
アレイ基板の検查方法
技術分野
[0001] この発明は、アレイ基板の検查方法に関する。
背景技術
[0002] 液晶表示装置は、ノート型パーソナルコンピュータ（ノート PC)のディスプレイ部、携 帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に 使用されている。そのため、液晶表示装置の用途等により、 12インチや 15インチ等、 サイズの異なる液晶表示装置が求められている。このような液晶表示装置は、表示領 域と、表示領域の周囲に位置した非表示領域と、を有するアレイ基板と、このアレイ 基板と対向して配置された対向基板と、アレイ基板と対向基板との間に狭持された液 晶層とを備えている。
[0003] アレイ基板の表示領域には、複数の走査線および複数の信号線がマトリクス状に 形成され、走査線および信号線の各交差部には画素が形成されている。この各画素 は、最低 1個のスイッチング素子と、このスイッチング素子に接続された画素電極を含 む。非表示領域には、各画素を駆動する走査線駆動回路および信号線駆動回路が 配置されている。このようにアレイ基板上に駆動回路を設けることにより、薄型の液晶 表示装置の形成が可能となる。以上のように形成されたアレイ基板の一側には信号 を入出力するための端子が複数形成されており、この複数の端子は走査線駆動回 路および信号線駆動回路にそれぞれ接続されている。
[0004] 上記アレイ基板は、その製造過程において欠陥品を検出するために、検查工程を 通ることになる。この検查工程では、アレイ基板の一側に設けられた端子を介して信 号が入出力され、検査が行なわれる。
[0005] 検査方法及び検査装置としては、特開平 11 271177号、特開 2000— 3142、
U.S.P.5,268,638に開示された技^ 1がある。
[0006] 特開平 11 271177号には、アモルファスタイプの LCD (Liquid Crystal Display) 基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている [0007] ここでは、 LCD基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が 光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を 検出することで、欠陥の状況を判断できる。特開 2000—3142に開示された技術で は、電子ビームを画素電極に照射したとき、放出される 2次電子は、薄膜トランジスタ にかかっている電圧に比例することを利用している。 U.S.P.5,268,638の技術でも、電 子ビームを画素電極に照射したときに放出される 2次電子を利用するものである。 発明の開示
[0008] ところで、サイズの異なる液晶表示装置を形成する場合、この液晶表示装置を構成 するアレイ基板もサイズが異なる。これらサイズの異なるアレイ基板に配置された複数 の端子は、その配置に統一性はない。そのため、これらサイズの異なるアレイ基板を 検査する場合、同一の検査装置を用いて検査することができない。特に同一ピッチ のプローブを用いて、各種のアレイ基板の検査を行いことが困難である。
[0009] 液晶表示装置の製品価格は、その製造設備のコストに大きな影響を受ける。製造 設備には、検査装置が必須であるが、この検査装置が製品価格に影響を与えること は無論である。
[0010] この発明は以上の点に鑑みなされたもので、その目的は、検查装置のコストを削減 することができるアレイ基板の検査方法を提供することにある。また、検査装置の設計 変更や修正の機会を低減し、ひいては液晶表示装置の製品価格の上昇を抑えるこ とができる。
[0011] 本発明の態様に係るアレイ基板の検查方法は、
端部に第 1配列を有する電気供給用の第 1パッド及び検査対象となる第 1電極を備 えた第 1アレイ基板と、端部に前記第 1配列と異なる第 2配列を有する電気供給用の 第 2パッド及び検査対象となる第 2電極を備えた第 2アレイ基板と、に対し、それぞれ 前記第 1パッド及び前記第 2パッドから前記第 1電極及び前記第 2電極に電気を供給 し、前記第 1電極及び第 2電極に電子ビームを照射し前記第 1電極及び第 2電極から 放出される 2次電子の情報によって前記第 1電極及び第 2電極に関する検査を行うァ レイ基板の検査方法において、 所定配列された端子を有する検査用パッドに前記第 1パッドを接続し、前記端子に 前記所定配列に対応する配列を有するプローブを当接させて前記第 1電極に電気 供給を行つて前記第 1アレイ基板の第 1電極に関して検査し、
前記所定配列された端子を有する検査用パッドに前記第 2パッドを接続し、前記端 子に前記プローブをその配列を変えることなく当接させて前記第 2電極に電気供給 を行って前記第 2アレイ基板の第 2電極に関して検查する。
[0012] また、本発明の他の態様に係るアレイ基板の検查方法は、
複数の走査線および複数の信号線が交差して配置された基板と、前記基板上に形 成され、前記走査線および信号線の交差部近傍に配置されており、スイッチング素 子および補助容量を含む画素部と、前記走査線および信号線に信号を供給または 出力するために設けられた正規パッド群と、を有したアレイ基板の検查方法において 異なる品種の前記アレイ基板であっても、これらのアレイ基板には、さらに所定の検 查装置のプローブ群の配列パターンに合わせた配列パターンの端子を含む検査用 パッド群を予め形成し、この検査用パッド群の端子に前記正規パッド群の対応端子を 配線を介して接続し、
検査時には、前記検査装置のプローブ群の配列パターンの変更なしで、前記異な る品種のアレイ基板の検査用パッド群の端子に対しても前記プローブ群を当接させ て検査する。
図面の簡単な説明
[0013] [図 1]本発明の前提となる技術を説明するために示した図であり、アモルファスシリコ ンタイプのアレイ基板の基本構成を示す説明図である。
[図 2]本発明の前提となる技術を説明するために示した図であり、ポリシリコンタイプの アレイ基板の基本構成を示す説明図である。
[図 3]本発明の実施の形態に係る液晶表示パネルの概略断面図である。
[図 4]上記液晶表示パネルの一部を示す斜視図である。
[図 5]マザ一基板上のアレイ基板の配列例を示す説明図である。
[図 6]本発明の実施の形態に係るアレイ基板を取り出してその概略を示す図である。 [図 7]図 6に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
[図 8]図 7に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
[図 9]本発明の実施の形態に係る電子ビームテスタの基本的な構成と動作を説明す るために示した図である。
[図 10]本発明の第 1の実施の形態に係るアレイ基板の要部を取り出して示す説明図 である。
[図 11A]図 10の検查パッド列の一部を取り出してその概略構成を示す図である。
[図 11B]図 10の検查パッド列の他の一部を取り出してその概略構成を示す図である
[図 12]本発明の第 2の実施の形態に係るアレイ基板の要部を取り出して示す説明図 である。
発明を実施するための最良の形態
[0014] 以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法に ついて詳しく説明する。
[0015] まず、本発明の前提となる技術を説明する。図 1、図 2に示すように、アレイ基板のタ ィプとして、アモルファスシリコンタイプのアレイ基板と、ポリシリコンタイプのアレイ基 板とがある。 XGA (extended Graphics Array)を例にとると、アモルファスシリコンタイ プのアレイ基板は、画素領域 30、および外付け回路接続用の約 3000個の端子から なるパッド群 PDaを有する。これに対しポリシリコンタイプのアレイ基板では、画素領 域 30の他に全ての X、Y座標の画素を駆動するための走査線駆動回路 40および信 号線駆動回路 50が形成され、これらの回路は薄膜トランジスタ（以下、 TFTと称する )で構成されている。したがって、パッド群 PDpの端子数は走査線駆動回路 40およ び信号線駆動回路 50の入力分でょレ、ため、合計で約 300個となる。
[0016] 上記のアレイ基板は、製造過程にぉレ、て、製品検査が必要である。画素領域 30の 状況を検査するテスタとして、電気的テスタ、および電子ビームテスタ（以下、 EBテス タと称する）がある。電気的テスタを用いた検査は、画素部の補助容量へ電荷を蓄積 させた後、蓄積された電荷をプローブにより読み出すことで行なわれる。 EBテスタを 用いた検査は、画素の補助容量へ電荷を蓄積させた後、その画素部に電子ビーム を照射し、放出された 2次電子を検出することにより行われる。
[0017] 電気的テスタを用いてアモルファスシリコンタイプのアレイ基板を検査する際、この 検査に用いるプローブは約 3000個必要である。この場合、プローブは非常に高価 であるため、多大な費用となる。電気的テスタを用いてポリシリコンタイプのアレイ基 板を検查するとした場合、この検査に用いるプローブ数は約 300個必要である。プロ 一ブ数は低減されるが、走査線駆動回路 40および信号線駆動回路 50を介しての検 查となるため、その検查を良好に行うことができなレ、。また、検査のための信号処理 が複雑となる。
[0018] 一方、 EBテスタを用いてアモルファスシリコンタイプのアレイ基板を検查する場合、 共通のプローブからパッド群 PDpを介して画素部の補助容量へ電荷を蓄積させた後 、 EBテスタを用いた検査が行われる。また、 EBテスタを用いてポリシリコンタイプのァ レイ基板を検査する場合、画素部の補助容量への電荷の蓄積は、走査線駆動回路 40および信号線駆動回路 50を介して行うことはできる。し力 ながら、ノ ッド群 PDp は、入力信号の異なる種々の端子を有しているため、アモルファスシリコンタイプのよ うに共通のプローブを利用して簡単に電荷チャージすることはできない。
[0019] 以上のように、アモルファスシリコンタイプのアレイ基板およびポリシリコンタイプのァ レイ基板を、電気的テスタ、および EBテスタによって検査する場合の検査方法例を 4 通り説明した。ここで、ポリシリコンタイプのアレイ基板を EBテスタによって検査する方 法について以下に示す。
[0020] 図 3、図 4を参照して、ポリシリコンタイプのアレイ基板を有した液晶表示パネルにつ いて説明する。ここで、ポリシリコンタイプのアレイ基板を、以下アレイ基板 101として 説明する。図 3、図 4に示すように、液晶表示パネルは、アレイ基板 101と、このアレイ 基板に所定の隙間を保持して対向配置された対向基板 102と、これら両基板に狭持 された液晶層 103とを備える。アレイ基板 101および対向基板 102は、スぺーサとし て柱状スぺーサ 127により所定の隙間を保持している。アレイ基板 101および対向基 板 102の周縁部同士はシール材 160で接合されており、シール材の一部に形成され た液晶注入口 161は封止材 162で封止されてレ、る。
[0021] 図 5を参照して、アレイ基板 101について詳述する。図 5には、アレイ基板より大きな 寸法の基板（以下、マザ一基板と称する） 100を示し、このマザ一基板を利用して 4つ のアレイ基板 101が構成された例を示している。このように、アレイ基板 101を形成す る際、一般に、マザ一基板 100を用いて形成されている。ここでは 1つのアレイ基板 1 01を代表してその構成を説明する。アレイ基板 101は、本発明の特有な点となるメイ ン領域とサブ領域を有するが、これについては、後で詳しく説明する。
[0022] 図 6に示すように、アレイ基板 101上の画素領域 30には、複数の画素電極 Pがマト リクス状に配置されている。アレイ基板 101は、画素電極 Pに加えて、これら画素電極 Pの行に沿って配置された複数の走査線 Υ1、 Υ2- · - (以下、総称 Υ)、これら画素電 極 Ρの列に沿って配置された複数の信号線 XI、 Χ2…（以下、総称 X)を備える。更に 、アレイ基板 101は、走査線 Υおよび信号線 Xの交差部近傍に配置されるスィッチン グ素子として TFTSW、および各々複数の走査線を駆動する走査線駆動回路 40、 複数の信号線を駆動する信号線駆動回路 50を有する。
[0023] 各 TFTSWは、対応走査線 Yを介して駆動された時に対応信号線 Xの信号電圧を 対応画素電極 Pに印加する。走査線駆動回路 40および信号線駆動回路 50は、ァレ ィ基板 101の端部に隣接するとともに画素領域 30の外側領域に配置されている。ま た、走査線駆動回路 40および信号線駆動回路 50は、 TFTSWと同様なポリシリコン の半導体膜を用レ、た TFTを利用して構成されてレ、る。
[0024] 更に、複数のアレイ基板 101は、マザ一基板 100上に、切り取りラインの一側に沿 つて並ぶとともに、それぞれのアレイ基板 101は、走査線駆動回路 40および信号線 駆動回路 50に接続される複数の端子からなる正規パッド群の列 PDpを備えている。 正規パッド群の列 PDpは、それぞれ異なる信号を入力する他、検査用の信号を入出 力するために用いられる。アレイ基板 101は、マザ一基板 100を、例えばアレイ基板 のエッジ e (図 5)に沿って切断することにより互いに分離され切出される。
[0025] 図 7、図 8を参照して、図 6に示した画素領域 30の一部をとり出して更に説明する。
図 7は平面的に表す図、図 8は断面を示した図である。アレイ基板 101は透明な絶縁 基板 (ガラス）としての基板 111を有する（図 8)。画素領域 30において、基板 111上 には、複数の信号線 X、および複数の走査線 Yがマトリクス状に配置され、信号線と 走査線との各交差部に TFTSW (図 7の円 171で囲む部分参照）が設けられている。 [0026] TFTSWは、ポリシリコンで形成されソース/ドレイン領域 112a、 112bを有した半 導体膜 112と、走査線 Yの一部を延在したゲート電極 115bと、を有している。
[0027] また、基板 111上には、補助容量素子 131を形成するストライプ状の補助容量線 1 16が複数形成され、走査線 Yと平行に延びている。この部分に対応画素電極 Pが形 成されている（図 7の円 172で囲む部分と図 8参照）。
[0028] 詳細に述べると、基板 111上には、半導体膜 112と、補助容量下部電極 113と、が 形成され、これら半導体膜および補助容量下部電極 113を含む基板上にゲート絶縁 膜 114が成膜されている。ここで、補助容量下部電極 113は、半導体膜 112と同様ポ リシリコンで形成されている。ゲート絶縁膜 114上に、走査線 Y、ゲート電極 115b、お よび補助容量線 116が配設されてレ、る。補助容量線 116および補助容量下部電極 1 13はゲート絶縁膜 114を介し対向配置されている。走査線 Y、ゲート電極 115b、お よび補助容量線 116を含むゲート絶縁膜 114上には層間絶縁膜 117が成膜されて いる。
[0029] 層間絶縁膜 117上には、コンタクト電極 121、および信号線 Xが形成されている。コ ンタクト電極 121は、それぞれコンタクトホールを介して、半導体膜 112のソース/ド レイン領域 112a、および画素電極 Pにそれぞれ接続されている。信号線 Xはコンタク トホールを介して、半導体膜のソース/ドレイン領域 112bと接続されている。
[0030] コンタクト電極 121、信号線 X、および層間絶縁膜 117に重ねて保護絶縁膜 122が 形成され、更に、保護絶縁膜 122上には、それぞれストライプ状の緑色の着色層 12 4G、赤色の着色層 124R、および青色の着色層 124Bが隣接し交互に並んで配設さ れ、カラーフィルタを形成している。
[0031] 着色層 124G、 124R、 124B上には、 ITO (インジウム.すず酸化物）等の透明な導 電膜により画素電極 Pがそれぞれ形成されている。そして、各画素電極 Pは、着色層 および保護絶縁膜 122に形成されたコンタクトホール 125を介してコンタクト電極 121 に接続されている。画素電極 Pの周縁部は、補助容量線 116および信号線 Xに重ね て位置している。画素電極 Pに接続された補助容量素子 131は、電荷を蓄積する補 助容量として機能する。
[0032] 着色層 124R、 124G上には、柱状スぺーサ 127 (図 7参照）が形成されている。全 てを図示しないが、柱状スぺーサ 127は各着色層上に所望の密度で複数本形成さ れている。着色層 124G、 124R、 124Bおよび画素電極 P上には、配向膜 128が形 成されている。対向基板 102は、透明な絶縁基板として基板 151を有している。この 基板 151上には、 ITO等の透明材料で形成された対向電極 152、および配向膜 15 3が順次形成されている。
[0033] 図 9を参照して、 EBテスタを用いたアレイ基板 101の検查方法の基本的な事項に ついて説明する。この検查は、基板上に画素電極 Pを形成した後であり、かつ、マザ 一基板 100からアレイ基板 101をそのエッジ eに沿って切断する前に行なわれる。
[0034] まず、信号発生器および信号解析器 302に接続される複数のプローブは対応する 複数のパッド 201、 202に接続される。信号発生器および信号解析器 302から出力 される駆動信号はプローブ、およびパッド 201、 202を介して画素部 203に供給され る。駆動信号が画素部 203に供給された後、その画素部には、電子線源 301から放 出される電子ビーム EBが照射される。この照射によって画素部 203の電圧を表す 2 次電子 SEが放出され、この 2次電子 SEは、電子検出器 DEで検出される。 2次電子 SEは、放出される個所の電圧に比例する。ここで、検査の工程において、アレイ基板 101の画素部 203は、信号発生器および信号解析器 302からの駆動信号によって 電気的に走査される。この走査は電子ビーム EBが矢印 aで示されるアレイ基板 101 表面上の走査と同期して行われる。電子検出器 DEで検出した 2次電子の情報は、 画素部 203の解析のために信号発生器および信号解析器 302に送られる。また、信 号発生器および信号解析器 302に送られる 2次電子の情報は、各画素部 203の TF Tの端子に供給する駆動信号に対する各画素部の応答性能を反映していることにな る。これにより、各画素部 203の画素電極 Pの電圧の状態を検查することが可能であ る。つまり画素部 203に欠陥がある場合、 EBテスタによってその欠陥を検出すること ができる。
[0035] 図 10には、アレイ基板 101の一部を拡大し、その一部に設けられた正規パッド群の 列 PDpの例を示す。ここで、アレイ基板 101はアレイ基板メイン領域 101aと、このァ レイ基板メイン領域 101 aの外側であるアレイ基板サブ領域 101 bとを有する。なお、 アレイ基板サブ領域 101bは、検查後、切り取り線 e2に沿って例えばスクライブライン を引くことにより切り取られる。
[0036] アレイ基板メイン領域 101aの正規パッド群の列 PDpは、配線を介して図 6に示した 走査線駆動回路 40および信号線駆動回路 50にそれぞれ接続されている。走査線 駆動回路 40および信号線駆動回路 50は図面上で下側に位置するがここでは省略 してレ、る。正規パッド群の列 PDpを構成する端子の種類を分類した場合、正規パッド 群として 2つのコントロールパッド群 CTL1、 CTL2、および 4つのビデオパッド群 Vid eol、 Video2、 Video3、 Video4に分類される。
[0037] コントロールパッド群 CTL1、 CTL2には、クロック信号、スタートパルス信号、ハイレ ベル用の電源およびロウレベル用の電源等が入力される。ビデオパッド群 Video 1、 Video2、 Video3、 Video4には、映像信号が入力される。 XGA (extended Graphics Array)を例にとるとコントロールパッド群 CTL1、 CTL2の端子数は、それぞれ 26本 である。ビデオパッド群 Video 1、 Video2、 Video3、 Video4の端子数は、それぞれ 50本である。
[0038] 一方、アレイ基板のサブ領域 101bの周辺には検査用パッド群の列（以下、検査パ ッド群の列） PDsが設けられている。この検査パッド群の列 PDsは、配線を介して正 規パッド群の列 PDpと接続されてレ、る。
[0039] ここで、検査パッド群の列 PDsの構成が本発明の重要な点となる。検査パッド群の 歹 iJPDsは、正規パッド群の歹 iJPDpと同様、検査パッド群として 2つのサブコントロール パッド群 sCTLl、 sCTL2、および 4つのサブビデオパッド群 sVideol、 sVideo2、 sV ideo3、 sVideo4を含む。コントロールパッド群 CTL1、 CTL2の幅 wlaは、それぞれ 幅 5. Ommである。ビデオパッド群 Video 1、 Video2、 Video3、 Video4の幅 wlbは、 それぞれ幅 34.888mmである。
[0040] 各パッド群間の間隔を示すと、サブコントロールパッド群 sCLTlおよびサブビデオ パッド群 sVideolの隙間 w2a、並びにサブコントロールパッド群 sCLT2およびサブビ デォパッド群 sVideo4の隙間 w2aは 15.747mmである。サブビデオパッド群 sVideol およびサブビデオパッド群 sVideo2の隙間 w2b、並びにサブビデオパッド群 sVideo 3およびサブビデオパッド群 sVideo4の隙間 w2bは、 36.612mmである。サブビデオ パッド群 sVideo2およびサブビデオパッド群 sVideo3の隙間 w2cは、 36.33mmであ る。このように、各検査パッド群は、互いに所定の隙間を置いて配置されている。
[0041] そして、サブコントロールパッド群 sCTLl、 sCTL2の端子数は、コントロールパッド 群 CTL1、 CTL2と同様それぞれ 26本であり、サブビデオパッド群 sVideol、 sVide o2、 s Video 3, sVideo4の端子数はビデオノ ッド群 Videol、 Video2、 Video3、 Vi deo4と同様それぞれ 50本である。これら各検查パッド群を構成する端子は、所定の パターンに配列されている。
[0042] 図 11 (a)、 (b)に示すように、サブコントロールパッド群 CTL1の端子 clないし c26 の間隔は、予め所定のパターンに配置されている。端子 clと端子 c2の隙間 w3a、端 子 c2と端子 c3の隙間 w3b、および端子 c3と端子 c4の隙間 w3c等は、プローブ群を 構成する複数の端子間隔に合わせて設計されている。また、サブビデオパッド群 sVi deolの端子 VIないし V50の間隔も予め所定のパターンに配置されており、端子 VI と端子 V2の隙間 w4a、端子 V2と端子 V3の隙間 w4b、および端子 V3と端子 V4の隙 間 w4c等は、プローブ群を構成する複数の端子間隔に合わせて設計されてレ、る。
[0043] 上記のように、検査パッド群の列 PDsの構成の一例を示したが、複数の検査パッド 群の間隔と、各検査パッド群を構成する複数の端子間隔は、予め所定の間隔に形成 されていればよぐアレイ基板 101の検査に用いる所定の検査装置の複数のプロ一 ブ群の間隔と、各プローブ群を構成する複数のプローブ間隔に合わせて形成されて いれば良い。
[0044] 以上のように構成されたアレイ基板 101を EBテスタにより検査する際、検査パッド 群の列 PDsの有する各端子にプローブを接続し、このプローブを介して画素部 203 の画素電極 Pおよび補助容量素子 131に電荷を蓄積する。そして、電荷が蓄積され た後、各画素部 203に電子ビームを照射することにより各画素部から放出される 2次 電子を検出する。これにより、各画素部 203の欠陥の有無を検查する。より詳しくは、 電荷がチャージされた画素電極 Pに対し電子ビームを照射し、画素電極から放出さ れる 2次電子を検出 ·解析することにより、この画素電極が正常に電荷を保持している か否か検査される。ここでの検查は、画素電極 P自体の不良だけではなぐ画素電極 に接続されている TFTSWの不良、画素電極を含む補助容量素子 131の不良等々 、画素電極に関する検查を意味する。 [0045] この実施の形態に係るアレイ基板の検査方法によれば、アレイ基板 101は、予めプ ローブの配列に合わせて設計された検査パッド群の列 PDsを介して検査されている 。そのため品種の異なる液晶表示装置を検査する場合であっても、アレイ基板 101 の検查パッド群の列 PDsの配列を予めプローブの配列に合わせて設計することによ り、品種毎に共通のプローブを用いて検查することができる。また、アレイ基板のメイ ン領域 101aの正規パッド群の列 PDpの配置が変更されたとしても、検查パッド群の 歹 IjPDsの配列を強制的に検查装置のプローブの配列になるように形成するのである 。このように、検查装置のプローブとアレイ基板との相互の組み合せ形態を工夫する ことにより、品種毎に異なるプローブを用いる必要はなレ、。そのため、例えば、 12イン チ用のアレイ基板および 15インチ用のアレイ基板を共通のプローブで検查すること ができる。これにより、検查装置のコストが低減され、良好な検查を行うことができる。
[0046] また、検査装置の融通性を拡大することができ、検査装置の設計変更や修正の機 会を低減し、ひいてはパネルの製品価格の上昇を抑えることができる。また不良の液 晶表示装置の製品流出を抑制することができることは勿論である。
[0047] 図 12は、この発明の他の実施の形態に係るアレイ基板の検査方法を説明するため に示した。図 12には、アレイ基板 101の一部を拡大し、その一部に設けられた正規 パッド群の列 PDpおよび検査パッド列 PDscの例を示す。なお、アレイ基板のサブ領 域 101bは、検査後、切り取り線 e2に沿って例えばスクライブラインを引くことにより切 り取られる。
[0048] 検査パッド群の列 PDsは、アレイ基板のサブ領域 101bに予め複数の端子を並べ て配置することで構成されている。正規パッド群の列 PDpは、正規パッド群として 2つ のコントロールパッド群 CTL1、 CTL2、および 4つのビデオパッド群 Videol、 Video 2、 Video3、 Video4で構成されている。そして、検查パッド歹 IjPDscの端子は、正規 パッド群の列 PDpの端子より多く形成されている。
[0049] ここで、検查パッド列 PDscと、正規パッド群の列 PDpの接続関係を示す。正規パッ ド群の列 PDpの各端子は、検查パッド歹 IjPDscの任意の端子に接続される。すなわ ち、正規パッド群の列 PDpの各端子を検查パッド歹 IjPDscの端子に接続する際、所 定の検查装置のプローブ群の配列に合わせて検查パッド列 PDscの端子に正規パッ ド群の列 PDpの各端子が接続される。
[0050] 即ち、正規パッド群の列 PDpの各端子が接続された検査パッド歹 UPDscの端子の 配列パターンは、所定の検査装置のプローブ群の配列パターンと同じになる。
[0051] これにより、正規パッド群の列 PDpの配列パターンが異なるアレイ基板 101を検查 する場合であっても、検查装置のプローブが接触する検查パッド歹 iJPDscの各端子 は、常にプローブのパターンに合っていることになる。したがって、品種毎に異なるプ ローブ群を用いる必要はない。なお、検查パッド列 PDscの端子は、全て正規パッド 群の列 PDpの端子と接続されてはレ、なレ、。
[0052] 以上のように構成された、この実施の形態に係るアレイ基板の検查方法によれば、 アレイ基板 101は、予めプローブ群の配列に合わせて設計された検查パッド歹 IjPDsc を介して検査されている。そして、正規パッド群の列 PDpは複数の正規パッド群を含 み、それぞれ正規パッド群の各端子は、プローブ群を構成するプローブの配列に合 わせた検査パッド歹 iJPDscの各端子に接続されてレ、る。そのため品種の異なる液晶 表示装置を検査する場合であっても、アレイ基板 101の検査パッド歹 iJPDscの各端子 の配列を予めプローブの配列に合わせて設計することにより、品種毎に共通のプロ 一ブ群を用いることができる。
[0053] なお、この発明は、上述した実施の形態に限定されることなぐこの発明の範囲内で 種々変形可能である。例えば、上述したアレイ基板 101は、走査線駆動回路 40およ び信号線駆動回路 50を含むが、これら駆動回路を含まないアレイ基板を検査するこ ともできる。また、アレイ基板を検査する際、検査に用いる検査装置は EBテスタに限 らず、電気的テスタを用いても良い。
産業上の利用可能性
[0054] この発明によれば、検查装置のコストを削減することができるアレイ基板の検查方法 を提供することができる。また、検査装置の設計変更や修正の機会を低減し、ひいて は液晶表示装置の製品価格の上昇を抑えることができる。

Claims

請求の範囲
[1] 端部に第 1配列を有する電気供給用の第 1パッド及び検査対象となる第 1電極を備 えた第 1アレイ基板と、端部に前記第 1配列と異なる第 2配列を有する電気供給用の 第 2パッド及び検査対象となる第 2電極を備えた第 2アレイ基板と、に対し、それぞれ 前記第 1パッド及び前記第 2パッドから前記第 1電極及び前記第 2電極に電気を供給 し、前記第 1電極及び第 2電極に電子ビームを照射し前記第 1電極及び第 2電極から 放出される 2次電子の情報によって前記第 1電極及び第 2電極に関する検査を行うァ レイ基板の検査方法において、
所定配列された端子を有する検査用パッドに前記第 1パッドを接続し、前記端子に 前記所定配列に対応する配列を有するプローブを当接させて前記第 1電極に電気 供給を行つて前記第 1アレイ基板の第 1電極に関して検査し、
前記所定配列された端子を有する検査用パッドに前記第 2パッドを接続し、前記端 子に前記プローブをその配列を変えることなく当接させて前記第 2電極に電気供給 を行って前記第 2アレイ基板の第 2電極に関して検査するアレイ基板の検査方法。
[2] 複数の走査線および複数の信号線が交差して配置された基板と、前記基板上に形 成され、前記走査線および信号線の交差部近傍に配置されており、スイッチング素 子および補助容量を含む画素部と、前記走査線および信号線に信号を供給または 出力するために設けられた正規パッド群と、を有したアレイ基板の検查方法において 異なる品種の前記アレイ基板であっても、これらのアレイ基板には、さらに所定の検 查装置のプローブ群の配列パターンに合わせた配列パターンの端子を含む検查用 パッド群を予め形成し、この検查用パッド群の端子に前記正規パッド群の対応端子を 配線を介して接続し、
検查時には、前記検查装置のプローブ群の配列パターンの変更なしで、前記異な る品種のアレイ基板の検査用パッド群の端子に対しても前記プローブ群を当接させ て検査するアレイ基板の検査方法。
[3] 前記検査装置は、前記プローブ群を複数有し、
また前記検査用パッド群は、複数であり、複数の検査用パッド群の間隔と、各検査 用パッド群を構成する複数の端子間隔は、前記検査装置の複数のプローブ群の間 隔と、各プローブ群を構成する複数のプローブ間隔とそれぞれ同じである請求項 2に 記載のアレイ基板の検査方法。
複数の走査線および複数の信号線が交差して配置された基板と、前記基板上に形 成され、前記走査線および信号線の交差部近傍に配置されており、スイッチング素 子および補助容量を含む画素部と、前記走査線および信号線に信号を供給または 出力するために設けられた正規パッド群と、を有したアレイ基板の検查方法において 異なる品種の前記アレイ基板であっても、これらアレイ基板には、更に複数の端子 を含む検查用パッド列を予め形成し、所定の検查装置のプローブ群の配列に合わせ て前記検査パッド列の端子に前記正規パッド群の列の各端子を接続し、
検查時には、前記検查装置のプローブ群の配列パターンの変更なしで、前記異な る品種のアレイ基板の検査用パッド列の端子に対しても前記プローブ群を当接させ て検査するアレイ基板の検査方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130104563A (ko) 2012-03-14 2013-09-25 삼성디스플레이 주식회사 유기 발광 표시 장치의 어레이 시험 장치 및 시험 방법, 및 유기 발광 표시 장치의 제조 방법
US9507222B2 (en) 2014-03-14 2016-11-29 Innolux Corporation Display device
US9570365B2 (en) * 2014-03-14 2017-02-14 Innolux Corporation Display device and test pad thereof
US9750140B2 (en) 2014-03-14 2017-08-29 Innolux Corporation Display device
TWI537656B (zh) 2014-03-14 2016-06-11 群創光電股份有限公司 顯示裝置
US10324345B2 (en) 2014-03-14 2019-06-18 Innolux Corporation Display device and display substrate
US9513514B2 (en) 2014-03-14 2016-12-06 Innolux Corporation Display device
TWI552125B (zh) * 2014-03-14 2016-10-01 群創光電股份有限公司 顯示裝置及其測試墊
US9659973B2 (en) 2014-03-14 2017-05-23 Innolux Corporation Display device
CN108364597B (zh) * 2018-02-23 2021-03-09 京东方科技集团股份有限公司 阵列基板及其显示异常的确定方法、显示面板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208634A (ja) * 1989-02-08 1990-08-20 Hitachi Ltd 液晶表示素子
JPH11258562A (ja) * 1998-03-12 1999-09-24 Advanced Display Inc 液晶表示装置および液晶表示装置を検査するための装置
JP2004061688A (ja) * 2002-07-26 2004-02-26 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268638A (en) * 1991-07-15 1993-12-07 Siemens Aktiengesellschaft Method for particle beam testing of substrates for liquid crystal displays "LCD"
US5377030A (en) * 1992-03-30 1994-12-27 Sony Corporation Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor
US5546013A (en) * 1993-03-05 1996-08-13 International Business Machines Corporation Array tester for determining contact quality and line integrity in a TFT/LCD
US6265889B1 (en) * 1997-09-30 2001-07-24 Kabushiki Kaisha Toshiba Semiconductor test circuit and a method for testing a semiconductor liquid crystal display circuit
JP3481465B2 (ja) * 1998-07-14 2003-12-22 シャープ株式会社 アクティブマトリクス基板の集合基板
JP2001265248A (ja) * 2000-03-14 2001-09-28 Internatl Business Mach Corp <Ibm> アクティブ・マトリックス表示装置、及び、その検査方法
KR20060020653A (ko) * 2003-06-04 2006-03-06 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 어레이 기판의 검사 방법 및 어레이 기판의 검사 장치
KR20060020651A (ko) * 2003-06-04 2006-03-06 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 어레이 기판의 검사 방법
WO2004109376A1 (ja) * 2003-06-04 2004-12-16 Toshiba Matsushita Display Technology Co., Ltd. アレイ基板の検査方法
WO2004109375A1 (ja) * 2003-06-06 2004-12-16 Toshiba Matsushita Display Technology Co., Ltd. 基板の検査方法
WO2004109377A1 (ja) * 2003-06-06 2004-12-16 Toshiba Matsushita Display Technology Co., Ltd. アレイ基板およびアレイ基板の検査方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02208634A (ja) * 1989-02-08 1990-08-20 Hitachi Ltd 液晶表示素子
JPH11258562A (ja) * 1998-03-12 1999-09-24 Advanced Display Inc 液晶表示装置および液晶表示装置を検査するための装置
JP2004061688A (ja) * 2002-07-26 2004-02-26 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを備えた液晶表示装置及びその製造方法

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