JP2009069643A - アレイ基板の製造方法 - Google Patents

Abstract

【課題】製造が容易であり、製造歩留まり率を向上させることができるアレイ基板の製造方法を提供する。
【解決手段】基板上に、複数の第１配線と、複数の第２配線と、複数のスイッチング素子、複数の画素電極および複数の補助容量素子を有した複数の画素部と、切替え回路と、複数の第１検査パッドと、第２検査パッドと、を形成し、第２配線を第２検査パッドに接続し、画素部に電荷をチャージし、画素部の画素電極に電子ビームを照射し、画素電極から放出される２次電子の情報を検出し、画素部の欠陥の有無を検査する。
【選択図】 図９

Description

この発明は、アレイ基板の製造方法に関する。

近年、画像を表示する画像表示装置として、例えば、液晶表示パネルを備えた液晶表示装置が用いられている。液晶表示パネルは、ガラス基板を有したアレイ基板を備えている。ガラス基板上には、複数の信号線および複数の走査線が交差して配設されている。信号線および走査線で囲まれた領域には画素部がそれぞれ形成されている。

各画素部は、信号線および走査線の各交差部に設けられた薄膜トランジスタ（以下、ＴＦＴと称する）と、このＴＦＴに接続された画素電極と、この画素電極に接続された補助容量素子とを有している。補助容量素子は、走査線に平行な補助容量線と、この補助容量線に絶縁膜を介して重なった補助容量電極とを有している。

また、液晶表示パネルは、対向基板と、液晶層とを備えている。対向基板は、他のガラス基板と、この他のガラス基板上に形成された対向電極等を有している。液晶層は、所定の隙間を保持して対向配置されたアレイ基板および対向基板の間に狭持されている。

上記のように構成された液晶表示パネルは、画像表示に対する要求は年々高度なものになり、画像表示の際、各種配線や画素部の不良で生じる表示不良の画素部ができるだけ無いものが要求されている。このため、表示不良に起因する各種配線や画素部の欠陥の有無を検査し、各種配線や画素部に欠陥が有る場合、各種配線や画素部の欠陥個所を修復する必要がある。

各種配線や画素部の検査としては、電気的テスタを用いた検査および電子ビームテスタ（以下、ＥＢテスタと称する）を用いた検査が知られている（例えば、特許文献１参照）。例えば、電気的テスタを用いた画素部の検査は、信号線に電気信号を与えて画素部に電荷をチャージし、チャージされた電荷を基に信号線を流れる電気信号を検出して行われる。ＥＢテスタを用いた画素部の検査は、信号線に電気信号を与えて画素部に電荷をチャージし、チャージされた画素部の画素電極に電子ビームを照射し、画素電極から放出される２次電子の情報を検出して行われる。
特開２０００−３１４２号公報

上記したように、各種配線や画素部の欠陥の有無を検査するため、製造時のガラス基板上には、例えば切換え回路としての１／８マルチプレクサ回路および複数の検査パッドが形成されている。１／８マルチプレクサ回路は、信号線に接続されている。１／８マルチプレクサ回路は、この１／８マルチプレクサ回路を制御するための複数の制御パッドを有している。検査パッドの数は、信号線の数の１／８程度である。検査パッドは、それぞれ８つの信号線に対応するよう１／８マルチプレクサ回路に接続されている。プロービングによって各検査パッドに与えられた電気信号は、１／８マルチプレクサ回路により切替えられ、８つの信号線の何れかに選択的に与えられる。検出する際も、８つの信号線の何れかを流れる電気信号を選択的に検出することができる。１／８マルチプレクサ回路および複数の検査パッドを形成することにより、プロービングを行う際に必要となるプローブピンの数を減らすことができる。

ＥＢテスタを用いた画素部の検査において、プロービングは真空チャンバ内で行うため、プローブピンの数は制限される。１／８マルチプレクサ回路等を用いても、検査パッドおよび制御パッドにプロービングを行う必要があり、高精細化に伴いプローブピンの数は依然として多い。また、プローブピンは高価であるため、プローブピンの数が増大するとＥＢテスタのコストが増大するとともに、製造コストも増大し、ひいては製品価格の高騰を招いてしまう。
この発明は以上の点に鑑みなされたもので、その目的は、製造が容易であり、製造歩留まり率を向上させることができるアレイ基板の製造方法を提供することにある。

上記課題を解決するため、本発明の態様に係るアレイ基板の製造方法は、
基板上の有効領域に複数の第１配線を形成し、
前記第１配線に交差して前記基板上の前記有効領域に複数の第２配線を形成し、
前記第１配線と第２配線との交差部近傍に形成された複数のスイッチング素子と、前記スイッチング素子に接続された複数の画素電極と、前記画素電極に電気的に接続される容量部と、を有した複数の画素部を形成し、
前記基板上の前記有効領域に隣合う非有効領域に、前記複数の第２配線に接続された切替え回路と、この切替え回路に接続されているとともにそれぞれ前記複数の第２配線に電気信号を与える複数の第１検査パッドと、第２検査パッドと、を形成し、
前記複数の第２配線を前記第２検査パッドに接続し、
前記第２検査パッドに電気信号を与え、前記複数の第２配線を介して前記画素部に電荷をチャージし、
前記電荷がチャージされた前記画素部の画素電極に電子ビームを照射し、前記画素電極から放出される２次電子の情報を検出し、前記画素部の欠陥の有無を検査する。

この発明によれば、製造が容易であり、製造歩留まり率を向上させることができるアレイ基板の製造方法を提供することができる。

以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の製造方法を液晶表示パネルの製造方法と併せて詳細に説明する。始めに、上記製造方法により製造された液晶表示パネルについて説明する。

図１、図２、図３、図４、図５および図６に示すように、液晶表示パネルは、アレイ基板１と、このアレイ基板に対向配置された対向基板２と、アレイ基板および対向基板間に狭持された液晶層３とを備えている。アレイ基板１は、このアレイ基板に重なった有効領域Ｒ１を有している。液晶表示パネルは、画像を表示する表示領域Ｒ２を有している。アレイ基板１において、有効領域Ｒ１は平面視において表示領域Ｒ２を含んでいる。

アレイ基板１は、透明な絶縁基板として、例えば、矩形状のガラス基板１０を備えている。表示領域Ｒ２において、ガラス基板１０上には、複数の第１配線としての複数の走査線１５と、複数の第２配線としての複数の信号線２０とが形成されている。走査線１５および信号線２０は、互いに直交して形成されている。また、表示領域Ｒ２において、ガラス基板１０上には、走査線１５に平行な複数の補助容量線１８が形成されている。この実施の形態において、隣合う２本の信号線２０および隣合う２本の走査線１５で囲まれた各領域には画素部１１が形成されている。これらの画素部１１は、表示領域Ｒ２にマトリクス状に配置されている。

次に、画素部１１を１つ取り出して詳述する。
画素部１１は、走査線１５と信号線２０との交差部近傍に形成されたスイッチング素子としてのＴＦＴ１２と、ＴＦＴに接続された画素電極２６と、画素電極に接続された補助容量素子１７と、を有している。ＴＦＴ１２は、チャネル層１３およびゲート電極１６等を有している。

ガラス基板１０上にチャネル層１３が形成され、ガラス基板およびチャネル層上にゲート絶縁膜１４が成膜されている。チャネル層１３と重なった各々の領域において、ゲート絶縁膜１４上に、走査線１５の一部を延出したゲート電極１６が形成されている。ゲート絶縁膜１４およびゲート電極１６上に層間絶縁膜１９が成膜されている。

層間絶縁膜１９上に信号線２０およびコンタクト配線２１が形成され、これら信号線およびコンタクト配線は、ゲート絶縁膜１４および層間絶縁膜１９の一部を貫通してチャネル層１３にそれぞれ接続されている。ここで、信号線２０はチャネル層１３のソース領域ＲＳに接続され、コンタクト配線２１はチャネル層１３のドレイン領域ＲＤに接続されている。

次いで、補助容量素子１７について説明する。補助容量線１８および補助容量電極２２はゲート絶縁膜１４を介して積層配置され、これにより補助容量素子１７を形成している。詳しくは、ガラス基板１０上には、チャネル層１３と同一工程で作成された島状の補助容量電極２２が配置されている。そして、この補助容量電極２２上にゲート絶縁膜１４上を介して、例えば走査線と同一材料からなる補助容量線１８が形成されている。

補助容量電極２２は、この補助容量電極と一体の接続配線２３を含み、コンタクト配線２１と電気的に接続されている。またコンタクト配線２１は補助容量素子１７上に延在し、補助容量素子１７上で画素電極２６と電気的に接続している。

ＴＦＴ１２および補助容量素子１７が形成されたガラス基板１０に、保護絶縁膜２４が成膜されている。保護絶縁膜２４上に、赤色、緑色および青色の複数の着色層２５が形成されている。着色層２５上に、複数の画素電極２６が形成されている。画素電極２６は、隣合う２本の信号線２０および隣合う２本の補助容量線１８に周縁を重ねて形成されている。画素電極２６は、保護絶縁膜２４および着色層２５に形成されたコンタクトホールｈ１を介してコンタクト配線２１に接続されている。

着色層２５上には、スペーサとして、例えば柱状スペーサ４が形成されている。図示しないが、柱状スペーサ４は、着色層２５上に、所定の密度で複数形成されている。着色層２５および画素電極２６上に配向膜２７が形成されている。

表示領域Ｒ２の外側において、ガラス基板１０上に、走査線駆動回路３０および複数のＯＬＢパッド４０が設けられている。走査線駆動回路３０は、走査線１５に接続されている。ＯＬＢパッド４０は少なくとも垂直スタートパルスパッド４１、垂直クロックパッド４２、補助容量パッド４３および複数のビデオパッド４４を有している。

垂直スタートパルスパッド４１、垂直クロックパッド４２、補助容量パッド４３およびビデオパッド４４は、ガラス基板１０の端縁の１辺に沿って並んで設けられている。垂直スタートパルスパッド４１および垂直クロックパッド４２は、走査線駆動回路３０に接続されている。補助容量パッド４３は、補助容量線１８に接続されている。ビデオパッド４４は、それぞれ信号線２０に接続されている。上記したように、アレイ基板１が形成されている。

対向基板２は、透明な絶縁基板として、例えば、矩形状のガラス基板７０を備えている。ガラス基板７０上に、対向電極７１および配向膜７２が順に形成されている。このように、対向基板２が形成されている。

アレイ基板１および対向基板２間の隙間は、柱状スペーサ４により保持されている。アレイ基板１および対向基板２は、表示領域Ｒ２の外周に沿って配置されたシール材５により接合されている。アレイ基板１、対向基板２およびシール材５で囲まれた領域に液晶層３が形成されている。シール材５の一部に液晶注入口６が形成され、この液晶注入口は封止材７で封止されている。

次に、上記液晶表示パネルの一層詳しい構成を、その製造方法と併せて説明する。
図１、図２、図３、図４、図５、図６および図７に示すように、まず、個々のガラス基板１０を複数含む寸法の大きいマザー基板としてのマザーガラス１０１を用意する。この実施の形態において、マザーガラス１０１は、アレイ基板１を形成するための４つの矩形状の有効領域Ｒ１と、各有効領域の周囲に位置した非有効領域Ｒ３とを有している。非有効領域Ｒ３は、各有効領域Ｒ１の端縁の１辺で隣合った４つの接続領域Ｒ４を有している。以降、４つのアレイ基板１を同時に形成するが、ここでは１つのアレイ基板を代表して製造方法を説明する。

用意したマザーガラス１０１上に、ソース領域ＲＳおよびドレイン領域ＲＤを有した複数のチャネル層１３および補助容量電極２２を形成し、マザーガラスおよびチャネル層上にゲート絶縁膜１４を成膜する。続いて、ゲート絶縁膜１４上に、導電膜を成膜した後、パターニングし、走査線１５、ゲート電極１６および補助容量線１８を形成する。次いで、マザーガラス１０１上に層間絶縁膜１９を成膜した後、層間絶縁膜１９にチャネル層１３のソース領域ＲＳおよびドレイン領域ＲＤに至るコンタクトホールを形成する。

続いて、層間絶縁膜１９上に、導電膜を成膜した後、パターニングする。これにより、チャネル層１３のソース領域ＲＳに接続した信号線２０、チャネル層１３のドレイン領域ＲＤに接続したコンタクト配線２１および接続配線２３を形成する。

上記したように、マザーガラス１０１の表示領域Ｒ２に、ＴＦＴ１２、走査線１５、補助容量素子１７および信号線２０等を形成したが、これらを形成する際、図８に示すように、表示領域Ｒ２外側の有効領域Ｒ１に走査線駆動回路３０および複数のＯＬＢパッド４０を形成するとともに、接続領域Ｒ４に切替え回路５０および複数の検査パッド６０を形成した。なお、走査線駆動回路３０は、ＴＦＴ１２、走査線１５、補助容量素子１７および信号線２０等と同時に形成する必要はなく、マザーガラス１０１上に搭載して設けても良い。検査パッド６０は少なくとも垂直スタートパルスパッド６１、垂直クロックパッド６２、補助容量パッド６３、複数の切替えパッド６４、複数の第１検査パッド６５および第２検査パッド６６を有している。

これにより、走査線駆動回路３０は、走査線１５、垂直スタートパルスパッド４１および垂直クロックパッド４２に接続される。垂直スタートパルスパッド４１は垂直スタートパルスパッド６１に、垂直クロックパッド４２は垂直クロックパッド６２に、それぞれ接続される。

走査線駆動回路３０は、複数のスイッチング素子としての複数の回路ＴＦＴを有しているが、これら回路ＴＦＴは上記ＴＦＴ１２と同様に形成すれば良い。回路ＴＦＴのチャネル層に注入（ドープ）する不純物を変えることにより、回路ＴＦＴをｎ−ｃｈあるいはｐ−ｃｈ、またＣＭＯＳの何れに形成することもできる。また、補助容量線１８は補助容量パッド４３に接続され、補助容量パッド４３は補助容量パッド６３とも接続される。

切換え回路５０は、複数の切替え素子群５１を有し、切替え素子群５１はそれぞれ複数の切替え素子５２を有している。この実施の形態において、切替え素子群５１はそれぞれ６つの切替え素子５２を有している。切替え素子５２としては、例えばＴＦＴであり、上記ＴＦＴ１２と同様に形成すれば良い。切換え回路５０は、ビデオパッド４４、切替えパッド６４および第１検査パッド６５に接続されている。

ビデオパッド４４は、後述する導体５３を介して切替え素子５２に一対一で接続されている。切替えパッド６４は、切替え素子群５１毎に切替え素子５２に一対一で接続されている。第１検査パッド６５は、切替え素子群５１毎に切替え素子５２に一括して接続されている。第２検査パッド６６は、切換え回路５０に向かって延出した延出部６７に接続されている。

詳述しないが、切換え回路５０を形成する際、接続領域Ｒ４にビデオパッド４４に接続させて導体５３を配線し、切替え素子群５１毎に信号線２０のいずれかを流れる電気信号が選択的に第１検査パッド６５に流れるよう切換え回路５０を形成する。この実施の形態において、導体５３および延出部６７は信号線２０と同時に同一材料で一体的に形成している。なお、導体５３および延出部６７は、ＴＦＴ１２、走査線１５、補助容量素子１７および信号線２０等を形成する際に同時に形成すれば良い。

上記したように、ＴＦＴ１２、走査線１５、補助容量素子１７、信号線２０、走査線駆動回路３０、ＯＬＢパッド４０、切換え回路５０および複数の検査パッド６０等を形成した後、マザーガラス１０１全面に絶縁膜を成膜した後、パターニングする。これにより、ＯＬＢパッド４０および検査パッド６０を除き、表示領域Ｒ２、走査線駆動回路３０および切換え回路５０を含むマザーガラス１０１上に保護絶縁膜２４が形成される。

次いで、第１検査として、上記マザーガラス１０１上に形成された信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥の有無を電気的に検査する。なお、第１検査については後述する。信号線２０、ＴＦＴ１２および補助容量素子１７の何れかに欠陥が有る場合、信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥個所を修理する。

修理し、欠陥のレベルが製品企画内であった場合、マザーガラス１０１全面に、それぞれ赤色レジスト、緑色レジストおよび青色レジストを塗布した後、パターニングする。これにより、表示領域Ｒ２において、保護絶縁膜２４上に、赤色、緑色および青色の複数の着色層２５が形成される。

続いて、表示領域Ｒ２においてコンタクト配線２１上の保護絶縁膜２４および着色層２５に複数のコンタクトホールｈ１を形成するとともに、図８に示すように、接続領域Ｒ４の導体５３および延出部６７上の保護絶縁膜２４に複数のコンタクトホールｈ２を形成する。この実施の形態において、コンタクトホールｈ１およびコンタクトホールｈ２を同時に形成した。

その後、マザーガラス１０１上全体に、透明な導電性材料として、例えばＩＴＯ（インジウム・すず酸化物）を用い、導電性膜を形成する。次いで、導電性膜をパターニングし、表示領域Ｒ２に画素電極２６を形成するとともに、接続領域Ｒ４の切換え回路５０に重ねて接続膜５４を形成し、ビデオパッド４４および第２検査パッド６６を接続する。この実施の形態において、画素電極２６および接続膜５４は同時に形成されている。

これにより、画素電極２６はそれぞれコンタクトホールｈ１を介してコンタクト配線２１に接続され、表示領域Ｒ２に複数の画素部１１が形成される。接続膜５４は、それぞれコンタクトホールｈ２を介して導体５３および延出部６７に接続される。このように、接続膜５４で切換え回路５０を短絡させることにより、ビデオパッド４４、導体５３、接続膜５４および延出部６７を介して信号線２０を第２検査パッド６６に接続させる。

次いで、第２検査として、上記マザーガラス１０１上に形成された画素部１１の欠陥の有無を検査する。なお、第２検査については後述する。画素部１１に欠陥が有る場合、画素部１１の欠陥個所を修理する。

修理し、欠陥のレベルが製品企画内であった場合、着色層２５上に、例えば複数の柱状スペーサ４を形成する。続いて、マザーガラス１０１上全体に配向膜材料を塗布した後、パターニングし、表示領域Ｒ２に配向膜２７を形成する。その後、配向膜２７に配向処理（ラビング）を施す。これにより、マザーガラス１０１上に４枚分のアレイ基板１が形成される。

一方、対向基板２において、まず、個々のガラス基板７０を複数含む寸法の大きいマザー基板としてのマザーガラス１０２を用意する。この実施の形態によれば、マザーガラス１０２は、マザーガラス１０１と同様、対向基板２を形成するための４つの矩形状の有効領域Ｒ１を有している。

用意したマザーガラス１０２上全体に、透明な導電性材料として、例えばＩＴＯを用い、導電性膜を形成する。次いで、導電性膜をパターニングし、有効領域Ｒ１の表示領域Ｒ２に対向電極７１をそれぞれ形成する。続いて、マザーガラス１０２上全体に配向膜材料を塗布した後、パターニングし、表示領域Ｒ２に配向膜７２を形成する。その後、配向膜７２に配向処理（ラビング）を施す。これにより、マザーガラス１０２上に４枚分の対向基板２が形成される。

次に、アレイ基板１が形成されたマザーガラス１０１および対向基板２が形成されたマザーガラス１０２を複数の柱状スペーサ４により所定の隙間を保持するとともにアレイ基板および対向基板同士を対向して配置する。そして、互いに対向したアレイ基板１および対向基板２間の表示領域Ｒ２周縁に沿って配置したシール材５によりマザーガラス１０１およびマザーガラス１０２同士を貼り合せる。

続いて、貼り合せた２枚のマザーガラス１０１、１０２を有効領域Ｒ１の周縁ｅに沿って分割する。これにより、マザーガラス１０１からアレイ基板１が、マザーガラス１０２から対向基板２がそれぞれ切出される。これにより、４組の空状態の表示パネルが得られる。

次いで、真空注入により、シール材５に形成された液晶注入口６から各空状態の液晶表示パネルの両基板の間に液晶材料を注入する。その後、液晶注入口６を封止材７で封止する。これにより、アレイ基板１、対向基板２およびシール材５で囲まれた領域に液晶が封入され、液晶層３が形成される。これにより、４つの液晶表示パネルが完成する。

次に、上述した第１検査および第２検査について説明する。
第１検査は、マザーガラス１０１上に形成された信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥の有無を電気的に検査するものであり、例えば検査パッド６０は少なくとも垂直スタートパルスパッド６１、垂直クロックパッド６２、補助容量パッド６３、複数の切替えパッド６４および複数の第１検査パッド６５に、それぞれプローブを接触させ、対応する電気信号を供給し、また読み取ることにより検査を行う。

詳しくは、まずスタートパルスパッド６１、シリアルアウトパッド６２、補助容量パッド６３、切替えパッド６４および第１検査パッド６５にプローブを電気的に接続する。続いて、スタートパルスパッド６１にスタートパルス信号を、補助容量パッド６３に補助容量電圧を、切替えパッド６４に切替え信号を、第１検査パッド６５に電気信号をそれぞれ与える。

第１検査パッド６５に電気信号が与えられると、切換え回路５０、ビデオパッド４４、信号線２０、ＴＦＴ１２を介して補助容量素子１７に電荷がチャージされる。次いで、チャージされた電荷を基に、信号線２０を流れる電気信号を第１検査パッド６５より検出する。検出する際、切替えパッド６４に切替え信号が与えられ、切替え素子５２のオン／オフが切替えられる。これにより、切替え素子群５１毎に信号線２０のいずれかを流れる電気信号が選択的に第１検査パッド６５に流れる。このため、それぞれ補助容量素子１７にチャージされた電荷を独立して検出することができる。

その後、第１検査パッド６５より検出された電気信号を基に、信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥の有無を検査する。信号線２０、ＴＦＴ１２および補助容量素子１７の何れかに欠陥が有る場合、信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥個所を修理する。なお、信号線２０、ＴＦＴ１２および補助容量素子１７の欠陥個所を修理できず、欠陥のレベルが製品企画外であった場合、製品企画外の領域（有効領域Ｒ１）への以降の製造を中止、またはマザーガラス１０１を破棄する。欠陥個所を修理し、欠陥のレベルが製品企画内であった場合、第１検査は終了する。

次に第２検査に用いる検査装置の構成を説明する。
図１０に示すように、検査装置は電子ビームテスタ（以下、ＥＢテスタと称する）であって、真空チャンバ８１、電子ビーム走査器８２、電子検出器８３、プローブユニット８４、封止コネクタ８５および制御装置９０を有している。

電子ビーム走査器８２は、真空チャンバ８１に設けられている。真空チャンバ８１内には、マザーガラス１０１を収容することができ、また取り出すこともできる。電子検出器８３およびプローブユニット８４は、真空チャンバ８１内に設けられている。プローブユニット８４は複数のプローブを有し、これらのプローブは対応する検査パッド６０に接触可能である。なお、プローブを検査パッド６０に接触させる際のコントロールは、図示しないがロボットにより精度良く行われる。封止コネクタ８５は、真空チャンバ８１の側壁に設けられている。封止コネクタ８５は、真空チャンバ８１の内部を気密状態に維持するよう設けられている。

制御装置９０は、真空チャンバ８１の外側に配置されている。制御装置９０は、信号出力部９１、信号解析部９２およびこれらを制御する制御部９３を有している。信号出力部９１は、封止コネクタ８５を介してプローブユニット８４に接続されている。信号解析部９２は、封止コネクタ８５を介して電子検出器８３およびプローブユニット８４に接続されている。

第２検査において、信号出力部９１は、制御部９３の制御により、プローブユニット８４を介して、垂直スタートパルスパッド６１、垂直クロックパッド６２、補助容量パッド６３および第２検査パッド６６に電気信号を与え、画素部１１（補助容量素子１７）に順次電荷をチャージする。

図１０および図１１に示すように、電子ビーム走査器８２は、制御部９３の制御により走査され、電荷がチャージされた画素部１１の画素電極２６に電子ビームＥＢを照射する。電子検出器８３は、電子ビームＥＢが照射された画素電極２６から放出される２次電子ＳＥの情報を検出する。信号解析部９２は、制御部９３の制御により、検出された２次電子ＳＥの情報を解析する。これにより、第２検査において、電子検出器８３より検出された２次電子ＳＥの情報を基に、画素部１１の欠陥の有無を検査することができる。

そして、検出された２次電子の情報を基に、画素部１１、特に画素電極２６の欠陥の有無を検査する。画素部１１に欠陥が有る場合、画素部１１の欠陥個所を修理する。欠陥個所を修理し、欠陥のレベルが製品企画内であった場合、第２検査は終了する。

以上のように構成された液晶表示パネルの製造方法によれば、着色層２５および画素電極２６形成前のアレイ基板１（マザーガラス１０１）を電気的テスタにより検査し、着色層２５および画素電極２６形成後のアレイ基板１をＥＢテスタにより検査している。製造工程において、製品の欠陥を早期、かつ、効果的に発見することができるため、製造歩留まり率を向上させることができ、製品歩留まりの高い液晶表示パネルを得ることができる。

第１検査において、電気信号は第１検査パッド６５に与えられ、切換え回路５０を介してビデオパッド４４に与えられる。第１検査パッド６５の数はビデオパッド４４の数より格段に少ないため、検査装置のプローブ数を少なくすることができる。このため、製造コストの低減および検査装置のコスト低減を実現でき、かつ、良好な検査を行うことができる。

第１検査後、接続領域Ｒ４に接続膜５４を形成している。接続膜５４は、画素電極２６を形成する際、同一材料で同時に形成されている。ビデオパッド４４および第２検査パッド６６は、接続膜５４を介して接続されている。これにより、製造工程を増やすことなく接続することができる。第２検査において、第２検査パッド６６に電気信号を与えることで、電気信号はビデオパッド４４にそれぞれ与えられる。このため、第２検査で使用するプローブ数を、第１検査で使用するプローブ数より更に少なくすることができる。このため、製造コストの低減および検査装置のコスト低減を実現でき、かつ、良好な検査を行うことができる。
上記したことから、製造が容易であり、製造歩留まり率を向上させることができるアレイ基板の製造方法および液晶表示パネルの製造方法を得ることができる。

上記した実施形態では、液晶表示パネルを例に取り説明したが、有機ＥＬディスプレイなど、種々の表示装置用のアレイ基板に適用可能であることは言うまでもない。

なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

第１検査は、着色層２５および画素電極２６形成前に行えば良く、また、信号線２０および第２検査パッド６６を接続する前に行えば良い。この際、第１検査パッド６５に電気信号を与え、信号線２０を流れる電気信号を検出し、少なくとも信号線の欠陥の有無を電気的に検査すれば良い。その他、第１検査において、走査線１５や補助容量線１８等を電気的に検査しても良い。

本発明の実施の形態に係るアレイ基板の製造方法を用いて製造されたアレイ基板を備えた液晶表示パネルを示す斜視図。 図１に示したアレイ基板の平面図。 図１及び図２に示したアレイ基板の一部を示す拡大平面図。 図３に示したアレイ基板の等価回路図。 図３に示した液晶表示パネルの線Ａ−Ａ断面図。 図３に示した液晶表示装置の線Ｂ−Ｂ断面図。 上記アレイ基板の製造方法において、マザーガラス上に４枚のアレイ基板を形成した状態を示す平面図。 画素電極形成前の上記マザーガラスの一部を示す拡大平面図。 画素電極形成後の上記マザーガラスの一部を示す拡大平面図。 上記アレイ基板の検査に用いる検査装置を示す概略構成図。 上記画素電極に電子ビームが照射され、画素電極から２次電子が放出されている状態のアレイ基板の一部を示す断面図。

符号の説明

１…アレイ基板、２…対向基板、３…液晶層、１０…ガラス基板、１１…画素部、１２…ＴＦＴ、１５…走査線、１７…補助容量素子、１８…補助容量線、２０…信号線、２１…コンタクト配線、２２…補助容量電極、２４…保護絶縁膜、２６…画素電極、４４…ビデオパッド、５０…ＮＧＡＴ回路、５１…切替え素子群、５２…切替え素子、５３…導体、５４…接続膜、６０…検査パッド、６４…切替えパッド、６５…第１検査パッド、６６…第２検査パッド、６７…延出部、１０１…マザーガラス、ｅ…周縁、ＥＢ…電子ビーム、ｈ２…コンタクトホール、Ｒ１…有効領域、Ｒ２…表示領域、Ｒ３…非有効領域、Ｒ４…接続領域、ＳＥ…２次電子。

Claims (7)

1. 基板上の有効領域に複数の第１配線を形成し、
   前記第１配線に交差して前記基板上の前記有効領域に複数の第２配線を形成し、
   前記第１配線と第２配線との交差部近傍に形成された複数のスイッチング素子と、前記スイッチング素子に接続された複数の画素電極と、前記画素電極に電気的に接続される容量部と、を有した複数の画素部を形成し、
   前記基板上の前記有効領域に隣合う非有効領域に、前記複数の第２配線に接続された切替え回路と、この切替え回路に接続されているとともにそれぞれ前記複数の第２配線に電気信号を与える複数の第１検査パッドと、第２検査パッドと、を形成し、
   前記複数の第２配線を前記第２検査パッドに接続し、
   前記第２検査パッドに電気信号を与え、前記複数の第２配線を介して前記画素部に電荷をチャージし、
   前記電荷がチャージされた前記画素部の画素電極に電子ビームを照射し、前記画素電極から放出される２次電子の情報を検出し、前記画素部の欠陥の有無を検査するアレイ基板の製造方法。
2. 前記複数の第２配線を前記第２検査パッドに接続するに先立ち、前記第１検査パッドに電気信号を与え、前記第２配線を流れる電気信号を検出し、少なくとも前記第２配線の欠陥の有無を電気的に検査する請求項１に記載のアレイ基板の製造方法。
3. 前記複数の第２配線を前記第２検査パッドに接続する際、前記基板上の非有効領域に導電性の接続膜を形成し、前記接続膜を介して前記複数の第２配線を前記第２検査パッドに接続する請求項２に記載のアレイ基板の製造方法。
4. 前記接続膜を形成する際、前記基板上に導電性膜を形成し、前記導電性膜をパターニングし、前記接続膜と前記画素電極とを同時に形成する請求項３に記載のアレイ基板の製造方法。
5. 前記接続膜を前記切替え回路に重ねて形成し、前記接続膜で前記切替え回路を短絡させる請求項３に記載のアレイ基板の製造方法。
6. 前記切替え回路を形成する際、前記基板上の非有効領域に、前記複数の第２配線に接続させて導体を配線し、前記複数の第２配線のいずれかを流れる前記電気信号が選択的に前記第１検査パッドに流れるよう前記切替え回路を形成し、
   前記基板の非有効領域および導体上に絶縁膜を形成し、
   前記複数の第２配線を前記第２検査パッドに接続する際、前記絶縁膜に複数のコンタクトホールを形成し、前記コンタクトホールを介して前記導体と接続されるよう前記接続膜を形成して行なう請求項３に記載のアレイ基板の製造方法。
7. 前記電気的に検査する際、前記第１検査パッドに電気信号を与え、前記第２配線およびスイッチング素子を介して前記補助容量素子に電荷をチャージし、前記チャージされた電荷を基に前記第２配線を流れる電気信号を検出し、前記第２配線、スイッチング素子および補助容量素子の欠陥の有無を検査する請求項３に記載のアレイ基板の製造方法。

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