JPWO2005085938A1

JPWO2005085938A1 - 基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置

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Publication number: JPWO2005085938A1
Application number: JP2006519362A
Authority: JP
Inventors: 暁富田
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 2004-03-05
Filing date: 2005-02-22
Publication date: 2008-01-24
Also published as: WO2005085938A1; KR20060118006A; CN1930514A; US20070023656A1; TW200535767A

Abstract

マザー基板（１００）上の複数の領域にはそれぞれ画素領域（３０ａないし３０ｆ）を含むアレイ基板部（１０１ａないし１０１ｆ）が形成されている。各アレイ基板部内の画素領域では、複数の走査線と複数の信号線とが交差して形成され、これら複数の走査線と複数の信号線との交差部近傍にそれぞれ画素部が形成されている。マザー基板全体を真空チャンバーに収容し、電子ビームテスタを用いて画素部の検査を行う検査方法において、電子ビーム走査器による電子ビーム走査でビーム照射される照射範囲が、複数のアレイ基板部（１０１ａないし１０１ｆ）の一部を跨いだ又は全部を同時にカバーした状態に設定し、その照射範囲に属する各アレイ基板部の画素部の検査情報を取得する。

Description

この発明は、液晶表示装置の構成要素である基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置に関する。

液晶表示装置は、ノート型パーソナルコンピュータ（ノートＰＣ）のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示装置は、複数の画素電極がマトリックス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。

アレイ基板は、マトリックス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。

アレイ基板のタイプとして、２つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線及び信号線の駆動回路をアレイ基板に組み込むことができる。

上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法及び検査装置としては、特開平１１−２７１１７７号、特開２０００−３１４２号公報、Ｕ．Ｓ．Ｐ．５，２６８，６３８に開示された技術がある。

特開平１１−２７１１７７号公報は、アモルファスタイプのＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、ＬＣＤ基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開２０００−３１４２号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される２次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。Ｕ．Ｓ．Ｐ．５，２６８，６３８の技術でも、電子ビームを画素電極に照射したときに放出される２次電子を利用するものである。

上記のように液晶表示装置の製造過程において、アレイ基板が検査工程を通ることは必須である。ところが、検査工程における検査時間が長時間となっており、その効率の改善が要望されている。

そこでこの発明は、アレイ基板の検査時間を短縮でき、結果的には製品価格の低減にも有効となる基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置を提供することを目的とする。

本発明の態様に係る基板の検査方法は、
マザー基板上に、分断予定線を挟んでそれぞれ形成され、走査線と信号線とを含む配線と、前記走査線と信号線との交点近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、をそれぞれ有した第１アレイ領域と第２アレイ領域とを有する基板の検査方法において、
前記画素電極に対してビーム源から放出される電子ビームを照射し前記画素電極から放出される２次電子の情報によって前記画素電極の欠陥の有無を検査し、
前記電子ビームは、前記マザー基板と前記ビーム源との相対位置関係が固定された状態で、前記第１アレイ領域の少なくとも一部及び前記第２アレイ領域の少なくとも一部を含む照射範囲に照射する。

また、本発明の他の態様に係るアレイ基板の検査方法は、
マザー基板上の複数の領域にそれぞれアレイ基板部が形成されており、各アレイ基板部内の画素領域では、複数の走査線と複数の信号線とが交差して形成され、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ画素部が形成され、画素領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次駆動信号を与える走査線駆動回路が形成され、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給する信号線駆動回路が形成され、前記走査線駆動回路及び信号線駆動回路に接続されるパッド群が形成されており、
前記マザー基板全体を真空チャンバーに収容し、電子ビームテスタを用いて画素部の検査を行う検査方法において、
電子ビーム走査器による電子ビーム走査でビーム照射される照射範囲を前記複数のアレイ基板部の一部を跨いだ又は全部を同時にカバーした状態に設定し、前記照射範囲に属する各アレイ基板部の画素部の検査情報を取得する。

また、本発明の他の態様に係るアレイ基板の検査装置は、
マザー基板上の複数の領域にそれぞれアレイ基板部が形成されており、各アレイ基板部内の画素領域では、複数の走査線と複数の信号線とが交差して形成され、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ画素部が形成され、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次駆動信号を与える走査線駆動回路が形成され、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給する信号線駆動回路が形成され、前記走査線駆動回路及び信号線駆動回路に接続されるパッド群が形成されており、
前記マザー基板全体を真空チャンバーに収容し、電子ビームテスタを用いて画素部の検査を行う検査装置において、
電子ビーム走査器による電子ビーム走査でビーム照射される照射範囲を前記複数のアレイ基板部の一部を跨いだ又は全部を同時にカバーした状態に設定する手段と、前記照射範囲に属する各アレイ基板部の画素部の検査情報を取得する手段と、を有する。

［図１］本発明の前提となる技術を説明するために示した図であり、アモルファスシリコンタイプのアレイ基板の基本構成を示す説明図である。
［図２］本発明の前提となる技術を説明するために示した図であり、ポリシリコンタイプのアレイ基板の基本構成を示す説明図である。
［図３］本発明の実施の形態に係る液晶表示パネルの概略断面図である。
［図４］上記液晶表示装置の一部を示す斜視図である。
［図５］マザー基板上のアレイ基板部の配列例を示す説明図である。
［図６］本発明の実施の形態に係るアレイ基板を取り出してその概略を示す図である。
［図７］図６のアレイ基板の画素領域の一部を拡大して示す概略平面図である。
［図８］図７に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
［図９］本発明の実施の形態に係る電子ビームテスタの基本的な構成と動作を説明するために示した図である。
［図１０］本発明の実施の形態に係る電子ビームテスタを含むアレイ基板部の検査装置の構成と動作を説明するために示した図である。
［図１１］検査が行なわれるマザー基板上のアレイ基板部の配列例を示す説明図である。
［図１２］本発明の実施の形態に係る検査方法を説明するために示したフローチャートである。
［図１３］図１２に示したフローチャートにおける信号解析部および制御部の内部処理を説明するためのブロック図である。
［図１４］本発明の実施の形態に係る検査方法を説明するために示したフローチャートである。

以下、図面を参照しながらこの発明の実施の形態に係る基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置について詳しく説明する。

まず、本発明の前提となる技術を説明する。図１、図２に示すように、アレイ基板のタイプとして、アモルファスシリコンタイプのアレイ基板と、ポリシリコンタイプのアレイ基板とがある。ＸＧＡ（ｅＸｔｅｎｄｅｄＧｒａｐｈｉｃｓＡｒｒａｙ）を例にとると、アモルファスシリコンタイプのアレイ基板は、画素領域３０、および外付け回路接続用の約３０００個の端子からなるパッド群ＰＤａを有する。これに対しポリシリコンタイプのアレイ基板では、画素領域３０の他に全てのＸ、Ｙ座標の画素を駆動するための走査線駆動回路４０および信号線駆動回路５０が形成され、これらの回路は薄膜トランジスタ（以下、ＴＦＴと称する）で構成されている。したがって、パッド群ＰＤｐの端子数は走査線駆動回路４０および信号線駆動回路５０の入力分でよいため、合計で約３００個となる。

上記のアレイ基板は、製造過程において、製品検査が必要である。画素領域３０の状況を検査するテスタとして、電気的テスタ、および電子ビームテスタ（以下、ＥＢテスタと称する）がある。電気的テスタを用いた検査は、画素部の補助容量へ電荷を蓄積させた後、蓄積された電荷をプローブにより読み出すことで行なわれる。ＥＢテスタを用いた検査は、画素の補助容量へ電荷を蓄積させた後、その画素部に電子ビームを照射し、放出された２次電子を検出することにより行われる。

電気的テスタを用いてアモルファスシリコンタイプのアレイ基板を検査する際、この検査に用いるプローブは約３０００個必要である。この場合、プローブは非常に高価であるため、多大な費用となる。電気的テスタを用いてポリシリコンタイプのアレイ基板を検査するとした場合、この検査に用いるプローブ数は約３００個必要である。プローブ数は低減されるが、走査線駆動回路４０および信号線駆動回路５０を介しての検査となるため、その検査を良好に行うことができない。また、検査のための信号処理が複雑となる。

一方、ＥＢテスタを用いてアモルファスシリコンタイプのアレイ基板を検査する場合、共通のプローブからパッド群ＰＤｐを介して画素部の補助容量へ電荷を蓄積させた後、ＥＢテスタを用いた検査が行われる。また、ＥＢテスタを用いてポリシリコンタイプのアレイ基板を検査する場合、画素部の補助容量への電荷の蓄積は、走査線駆動回路４０および信号線駆動回路５０を介して行うことはできる。しかしながら、パッド群ＰＤｐは、入力信号の異なる種々の端子を有しているため、アモルファスシリコンタイプのように共通のプローブを利用して簡単に電荷チャージすることはできない。

以上のように、アモルファスシリコンタイプのアレイ基板およびポリシリコンタイプのアレイ基板を、電気的テスタ、およびＥＢテスタによって検査する場合の検査方法例を４通り説明した。

図３、図４を参照して、ポリシリコンタイプのアレイ基板を有した液晶表示装置について説明する。ここで、ポリシリコンタイプのアレイ基板を、以下アレイ基板１０１として説明する。図３、図４に示すように、液晶表示装置は、アレイ基板１０１と、このアレイ基板に所定の隙間を保持して対向配置された対向基板１０２と、これら両基板に狭持された液晶層１０３とを備える。アレイ基板１０１および対向基板１０２は、スペーサとして柱状スペーサ１２７により所定の隙間を保持している。アレイ基板１０１および対向基板１０２の周縁部同士はシール材１６０で接合されており、シール材の一部に形成された液晶注入口１６１は封止材１６２で封止されている。

図５には、マザー基板１００上に複数のアレイ基板部１０１、１０１、…が形成された様子を示している。マザー基板１００の上に形成されている状態をアレイ基板部と称し、マザー基板１００が切り取りラインｅに沿って切断されアレイ基板部が独立した状態をアレイ基板と称することにする。

図６には、マザー基板１００から切り出された１つのアレイ基板１０１を代表して示している。アレイ基板１０１の一辺には、正規パッド群ＰＤｐが形成されている。正規パッド群ＰＤｐは、走査線駆動回路４０および信号線駆動回路５０に接続されている。正規パッド群ＰＤｐは、それぞれ異なる信号を入力する他、検査用の信号を入出力するために用いられる。

アレイ基板１０１上の画素領域３０には、複数の画素電極Ｐがマトリクス状に配置されている。アレイ基板１０１は、画素電極Ｐに加えて、これら画素電極Ｐの行に沿って配置された複数の走査線Ｙ、これら画素電極Ｐの列に沿って配置された複数の信号線Ｘを備える。更に、アレイ基板１０１は、走査線Ｙおよび信号線Ｘの交差部近傍に配置されるスイッチング素子としてＴＦＴＳＷ、および各々複数の走査線を駆動する走査線駆動回路４０、複数の信号線を駆動する信号線駆動回路５０を有する。

各ＴＦＴＳＷは、対応走査線Ｙを介して駆動された時に対応信号線Ｘの信号電圧を対応画素電極Ｐに印加する。走査線駆動回路４０および信号線駆動回路５０は、アレイ基板１０１の端部に隣接するとともに画素領域３０の外側領域に配置されている。また、走査線駆動回路４０および信号線駆動回路５０は、ＴＦＴＳＷと同様なポリシリコンの半導体膜を用いたＴＦＴを利用して構成されている。

図７、図８を参照して、図６に示した画素領域３０の一部をとり出して更に説明する。図７は平面的に表す図、図８は断面を示した図である。アレイ基板１０１は透明な絶縁基板（ガラス）としての基板１１１を有する（図８）。画素領域３０において、基板１１１上には、複数の信号線Ｘ、および複数の走査線Ｙがマトリクス状に配置され、信号線と走査線との各交差部にＴＦＴＳＷ（図７の円１７１で囲む部分参照）が設けられている。

ＴＦＴＳＷは、ポリシリコンで形成されソース／ドレイン領域１１２ａ、１１２ｂを有した半導体膜１１２と、走査線Ｙの一部を延在したゲート電極１１５ｂと、を有している。また、基板１１１上には、補助容量素子１３１を形成するストライプ状の補助容量線１１６が複数形成され、走査線Ｙと平行に延びている。この部分に画素電極Ｐが形成されている（図７の円１７２で囲む部分と図８参照）。

詳細に述べると、基板１１１上には、半導体膜１１２と、補助容量下部電極１１３と、が形成され、これら半導体膜および補助容量下部電極１１３を含む基板上にゲート絶縁膜１１４が成膜されている。ここで、補助容量下部電極１１３は、半導体膜１１２と同様ポリシリコンで形成されている。ゲート絶縁膜１１４上に、走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６が配設されている。補助容量線１１６および補助容量下部電極１１３はゲート絶縁膜１１４を介し対向配置されている。走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６を含むゲート絶縁膜１１４上には層間絶縁膜１１７が成膜されている。

層間絶縁膜１１７上には、コンタクト電極１２１、および信号線Ｘが形成されている。コンタクト電極１２１は、それぞれコンタクトホールを介して、半導体膜１１２のソース／ドレイン領域１１２ａ、および画素電極Ｐにそれぞれ接続されている。信号線Ｘはコンタクトホールを介して、半導体膜のソース／ドレイン領域１１２ｂと接続されている。

コンタクト電極１２１、信号線Ｘ、および層間絶縁膜１１７に重ねて保護絶縁膜１２２が形成され、更に、保護絶縁膜１２２上には、それぞれストライプ状の緑色の着色層１２４Ｇ、赤色の着色層１２４Ｒ、および青色の着色層１２４Ｂが隣接し交互に並んで配設され、カラーフィルタを形成している。

着色層１２４Ｇ、１２４Ｒ、１２４Ｂ上には、ＩＴＯ（インジウム・すず酸化物）等の透明な導電膜により画素電極Ｐがそれぞれ形成されている。そして、各画素電極Ｐは、着色層および保護絶縁膜１２２に形成されたコンタクトホール１２５を介してコンタクト電極１２１に接続されている。画素電極Ｐの周縁部は、補助容量線１１６および信号線Ｘに重ねて位置している。画素電極Ｐに接続された補助容量素子１３１は、電荷を蓄積する補助容量として機能する。

着色層１２４Ｒ、１２４Ｇ上には、柱状スペーサ１２７（図７参照）が形成されている。全てを図示しないが、柱状スペーサ１２７は各着色層上に所望の密度で複数本形成されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂおよび画素電極Ｐ上には、配向膜１２８が形成されている。対向基板１０２は、透明な絶縁基板として基板１５１を有している。この基板１５１上には、ＩＴＯ等の透明材料で形成された対向電極１５２、および配向膜１５３が順次形成されている。

図９を参照して、ＥＢテスタを用いたアレイ基板１０１の検査方法の基本的な事項について説明する。この検査は、基板上に画素電極Ｐを形成した後に行なわれる。

まず、信号発生器および信号解析器３０２に接続される複数のプローブは対応する複数のパッド２０１、２０２に接続される。信号発生器および信号解析器３０２から出力される駆動信号はプローブ、およびパッド２０１、２０２を介して画素部２０３に供給される。駆動信号が画素部２０３に供給された後、その画素部には、電子線源３０１から放出される電子ビームＥＢが照射される。

この照射によって画素部２０３の電圧を表す２次電子ＳＥが放出され、この２次電子ＳＥは、電子検出器ＤＥで検出される。２次電子ＳＥは、放出される個所の電圧に比例する。ここで、検査の工程において、アレイ基板１０１の画素部２０３は、信号発生器および信号解析器３０２からの駆動信号によって電気的に走査される。この走査は電子ビームＥＢが矢印ｄ１で示されるアレイ基板１０１表面上の走査と同期して行われる。ここで、電子ビームＥＢの照射範囲は円状である。この照射範囲には制限があり、その照射が可能である範囲は１５インチサイズの画面が覆われる程度である。

電子検出器ＤＥで検出した２次電子の情報は、画素部２０３の解析のために信号発生器および信号解析器３０２に送られる。また、信号発生器および信号解析器３０２に送られる２次電子の情報は、各画素部２０３のＴＦＴの端子に供給する駆動信号に対する各画素部の応答性能を反映していることになる。これにより、各画素部２０３の画素電極Ｐの電圧の状態を検査することが可能である。つまり画素部２０３に欠陥がある場合、ＥＢテスタによってその欠陥を検出することができる。

図１０を参照して、本発明に係るＥＢテスタを用いたアレイ基板部１０１の検査方法及び装置について説明する。まず、アレイ基板部１０１の検査に用いる検査装置の構成を説明する。この検査装置には、電子ビームテスタが一体化して設けられている。真空チャンバー３１０には、電子ビーム走査器３００が設けられている。電子ビーム走査器３００は、真空チャンバー３１０内部を気密状態に維持しながら移動自在（矢印ｄ２の示す方向）に設けられている。電子ビーム走査器３００は、真空チャンバー３１０の内部に配置され、この内部で移動制御される方式でも良い。真空チャンバー３１０内には、マザー基板１００を収容することができ、また取り出すこともできる。さらに真空チャンバー３１０内には、電子検出器３５０が設けられている。さらにまた真空チャンバー３１０内には、プローブユニット３４０も配置され、プローブユニット３４０は、その複数のプローブをアレイ基板部１０１の対応するパッドに接触させることができる。上記の各ユニットのコントロールは、図示しないがロボットにより精度良く行なわれる。

真空チャンバー３１０の側壁には、封止コネクタ３１１が設けられている。この封止コネクタ３１１は、真空チャンバー３１０内部を気密状態に維持しながら、内部のプローブユニット３４０、電子検出器３５０などを外部の各対応するユニットに接続するためのものである。真空チャンバー３１０の外側には制御装置３２０が配置されている。制御装置３２０は、信号源部３２１、駆動回路制御部３２２、信号解析部３２３、これらを制御する制御部３２４、入出力部３２５を有する。

制御部３２４は、駆動回路制御部３２２を制御し、プローブユニット３４０を介してアレイ基板部１０１上の駆動回路の検査を行うことができる。プローブユニット３４０から取り込まれた検査結果信号は駆動回路制御部３２２に入力する。そして、この検査結果信号は、駆動回路制御部３２２から制御部３２４に取り込まれ、入出力部３２５を介して外部の例えば表示装置へ出力される。また駆動回路制御部３２２は、アレイ基板部１０１上の規定パッド群を介して、アレイ基板部１０１上の素子をドライブすることができる。このときは、信号源部３２１からの信号もアレイ基板部上の規定パッド群に与えられ、各画素部の補助容量に対する電荷チャージを実現することもできる。

制御部３２４は、電子ビーム走査器３００を制御し、アレイ基板部１０１の画素部を電子走査させることができる。このとき画素部から放出される２次電子は、電子検出器３５０によって検出され、その検出情報は、信号解析部３２３に送られる。信号解析部３２３は、電子検出器３５０からの検出情報を解析し、また制御部３２４からの位置情報（検出した画素のアドレス）を参照し、画素部の状態を判断する。

図１１、図１２を参照して、マザー基板１００上に互いに隣接して形成されたアレイ基板部１０１ａ〜１０１ｆを検査する際、これらアレイ基板部の各画素領域を跨いで検査する場合について説明する。図１１には、検査の対象となるアレイ基板部の一例を示す。各アレイ基板部１０１ａ〜１０１ｆは、それぞれ画素領域３０ａ〜３０ｆを含み、その画面サイズが１７型と大型のものである。図１２は、制御部３２４に設定されたフローチャートの一例であり、このフローはアレイ基板部１０１ａないしアレイ基板部１０１ｆの画素部を検査する際の検査手順を示している。

画素部の検査がスタートすると（ステップＳ１）、制御部３２４により、電子ビーム走査器３００が制御され、所定のエリアのビーム走査が実行される（ステップＳ２）。２次電子ＳＥは、電子検出器３５０で検出され、検出情報は信号解析部３２３で解析され、解析結果が制御部３２４に送られる。制御部３２４は、解析結果にアライメントマークが検出されているかどうかを判断し（ステップＳ３）、検出されていない場合には、電子ビームの走査エリアをシフトすべく電子ビーム走査器３００を制御する（ステップＳ４）。ここで、マザー基板１００あるいは各アレイ基板部上にはアライメントマークが形成されており、このアライメントマークをＥＢテスタで検出することにより、各アレイ基板部および上記画素部の位置を特定することができる。

アライメントマークが検出されると、制御部３２４は、ビーム走査エリアを微調整し、第１走査工程として第１走査領域Ａ１内の各画素部を確実に走査するように制御される（ステップＳ６）。このとき、第１走査領域Ａ１内の各画素部から放出される２次電子が検出され、その検出情報は、信号解析部３２３にて解析される（ステップＳ７）。ここで、電子ビームは、各画素部のみに照射され、第１走査領域Ａ１内であっても画素部の配置されていない領域には照射されない。これは、予めアレイ基板部１０１ａの構成を示す情報が制御部３２４に与えられているからである。制御部３２４は、アレイ基板部１０１ａの構成情報に基づいて電子ビームの偏向エリアを設定している。検査情報が解析された後、制御部３２４により、走査されていない画素部の有無が判断される（ステップＳ８）。

画素部全てが走査された場合、画素部の検査は終了される（ステップ９）。走査されていない画素部がある場合、制御部３２４により、電子ビーム走査器３００が調整され（ステップＳ４）、所定のエリアのビーム走査が実行される（ステップＳ２）。このとき、アライメントマークが検出されているかどうかが判断される。アライメントマークが検出されると、第２走査工程として第２走査領域Ａ２内の画素部を確実に走査するように制御される（ステップＳ６）。

第２走査領域Ａ２内の画素部を検査する際、２つのアレイ基板１０１ａ、１０１ｂを跨いで検査される。つまり、アレイ基板１０１ａにおいては、第２走査領域Ａ２内に配置された各画素部が検査され、アレイ基板１０１ｂにおいては、同じく第２走査領域内に配置された各画素部が検査される。ここで、第１走査領域Ａ１および第２走査領域Ａ２はアレイ基板１０１ａにおいて一部重複するが、この重複した領域に配置された各画素部は重複して検査されることはなく、第１走査工程または第２走査工程のいずれかの工程において検査される。上記した検査の情報は、信号解析部３２３にて解析される（ステップＳ７）。

その後、電子ビーム走査器３００が調整され（ステップＳ４）、所定のエリアのビーム走査が実行される（ステップＳ２）。そして、アライメントマークが検出されると、第３走査工程として第３走査領域Ａ３内の各画素部を確実に走査するように制御される（ステップ６）。第３走査工程においては、第２走査工程で検査された各画素部を除いて検査されるため、画素領域３０ｂの未検査の各画素部のみが検査される。上記した検査の情報は、信号解析部３２３にて解析される（ステップＳ７）。

上記したようにアレイ基板部１０１ａおよびアレイ基板部１０１ｂの各画素部が検査される。続いて、アレイ基板部１０１ｃ〜１０１ｆの各画素部も同様に検査され、マザー基板１００上に配置された全てのアレイ基板部の検査が終了する。

図１３を参照して、上記した第１走査工程ないし第３走査工程における信号解析部３２３および制御部３２４の内部の処理について説明する。信号解析部３２３は、複数のメモリ部を含み、例えば第１メモリ部Ｍ１ないし第５メモリ部Ｍ５を含む。

第１走査工程において、各画素部が走査されると、各画素部の情報は、第１走査情報ｉ１として第１メモリ部Ｍ１内に格納される。続く、第２走査工程において、各画素部が走査されると、各画素部の情報は、第２走査情報ｉ２および第３走査情報ｉ３として第２メモリ部Ｍ２内に格納される。各メモリ部に格納された第１走査情報ｉ１および第２走査情報ｉ２は、制御部３２４からの制御信号により読み出され、この読み出された走査情報は第４メモリ部Ｍ４内に格納される。これにより、第４メモリ部Ｍ４には、画素領域３０ａの全画素部の走査情報が格納される。第４メモリ部Ｍ４の走査情報は各画素部の状態を表している。そして、これら各画素部の状態を検査するために各画素部の電圧がチェックされる。このチェックは、制御部３２４からの制御信号により行なわれ、チェックされた各画素部の情報は制御部を介して入出力部３２５に送られる。

続いて、第３走査工程において、各画素部が走査されると、各画素部の情報は、第４走査情報ｉ４として第３メモリ部Ｍ３内に格納される。第２メモリ部Ｍ２および第３メモリ部Ｍ３に格納された第３走査情報ｉ３および第４走査情報ｉ４は、制御部３２４からの制御信号により読み出され、この読み出された捜査情報は第５メモリ部Ｍ５内に格納される。これにより、第５メモリ部Ｍ５には、画素領域３０ｂの全画素部の走査情報が格納される。第５メモリ部Ｍ５の走査情報は各画素部の状態を表している。そして、これら各画素部の状態を検査するために各画素部の電圧がチェックされる。このチェックは、制御部３２４からの制御信号により行なわれ、チェックされた各画素部の情報は制御部を介して入出力部３２５に送られる。

図１４を参照して、上記したアレイ基板部１０１を２段階で検査するプロセスを概略的に説明する。ステップＳ１１において、アレイ基板の検査がスタートすると、ステップＳ１２のアレイ工程において、カラーフィルタ形成前のアレイ基板部１０１が作製される。次いで、このアレイ基板部１０１は、ステップＳ１３のアレイ中間検査として電気的テスタにより検査される。この段階での検査は、図１０に示したプローブユニット３４０を介して実行される。ステップＳ１４において、アレイ基板部１０１に欠陥が検出された場合、アレイ基板部の修復修理を行うリペア工程（ステップＳ１５）或いは破棄工程へ送られる。

そして、アレイ基板部１０１が良好である場合や修復処理を行った場合は、次のＣＯＡ（ｃｏｌｏｒｆｉｌｔｅｒｏｎａｒｒａｙ）の工程に移行される（ステップＳ１６）。この工程において、上記アレイ基板部１０１には、カラーフィルタおよび画素電極Ｐが形成される。次に、画素電極Ｐが形成されたアレイ基板部１０１は、ステップＳ１７において、アレイ最終検査として電子ビームにより検査される。より詳しくは、電荷がチャージされた画素電極Ｐに対し電子ビームを照射し、画素電極から放出される２次電子を検出・解析することにより、この画素電極が正常に電荷を保持しているか否か検査される。ここでの検査は、画素電極Ｐ自体の不良だけではなく、画素電極に接続されているＴＦＴＳＷの不良、画素電極を含む補助容量素子１３１の不良等々、画素電極に関する検査を意味する。

ステップＳ１８において、アレイ基板部１０１に欠陥が検出された場合、アレイ基板部の修復修理を行うリペア工程（ステップＳ１９）或いは破棄工程へ送られる。ここで、アレイ中間検査を第１検査工程、アレイ最終検査を第２検査工程とする。そして、ステップＳ１８においてアレイ基板が良好である場合やステップＳ１９において修復修理を行った場合、アレイ基板の検査は終了する（ステップＳ２０）。

ここで、図１４に示した検査プロセスにおいて、第２検査工程の前に第１検査工程を設けた利点を説明する。ここで、第２検査工程のみでアレイ基板部１０１を検査する場合に、不備なアレイ基板部が検出されたとする。例えば、信号線Ｘや走査線Ｙ等のアレイ配線の断線が原因の場合、第２検査工程はカラーフィルタおよび画素電極Ｐ形成後に行われるため、下層のアレイ配線の修復修理を行うことができない。しかし、第１検査工程を設けることで、アレイ配線に断線があったとしても、その修復修理を行うことができる。このため、第２検査工程で破棄工程に送られるアレイ基板部１０１を抑制することができる。また、不備なアレイ基板部１０１をより早く検出し、修復することにより、歩留まり率を向上し、結果として製造コストを低減することができる。

以上のように構成された、アレイ基板の検査方法及び検査装置によれば、マザー基板１００上に互いに隣接して配置されたアレイ基板部１０１の画面サイズが１７インチと大型であり、これらアレイ基板部をＥＢテスタで検査する場合、隣接した２つのアレイ基板部は跨いで検査される。２つのアレイ基板部１０１、１０１を跨がずに検査する場合、電子ビームＥＢを４回走査する必要があるが、２つのアレイ基板部を跨いで検査した場合、電子ビームＥＢを３回走査すれば良い。そのため、隣接した２つのアレイ基板部を跨いで検査することにより、アレイ基板部の検査時間を短縮できる。電子ビームＥＢを走査する回数が低減されると、アライメントマークを検出する回数も低減されるため、一層検査時間を短縮できる。マザー基板１００上に形成されたアライメントマークの位置をＥＢテスタで検出することにより、基板上の画素部の位置を把握することができる。このため、画素部の状態を検査する際、予め画素部の位置を把握した状態で検査することができる。

また、アレイ基板部１０１を２段階で検査する場合、検査時間が長くなるが、マザー基板１００上に形成された複数のアレイ基板部を跨いで検査することにより、全体的な検査に要する時間のリカバリーも行なうことができる。アレイ基板部の検査を行なうことにより、画素部に生じる欠陥を発見することができる。これにより、不良の液晶表示装置の製品流出を抑制することができる。

なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、マザー基板１００上に互いに隣接して配置されたアレイ基板部を跨いで検査する際は、アレイ基板部１０１ａとアレイ基板部１０１ｃを検査しても良く（図１１参照）、電子ビームの照射範囲に属するアレイ基板部を検査すれば良い。マザー基板１００上に互いに隣接して配置されるアレイ基板部１０１の画面サイズは１７インチ以上の場合も有効であり、２つのアレイ基板部を跨いだ検査ができれば良い。上記したこととは逆に、マザー基板１００上に互いに隣接して配置されたアレイ基板部１０１の画面サイズは１５インチ以下の場合も有効であり、２つあるいはそれ以上のアレイ基板部の一部を跨いだ又は全部をカバーした検査ができれば良い。なお、アレイ基板部１０１の画面サイズは１５インチ以上、１７インチ以下の場合でも有効である。上記したことは、品種の異なるあるいは大きさの異なる複数のアレイ基板部１０１がマザー基板１００上に隣接して配置される場合においても有効である。

この発明によれば、アレイ基板の検査時間を短縮でき、且つ歩留まり率を向上することができ、結果的には製品価格の低減にも有効となる基板の検査方法、アレイ基板の検査方法、及びアレイ基板の検査装置を提供することができる。

Claims

マザー基板上に、分断予定線を挟んでそれぞれ形成され、走査線と信号線とを含む配線と、前記走査線と信号線との交点近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、をそれぞれ有した第１アレイ領域と第２アレイ領域とを有する基板の検査方法において、
前記画素電極に対してビーム源から放出される電子ビームを照射し前記画素電極から放出される２次電子の情報によって前記画素電極の欠陥の有無を検査し、
前記電子ビームは、前記マザー基板と前記ビーム源との相対位置関係が固定された状態で、前記第１アレイ領域の少なくとも一部及び前記第２アレイ領域の少なくとも一部を含む照射範囲に照射する基板の検査方法。
マザー基板上の複数の領域にそれぞれアレイ基板部が形成されており、各アレイ基板部内の画素領域では、複数の走査線と複数の信号線とが交差して形成され、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ画素部が形成され、画素領域の外の領域に、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次駆動信号を与える走査線駆動回路が形成され、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給する信号線駆動回路が形成され、前記走査線駆動回路及び信号線駆動回路に接続されるパッド群が形成されており、
前記マザー基板全体を真空チャンバーに収容し、電子ビームテスタを用いて画素部の検査を行う検査方法において、
電子ビーム走査器による電子ビーム走査でビーム照射される照射範囲を前記複数のアレイ基板部の一部を跨いだ又は全部を同時にカバーした状態に設定し、前記照射範囲に属する各アレイ基板部の画素部の検査情報を取得するアレイ基板の検査方法。
前記照射範囲を超えたサイズの前記画素領域を有するアレイ基板部の画素部の検査情報を取得する際、前記アレイ基板部の一部領域の各画素部の検査情報を取得した後、前記アレイ基板部の残りの領域の各画素部の検査情報を取得するとともに、前記アレイ基板部に隣接して配置された他のアレイ基板部の一部領域の各画素部の検査情報を取得する請求項２に記載のアレイ基板の検査方法。
前記画素部の検査情報を取得し、前記アレイ基板部の画素部の検査終了した後、前記アレイ基板部にカラーフィルタを形成する請求項３に記載のアレイ基板の検査方法。
マザー基板上の複数の領域にそれぞれアレイ基板部が形成されており、各アレイ基板部内の画素領域では、複数の走査線と複数の信号線とが交差して形成され、前記複数の走査線と複数の信号線との交差部近傍にそれぞれ画素部が形成され、前記複数の走査線に接続されて前記複数の画素部に対して行方向へ順次駆動信号を与える走査線駆動回路が形成され、前記複数の信号線に接続され前記複数の画素部の各列へ信号を供給する信号線駆動回路が形成され、前記走査線駆動回路及び信号線駆動回路に接続されるパッド群が形成されており、
前記マザー基板全体を真空チャンバーに収容し、電子ビームテスタを用いて画素部の検査を行う検査装置において、
電子ビーム走査器による電子ビーム走査でビーム照射される照射範囲を前記複数のアレイ基板部の一部を跨いだ又は全部を同時にカバーした状態に設定する手段と、前記照射範囲に属する各アレイ基板部の画素部の検査情報を取得する手段と、を有するアレイ基板の検査装置。
前記マザー基板は、前記照射範囲を超えたサイズの前記画素領域を有するアレイ基板部が形成され、
前記アレイ基板部の一部領域の各画素部の検査情報を取得する手段と、
前記アレイ基板部の残りの領域の各画素部の検査情報を取得するとともに、前記アレイ基板部に隣接して配置された他のアレイ基板部の一部領域の各画素部の検査情報を取得する手段と、を具備したことを特徴とする請求項５に記載のアレイ基板の検査装置。