JP2009103872A - アクティブマトリクス基板及び液晶表示装置、並びにアクティブマトリクス基板の製造方法 - Google Patents

Abstract

【課題】互いに隣り合って引き出された各配線同士でのリーク、及びチップが実装される実装領域から表示領域にかけての非表示領域での各配線の断線を検出する。
【解決手段】互いに平行に延びる複数の第１配線１２と、各第１配線１２に交差する方向に互いに平行に延びて一方側に引き出された複数の第２配線１３と、各第２配線１３の間に互いに平行に延びて各第２配線１３が引き出された方向とは反対の他方側に引き出された複数の第３配線１４と、各第１配線１２と各第２配線１３及び各第３配線１４との交差部にそれぞれ設けられた複数のＴＦＴと、各ＴＦＴにそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備えたアクティブマトリクス基板１０において、複数の第２配線１３及び複数の第３配線１４を、実装領域１８を経由して引き出し、引き出された各端部で１本おきに互いに連結するようにした。
【選択図】図１

Description

本発明は、アクティブマトリクス基板及び液晶表示装置、並びにアクティブマトリクス基板の製造方法に関するものである。

従来から、薄型で低消費電力であるという特徴を生かして、パーソナルコンピュータ等のＯＡ機器や、携帯電話及びＰＤＡ（Personal Digital Assistant）等の携帯情報端末のディスプレイとして液晶表示装置が広く用いられている。

液晶表示装置は、複数の画素電極がマトリクス状に配置されたアクティブマトリクス基板と、アクティブマトリクス基板に対向して配置されて共通電極が形成された対向基板と、これら両基板の間で枠状のシール材によって封入された液晶層とを有する液晶表示パネルを備え、この液晶表示パネルにドライバＬＳＩ（Large Scale Integration）チップ等の実装部品が取り付けられて形成されている。この液晶表示装置は、各画素電極に所定の電荷を書き込むことで各画素電極と共通電極との間の液晶層に電圧を印加して液晶分子の配向を制御することにより、所望の表示を行うようになっている。

上記液晶表示装置を製造するには、ドライバＬＳＩチップ等の実装部品を取り付ける前（液晶表示パネルが完成した時点）において、各配線のリーク及び断線等の欠陥を検出するための検査工程を行う（例えば、特許文献１参照）。この検査工程について、以下に、図１４及び図１５を参照しながら説明する。図１４は、検査工程における従来のアクティブマトリクス基板１００を概略的に示す平面図である。図１５は、ソース検査信号及びゲート検査信号の信号パターン１２１，１２２，１２３を示す図である。

アクティブマトリクス基板１００は、その中央部が液晶表示パネルの表示領域を構成している。表示領域には、図１４に示すように、縦方向（図中上下方向）に互いに平行に延びる複数のソース線１０１と、それら各ソース線１０１と直交する横方向（図中左右方向）に互いに平行に延びる複数のゲート線１０２，１０３とが形成されている。

各ソース線１０１と各ゲート線１０２，１０３との交差部には、図示は省略するが、ソース線１０１及びゲート線１０２，１０３に接続された複数の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、以下、ＴＦＴを称する）がそれぞれ形成されている。そして、各ＴＦＴにそれぞれ接続された画素電極がマトリクス状に設けられている。

また、その表示領域を囲むように矩形環状のコモン配線１０４が形成されている。このコモン配線１０４には、複数の補助容量配線１０５が接続されていると共に、その四隅に共通電極に電気的に接続されたコモン転移端子１０６が形成されている。

この表示領域の外側の領域、つまり非表示領域には、上記複数のゲート線１０２，１０３が、図中左右両側に交互に引き出され、ドライバＬＳＩチップが実装される実装領域１０７側における対向基板から露出した端子領域１００ａに互いに並んでそれぞれ引き出されている。

これら液晶表示パネルの一方側（図中右側）に引き出された各ゲート線１０２と、他方側（図中左側）に引き出された各ゲート線１０３は、実装領域１０７を経由してそれぞれ引き出され、これら各ゲート線１０２，１０３には実装領域１０７にゲートドライバＬＳＩ搭載用端子１０８が形成されている。そして、各ゲート線１０２，１０３は、実装領域１０７よりも外側に引き出され、各端部が互いに異なるショートリング１０９，１１０に接続されている。具体的には、一方側へ引き出された各ゲート線１０２がショートリング１０９に接続して互いに短絡されている一方、他方側へ引き出された各ゲート線１０３がショートリング１１０に接続して互いに短絡されている。これらショートリング１０９，１１０には、ゲート信号入力端子１１１，１１２がそれぞれ形成されている。

また、コモン配線１０４は、各ゲート線１０３に沿って延びるコモン引き出し配線１１３に接続されている。そして、そのコモン引き出し配線１１３の端部には、コモン信号入力端子１１４が形成されている。複数のソース線１０１におけるゲート信号入力端子１１１，１１２と反対側の端部は、各ゲート線１０２に沿ってゲート信号入力端子１１１側に延びる一対の引き出し配線１１６の一方にＴＦＴ１１５を介して交互に接続されている。各引き出し配線１１６の端部には、ゲート信号入力端子１１１に並んでソース信号入力端子１１７が形成されている。また、各ＴＦＴ１１５のゲート電極は、各ゲート線１０２に沿ってゲート信号入力端子１１１側に延びる引き出し配線１１８に接続されている。そして、その引き出し配線１１８の端部には、ソース信号入力端子１１７に並んでＴＦＴ駆動信号入力端子１１９が形成されている。

さらに、アクティブマトリクス基板１００の縦方向下側の中央部分には、各ソース線１０１が実装領域１０７へ引き出されている。その各ソース線１０１の引き出された各端部には、ソースドライバＬＳＩ搭載用端子１２０がゲートドライバＬＳＩ搭載用端子１０８の間に形成されている。

この液晶表示パネルの検査工程に際しては、まず、共通電極に電気的に接続されたコモン信号入力端子１１４に一定のコモン検査信号を入力すると共に、ＴＦＴ駆動信号用端子１１９にＴＦＴ駆動信号を入力することによって各ＴＦＴ１１５をオン状態にしながら、図１５に示すように、ゲート信号入力端子１１１，１１２に書き込み時間１２４だけタイミングをずらして所定のゲート検査信号１２２，１２３をそれぞれ入力することにより、各ゲート線１０２に接続されたＴＦＴを順にオン状態に切り替える。

そして、各ソース信号入力端子１１７に、図１５に示すように、所定のソース検査信号１２１を入力することによって、ドレイン電極を介して特定の画素電極に所定の電荷を書き込む。このとき、特定の画素電極と共通電極との間で液晶層に所定の電圧が印加されることにより、その画素電極を含む画素が点灯状態になる。そうして、各画素を適宜点灯させることによって液晶表示パネルの検査工程を行う。

このとき、各ゲート線１０２，１０３が断線している場合には、各ゲート線１０２，１０３にゲート検査信号１２２，１２３を供給したときに、断線しているゲート線１０２，１０３が接続された画素は点灯しない。また、一方側に引き出された各ゲート線１０２と他方側に引き出された各ゲート線１０３との間でリークが生じた場合（例えば、図１４で示す領域１２５においてゲート線１０２，１０３の間でリークが生じた場合）には、各ゲート線１０２にゲート検査信号１２２を供給したときに、信号１２２が未供給であるはずのゲート線１０３に接続された画素も点灯する。これらのことから、各ゲート線１０２，１０３の断線及び各ゲート線１０２，１０３の間のリークを検出する。
特開平５−３０７１９２号公報

しかし、同じ方向に互いに並んで引き出された各ゲート線は、同一のショートリングに短絡されているため、同時にゲート検査信号が入力される。そのことにより、互いに隣り合って引き出された各ゲート線同士でリークした場合（例えば、図１４に示す領域１２６においてゲート線１０２同士でリークした場合）には、そのリークを検出できない。その結果、液晶表示パネルにドライバＬＳＩチップを搭載して、液晶表示パネルをドライバ駆動させたときに初めて欠陥が顕在化するため、製造歩留まりが低下してしまう。

本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、互いに隣り合って引き出された各配線同士でのリークを検出することにある。

上記の目的を達成するために、本発明に係るアクティブマトリクス基板は、互いに平行に延びるように設けられた複数の第１配線と、上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備えたアクティブマトリクス基板であって、上記複数の第２配線及び上記複数の第３配線は、引き出された各端部において、１本おきに互いに連結されていることを特徴とする。

上記構成によれば、各第１配線に所定の信号を供給すると共に、互いに連結された各第２配線同士に互いに異なるタイミングで所定の信号を供給することによって、隣り合って引き出された各第２配線同士の間でリークが生じた場合には、一方の互いに連結された各第２配線に所定の信号を供給したときに、信号が未供給であるはずの他方の互いに連結された各第２配線におけるリーク先の第２配線にも信号が供給される。そのことにより、他方の互いに連結された各第２配線におけるリーク先の第２配線に接続された各画素も一方の互いに連結された各第２配線に接続された各画素と同時に点灯するため、隣り合って引き出された各第２配線同士でのリークが検出される。

さらに、互いに連結された各第３配線同士にも互いに異なるタイミングで所定の信号を供給することにより、上記各第２配線と同様に、隣り合って引き出された各第３配線同士でのリークが検出される。

また、互いに連結された各第２配線同士の間の電気抵抗を測定することにより、隣り合って引き出された各第２配線同士の間でリークが生じていない場合には互いに連結された各第２配線同士の間の電気抵抗が無限大になるのに対し、これら各第２配線同士の間でリークが生じた場合にはその電気抵抗が小さくなるため、隣り合って引き出された各第２配線同士でのリークが検出される。これにより、表示上は確認し難い微小な各第２配線同士のリークも容易に検出される。

さらに、互いに連結された各第３配線同士の間の電気抵抗も測定することによって、上記各第２配線と同様に、隣り合って引き出された各第３配線同士でのリークが検出され、表示上は確認し難い微小な各第３配線同士のリークも容易に検出される。したがって、隣り合って引き出された各第２配線同士及び各第３配線同士でのリークが検出される。さらに、アクティブマトリクス基板の検査精度が向上して生産性が高められる。

上記各第１配線は、ソース線であり、上記各第２配線及び上記各第３配線は、ゲート線であってもよい。

上記構成によれば、本発明の作用効果が具体的に奏されることとなる。

上記互いに連結された各第２配線は、互いに異なる第１短絡配線に接続され、上記互いに連結された各第３配線は、互いに異なる第２短絡配線に接続されていてもよい。

上記構成によれば、本発明の作用効果が具体的に奏されることとなる。

上記各第２配線及び上記各第３配線は、集積回路チップが実装される実装領域を経由して引き出されていることが好ましい。

上記構成によれば、各第２配線及び各第３配線が実装領域を経由せずに引き出されている場合には、実装領域へ引き出された各第２配線及び各第３配線の一部が検査されないことに対し、各第２配線及び各第３配線が実装領域を経由して引き出されている場合には、各第２配線及び各第３配線を実装領域から表示領域の全体に亘って検査することが可能になる。

上記各第２配線及び上記各第３配線は、上記互いに連結された領域と上記実装領域との間で切断されていることが好ましい。

上記構成によれば、互いに連結された各第２配線の端部が各第２配線から切り離され、且つ互いに連結された各第３配線の端部が各第３配線から切り離されているため、集積回路チップから各第２配線毎及び各第３配線毎に信号がそれぞれ正常に供給される。

また、本発明に係る液晶表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置され、上記各画素電極に対向する共通電極が形成された対向基板と、上記アクティブマトリクス基板と上記対向基板との間で枠状のシール材によって封入された液晶層とを備える。

上記構成によれば、液晶表示装置に上記アクティブマトリクス基板が適用されることにより、液晶表示装置の生産性が高められる。

また、本発明に係るアクティブマトリクス基板の製造方法は、互いに平行に延びるように設けられた複数の第１配線と、上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備え、上記複数の第２配線及び上記複数の第３配線が、引き出された各端部において、１本おきに互いに連結されたアクティブマトリクス基板を準備するアクティブマトリクス基板準備工程と、上記各第１配線に所定の信号を供給し、且つ上記互いに連結された各第２配線同士に互いに異なるタイミングで所定の信号を供給すると共に、上記互いに連結された各第３配線同士に互いに異なるタイミングで所定の信号を供給して上記アクティブマトリクス基板を検査する検査工程とを含むことを特徴とする。

上記方法によれば、各第１配線に所定の信号を供給すると共に、互いに連結された各第２配線同士に互いに異なるタイミングで所定の信号を供給することにより、隣り合って引き出された各第２配線同士の間でリークが生じた場合には、一方の互いに連結された各第２配線に所定の信号を供給したときに、信号が未供給であるはずの他方の互いに連結された各第２配線におけるリーク先の第２配線にも信号が供給される。そのことにより、他方の互いに連結された各第２配線におけるリーク先の第２配線に接続された各画素も一方の互いに連結された各第２配線に接続された各画素と同時に点灯するため、隣り合って引き出された各第２配線同士でのリークが検出される。

さらに、互いに連結された各第３配線同士にも互いに異なるタイミングで所定の信号を供給するので、上記各第２配線と同様に、隣り合って引き出された各第３配線同士でのリークが検出される。したがって、隣り合って引き出された各第２配線同士及び各第３配線同士でのリークが検出される。さらに、アクティブマトリクス基板の検査精度が向上して生産性が高められる。

また、本発明に係るアクティブマトリクス基板の製造方法は、互いに平行に延びるように設けられた複数の第１配線と、上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備え、上記複数の第２配線及び上記複数の第３配線が、引き出された各端部において、１本おきに互いに連結されたアクティブマトリクス基板を準備するアクティブマトリクス基板準備工程と、上記互いに連結された各第２配線同士の間の電気抵抗と、上記互いに連結された各第３配線同士の間の電気抵抗とを測定して上記アクティブマトリクス基板を検査する検査工程とを含むことを特徴とする。

上記方法によれば、互いに連結された各第２配線同士の間の電気抵抗を測定することにより、隣り合って引き出された各第２配線同士の間でリークが生じていない場合には互いに連結された各第２配線同士の間の電気抵抗が無限大になるのに対し、これら各第２配線同士の間でリークが生じた場合にはその電気抵抗が小さくなるため、隣り合って引き出された各第２配線同士でのリークが検出される。これにより、表示上は確認し難い微小な各第２配線同士のリークも容易に検出される。

さらに、互いに連結された各第３配線同士の間の電気抵抗も測定するので、隣り合って引き出された各第３配線同士でのリークも検出されることにより、表示上は確認し難い微小な各第３配線同士のリークも容易に検出される。したがって、隣り合って引き出された各第２配線同士及び各第３配線同士でのリークが検出される。さらに、アクティブマトリクス基板の検査精度が向上して生産性が高められる。

上記検査工程では、上記互いに連結された各第２配線と、上記互いに連結された各第３配線とに所定の信号を書き込み時間だけずらして連続して供給することが好ましい。

上記方法によれば、互いに連結された各第２配線と、互いに連結された各第３配線とに所定の信号を書き込み時間だけずらして連続して供給するため、互いに連結された各第２配線同士と互いに連結された各第２配線同士とに所定の信号が互いに異なるタイミングで効率的に供給される。また、互いに連結された各第２配線及び互いに連結された各第３配線にそれぞれ互いに異なるタイミングで所定の信号が供給されるため、表示領域における各第２配線と各第３配線との間のリークと、非表示領域における各第２配線同士及び各第３配線同士でのリークとが効率的に検出される。そのことにより、各第２配線及び各第３配線が効率よく検査されるため、アクティブマトリクス基板の検査速度が速くなる。

上記アクティブマトリクス基板準備工程で準備された上記アクティブマトリクス基板は、上記各第２配線及び上記各第３配線が集積回路チップを実装するための実装領域を経由して引き出されており、上記検査工程の後に、上記各第２配線及び上記各第３配線を互いに連結された領域と上記実装領域との間で切断する切断工程を含むことが好ましい。

上記方法によれば、互いに連結された各第２配線の端部が各第２配線から切り離され、且つ互いに連結された各第３配線の端部が各第３配線から切り離されるため、集積回路チップから各第２配線毎及び各第３配線毎に信号がそれぞれ正常に供給される。

上記切断工程の後に、上記各第１配線に所定の信号を供給すると共に、上記各第２配線及び上記各第３配線の互いに連結された各端部に所定の信号をそれぞれ供給することが好ましい。

上記方法によれば、切断工程において各第２配線及び各第３配線が切断不良によって未切断となっている場合には、各第１配線、各第２配線及び各第３配線に所定の信号が供給されたときに、未切断の各第２配線及び各第３配線に接続された画素が点灯状態となるため、各第２配線及び各第３配線の切断不良が容易に検出される。

本発明によれば、複数の第２配線及び複数の第３配線が、引き出された端部で１本おきに互いに連結されているので、互いに隣り合って引き出された各第２配線同士及び各第３配線同士でのリークを検出できる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図１２は、本発明の実施形態１を示している。図１は、アクティブマトリクス基板１０を概略的に示す平面図である。図２は、図１のアクティブマトリクス基板１０が適用された液晶表示装置Ｓを概略的に示す平面図である。図３は、図２の液晶表示装置ＳのIII−III線断面を概略的に示す図である。

液晶表示装置Ｓは、図２及び図３に示すように、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置された対向基板４０と、これらアクティブマトリクス基板１０と対向基板４０との間に枠状のシール材４１によって封入された液晶層４２とを有する液晶表示パネル４３を備えている。この液晶表示パネル４３は、中央部にマトリクス状に配置された複数の画素からなる表示領域Ａと、その表示領域Ａの外側の非表示領域Ｂとを有している。

上記アクティブマトリクス基板１０は、矩形状等に形成され、図示は省略するが、各画素を構成する領域（以下、画素領域と称する）にスイッチング素子である複数の薄膜トランジスタ（ＴＦＴ、Thin Film Transistor、以下、ＴＦＴと称する）と、各ＴＦＴにそれぞれ接続されてマトリクス状に設けられた複数の画素電極とを備えている。また、アクティブマトリクス基板１０には、液晶層４２側の表面にポリイミド樹脂等からなる配向膜（図示省略）が設けられていると共に、液晶層４２とは反対側の表面に偏光板４４が積層されている。

上記対向基板４０は、矩形状等に形成され、図示は省略するが、各画素を構成する領域にアクティブマトリクス基板１０の各画素電極に対向してＩＴＯ（Indium Tin Oxide）等からなる共通電極及びカラーフィルタ等が形成されている。また、対向基板４０には、液晶層４２側の表面に配向膜（図示省略）が設けられていると共に、液晶層４２とは反対側の表面に偏光板４５が積層されている。

アクティブマトリクス基板１０は、図２に示すように、縦方向（図中上下方向）の長さが対向基板４０の縦方向の長さよりも大きく形成されていると共に、アクティブマトリクス基板１０の表面に垂直な方向から見て、その上辺（図中上側辺）が、対向基板４０の上辺に重なっている。そして、対向基板４０よりも外側に突出して対向基板４０から外部に露出したアクティブマトリクス基板１０の下辺側の端子領域１０ａには、対向基板４０側の表面に、上記複数のＴＦＴの駆動を制御するための集積回路チップであるドライバＬＳＩ（Large Scale Integration）チップ４６が異方性導電フィルム（図示省略、ＡＣＦ：Anisotropic Conductive Film、以下、ＡＣＦと称する）を介して実装される実装領域１８が設けられている。また、後述する検査工程の後では、実装領域１８にドライバＬＳＩチップ４６が実装されている。

上記シール材４１は、例えばエポキシ系樹脂とアクリル系樹脂等とを配合した光熱併用硬化型の絶縁性を有する樹脂材料から形成されており、このシール材４１には導電性粒子（図示省略）が含まれている。導電性粒子には、例えば弾性を有する樹脂材料等からなる球状の粒子の表面をニッケル又は金等の導電性材料によって被覆する等して形成されたニッケルメッキ粒子又は金メッキ粒子や、カーボン粒子、銀粒子等が適用される。

次に、図１を参照しながら、上記アクティブマトリクス基板１０について、より詳細に説明する。

アクティブマトリクス基板１０は、図１に示すように、互いに平行に延びるように設けられた複数の第１配線であるソース線１２と、各ソース線１２に交差する方向に互いに平行に延びるように設けられ、一方側（図中右側）に引き出された第２配線である第１ゲート線１３と、各第１ゲート線１３の間に互いに平行に延びるように設けられ、各第１ゲート線１３が引き出された方向とは反対の他方側（図中左側）に引き出された複数の第３配線である第２ゲート線１４と、各ソース線１２と各第１ゲート線１３及び各第２ゲート線１４との交差部毎にそれぞれ設けられた上記複数のＴＦＴ及び画素電極とを備えている。

すなわち、アクティブマトリクス基板１０の表示領域Ａには、縦方向（図中上下方向）に互いに所定の間隔を設けてそれぞれ延びる上記複数のソース線１２と、横方向（図中左右方向）、つまり各ソース線１２に直交する方向に互いに所定の間隔を設けてそれぞれ延びる複数のゲート線１３，１４とが形成されている。そして、これら各ソース線１２と各ゲート線１３，１４との交差部毎に画素領域が設けられ、各画素領域にソース線１２及びゲート線１３，１４に接続された上記ＴＦＴとＴＦＴに接続された上記画素電極とが形成されている。

また、アクティブマトリクス基板１０には、表示領域Ａを囲むように矩形環状のコモン配線１５が形成されている。このコモン配線１５には、複数の補助容量配線１６が接続されていると共に、その四隅にシール材４１中の導電性粒子を介して対向基板４０の共通電極に電気的に接続されたコモン転移端子１７が形成されている。各補助容量配線１６は、図中に示すように、各ゲート線１３，１４の間にそれぞれ延び、コモン配線１５における左右方向の両側辺にそれぞれ接続されている。

アクティブマトリクス基板１０における表示領域Ａの外側の領域、つまり非表示領域Ｂには、図中左右両側に交互に引き出された各第１ゲート線１３及び各第２ゲート線１４が、各ソース線１２に沿って端子領域１０ａにそれぞれ互いに並んで引き出されている。これら各第１ゲート線１３及び第２ゲート線１４は、実装領域１８を経由して引き出され、各ゲート線１３，１４には、ドライバＬＳＩチップ４６にＡＣＦを介して接続されるゲートドライバ搭載用端子１９が実装領域１８にそれぞれ形成されている。

そして、これら複数の第１ゲート線１３及び複数の第２ゲート線１４は、引き出された各端部において、１本おきに互いに連結されている。互いに連結された各第１ゲート線１３は、互いに異なる第１短絡配線である第１ショートリング２１，２２に接続され、互いに連結された各第２ゲート線１４は、互いに異なる第２短絡配線である第２ショートリング２３，２４に接続されている。

具体的には、互いに連結された各第１ゲート線１３のうち、内側から奇数番目の各第１ゲート線（以下、第１奇数ゲート線と称する）１３ａは第１ショートリング（以下、第１奇数配線ショートリングと称する）２１に接続される一方、内側から偶数番目の各第１ゲート線（以下、第１偶数ゲート線と称する）１３ｂは第１ショートリング（以下、第１偶数配線ショートリングと称する）２２に接続されている。

また、互いに連結された各第２ゲート線１４のうち、内側から奇数番目の各第２ゲート線（以下、第２奇数ゲート線と称する）１４ａは第２ショートリング（以下、第２奇数配線ショートリングと称する）２３に接続される一方、内側から偶数番目の各第２ゲート線（以下、第２偶数ゲート線と称する）１４ｂは第２ショートリング（以下、第２偶数配線ショートリングと称する）２４に接続されている。そうして、互いに連結された第１ゲート線１３ａ，１３ｂ同士は、同一の第１ショートリング２１，２２に接続されることによって互いに短絡（連結）され、互いに連結された第２ゲート線１４ａ，１４ｂ同士は、同一の第２ショートリング２３，２４に接続されることによって互いに短絡（連結）されている。

第１ショートリング２１，２２及び第２ショートリング２３，２４には、各端部にゲート信号入力端子２５，２６，２７，２８がそれぞれ形成されている。すなわち、第１奇数配線ショートリング２１にはゲート信号入力端子２５が形成されていると共に、第１偶数配線ショートリング２２にはゲート信号入力端子２６が形成されている。また、第２奇数配線ショートリング２３にはゲート信号入力端子２７が形成されていると共に、第２偶数配線ショートリング２４にはゲート信号入力端子２８が形成されている。また、後述する検査工程の後では、各第１ゲート線１３及び各第２ゲート線１４が、互いに連結された領域と実装領域１８との間で切断されている。

上記各ソース線１２は、一方の端部がそれぞれ実装領域１８に引き出され、その引き出された各端部にＡＣＦを介してドライバＬＳＩチップ４６に接続されるソースドライバ搭載用端子２０がそれぞれ形成されている。一方、各ソース線１２の他方の端部は、それぞれＴＦＴ２９のドレイン電極に接続されている。各ＴＦＴ２９のソース電極は、各第１ゲート線１３の外側でそれら各第１ゲート線１３に沿ってゲート信号入力端子２５，２６側に延びる一対の引き出し配線３０の一方に交互に接続されている。各引き出し配線３０の引き出された端部には、ソース信号入力端子３１がそれぞれ形成されている。

また、各ＴＦＴ２９のゲート電極は、各第１ゲート線１３の外側でそれら各第１ゲート線１３ａに沿ってゲート信号入力端子２５，２６側に延びる引き出し配線３２に接続されている。その引き出し配線３２の引き出された端部には、ソース信号入力端子３１に並んでＴＦＴ駆動信号入力端子３３が形成されている。

上記コモン配線１５は、各第２ゲート線１４の外側でそれら各第２ゲート線１４に沿って延びるコモン引き出し配線３４の端部に接続されている。このコモン引き出し配線３４の引き出された端部には、コモン信号入力端子３５が形成されている。そうして、共通電極は、シール材４１中の導電性粒子、コモン配線１５及びコモン引き出し配線３４を介してコモン信号入力端子３５に電気的に接続されている。

こうして、液晶表示装置Ｓは、コモン信号入力端子３５に一定のコモン信号を入力しながら、ドライバＬＳＩチップ４６によって、各ソース線１２に所定のソース信号を供給すると共に、各ゲート線１３，１４に所定のゲート信号を供給することにより、各ゲート線１３，１４に接続されたＴＦＴを順にオン状態に切り替え、ドレイン電極を介して各画素電極に所定の電荷を書き込む。これにより、各画素電極と共通電極との間で液晶層４２に所定の電圧が印加されることによって、液晶分子の配向を制御して所望の表示を行うようになっている。

−製造方法−
次に、液晶表示装置Ｓを製造する方法について、図４〜図１１を参照しながら説明する。図４〜図７は、液晶表示パネル４３を形成する方法を説明するための図である。図８は、各ソース線１２及び各ゲート線１３，１４に供給する信号パターン６０，６１，６２，６３，６４を示す図である。図９は、各ゲート線１３，１４を切断した状態のアクティブマトリクス基板１０を示す平面図である。図１０は、ドライバＬＳＩチップ４６を実装した状態の液晶表示パネル４３におけるアクティブマトリクス基板１０を概略的に示す平面図である。図１１は、ドライバＬＳＩチップ４６を実装した状態の液晶表示パネル４３を概略的に示す平面図である。尚、本実施形態では、複数のセル単位を同時に作製する多面取りによる液晶表示装置Ｓの製造方法を例に挙げて説明する。

液晶表示装置Ｓの製造方法には、アクティブマトリクス母基板準備工程と、対向母基板準備工程と、貼り合わせ工程と、分断工程と、検査工程と、切断工程と、実装工程とを含む。ここで、アクティブマトリクス母基板準備工程は、アクティブマトリクス基板準備工程に対応している。

アクティブマトリクス母基板準備工程では、図４に示すように、上記構成の複数のアクティブマトリクス基板１０を形成する領域（以下、アクティブマトリクス基板領域と称する）５１がマトリクス状に配置されたアクティブマトリクス母基板５０を準備する。尚、図４では、各ソース線１２、各ゲート線１３，１４、各配線１５，１６，３０，３２，３４、ＴＦＴ２９、各端子１７，１９，２０、及び各ショートリング２１，２２，２３，２４の図示は省略している。

次に、例えば純水、超音波及び紫外線の照射等によってアクティブマトリクス母基板５０を洗浄して基板表面に付着したパーティクルや不純物を除去する。その後、例えば印刷法等によってポリイミド樹脂等からなる配向膜を各画素電極を覆うようにアクティブマトリクス母基板５０に設ける。

対向母基板準備工程では、図５に示すように、複数の対向基板４０を形成する領域（以下、対向基板領域と称する）５３がマトリクス状に配置された対向母基板５２を準備する。すなわち、矩形状の対向基板領域５３を複数有する大判ガラス基板の一方の表面に対し、対向基板領域５３毎に複数のカラーフィルタ及び共通電極等を形成して、各対向基板領域５３をそれぞれ対向基板４０の構造にすることによって対向母基板５２を準備する。その後、例えば印刷法等によって共通電極を覆うように対向母基板５２に配向膜を設ける。

次に行う貼り合わせ工程では、まず、対向母基板５２に未硬化のシール材４１を各対向基板領域５３に矩形枠状にそれぞれ供給する。尚、シール材４１は、各アクティブマトリクス基板領域５１にそれぞれ供給してもよい。次に、対向母基板５２の各シール材４１の内側に液晶材料を所定量滴下する。その後、図６に示すように、アクティブマトリクス母基板５０と対向母基板５２とを、配向膜が形成された面を互いに向かい合わせ、端子領域１０ａを除く各アクティブマトリクス基板領域５１と各対向基板領域５３とがそれぞれ対向するように貼り合わせる。このとき、アクティブマトリクス母基板５０と対向母基板５２とを貼り合わせると同時に、両母基板５０，５２の間で各シール材４１によって封入された複数の液晶層４２が形成される。

次に、シール材４１に紫外線を照射してシール材４１を仮硬化させた後に加熱処理を行ってシール材４１を本硬化させる。このようにして、各アクティブマトリクス基板領域５１と各対向基板領域５３とが枠状のシール材４１とシール材４１によって封入された液晶層４２とを介してそれぞれ貼り合わされた複数の液晶表示パネル４３を形成する領域（以下、液晶表示パネル領域と称する）５６を含む液晶表示母パネル５５を形成する。その後、液晶表示母パネル５５の両面に大判の偏光板（図示省略）を加圧ローラー等によってそれぞれ貼り付けて積層する。

次に行う分断工程では、液晶表示母パネル５５の分断ライン５７，５８上の大判の偏光板を切断すると共に剥離して除去し、図７に示すように、例えばレーザー又はカッターホイール等によって液晶表示母パネル５５を分断ライン５７，５８で分断する。このとき、分断ライン５７においては、アクティブマトリクス母基板５０及び対向母基板５２の双方を分断する。一方、分断ライン５８においては、対向母基板５２のみを分断して端子領域１０ａを対向基板４０から露出させる。そうして、液晶表示母パネル５５を各液晶表示パネル領域５６毎に分断することにより、図２に示す液晶表示パネル４３を複数形成する。

次に行う検査工程では、図８に示すように、各ソース線１２にソース検査信号６０を供給し、且つ互いに連結された各第１ゲート線１３ａ，１３ｂ同士に互いに異なるタイミングでゲート検査信号６１，６３を供給すると共に、互いに連結された各第２ゲート線１４ａ，１４ｂ同士に互いに異なるタイミングでゲート検査信号６２，６４を供給してアクティブマトリクス基板１０を検査する。この検査工程では、互いに連結された各第１ゲート線１３ａ，１３ｂと、互いに連結された各第２ゲート線１４ａ，１４ｂとにゲート検査信号６１，６２，６３，６４を書き込み時間６５だけずらして連続して供給する。

具体的には、ＴＦＴ駆動信号入力端子３３にＴＦＴ制御信号を入力して各ＴＦＴ２９をオン状態にしながら、各ソース信号入力端子３１にソース検査信号６０を入力することによって各引き出し配線３０及び各ＴＦＴ２９を介して各ソース配線１２にソース検査信号６０を供給する。そして、ゲート信号入力端子２５にゲート検査信号６１を入力することによって、第１奇数配線ショートリング２１を介して各第１奇数ゲート線１３ａにゲート検査信号６１を供給する。次に、ゲート信号入力端子２５へのゲート検査信号６１の入力から書き込み時間６５だけずらしてゲート信号入力端子２８にゲート検査信号６２を入力することによって、第２偶数配線ショートリング２４を介して各第２偶数ゲート線１４ｂにゲート検査信号６２を供給する。

続いて、ゲート信号入力端子２８へのゲート検査信号６２の入力から書き込み時間６５だけずらしてゲート信号入力端子２６にゲート検査信号６３を入力することによって、第１偶数配線ショートリング２２を介して各第１偶数ゲート線１３ｂにゲート検査信号６３を供給する。その後、ゲート信号入力端子２６へのゲート検査信号６３の入力から書き込み時間６５だけずらしてゲート信号入力端子２７にゲート検査信号６４を入力することによって、第２奇数配線ショートリング２３を介して各第２奇数ゲート線１４ａにゲート検査信号６４を供給する。そうして、液晶表示パネル４３の表示領域Ａにおける各第１ゲート線１３と各第２ゲート線１４との間のリークと、非表示領域Ｂにおける各第１ゲート線１３ａ，１３ｂ同士及び各第２ゲート線１４ａ，１４ｂ同士でのリークとを検出すると共に、各第１ゲート線１３及び各第２ゲート線１４の断線を検出する。

次に行う切断工程では、図９に示すように、各第１ゲート線１３及び各第２ゲート線１４を、これら各ゲート線１３，１４が互いに連結された領域と実装領域１８との間でレーザー等によって切断する。

その後、再度、各ソース線１２にソース検査信号６０を供給すると共に、各第１ゲート線１３及び各第２ゲート線１４の互いに連結された各端部にゲート検査信号６１，６２，６３，６４を供給する。すなわち、ＴＦＴ駆動信号入力端子３３にＴＦＴ駆動信号を入力して各ＴＦＴ２９をオン状態にしながら、各ソース信号入力端子３１にソース検査信号６０を入力すると共に、各ゲート信号入力端子２５，２６，２７，２８にゲート検査信号６１，６２，６３，６４をそれぞれ入力する。

その後行う実装工程では、図１０及び図１１に示すように、アクティブマトリクス基板１０の実装領域１８にドライバＬＳＩチップ４６を実装する。まず、実装領域１８にＡＣＦを配置させた後、その実装領域１８にドライバＬＳＩチップ４６を位置合わせすると共にＡＣＦを介して配置させる。そして、圧着装置によってドライバＬＳＩチップ４６を実装領域１８に圧着することにより、ＡＣＦを介して各ソースドライバＬＳＩ搭載用端子２０及び各ゲートドライバＬＳＩ搭載用端子１９にドライバＬＳＩチップ４６を接続して実装する。以上の工程により、液晶表示パネル４３に対して各ソース線１２及び各ゲート線１３，１４に接続されたドライバＬＳＩチップ４６が実装された液晶表示装置Ｓを製造する。

−実施形態１の効果−
したがって、この実施形態１のアクティブマトリクス基板１０及びその製造方法によると、アクティブマトリクス基板準備工程では、複数の第１ゲート線１３及び複数の第２ゲート線１４が、引き出された各端部で１本おきに互いに連結されたアクティブマトリクス基板１０を準備し、検査工程では、各ソース線１２にソース検査信号６０を供給し、且つ互いに連結された各第１ゲート線１３ａ，１３ｂ同士に互いに異なるタイミングでゲート検査信号６１，６３を供給するため、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士の間でリークが生じた場合（例えば、図１２で示す領域６６における第１ゲート線１３ａ，１３ｂ同士の間でリークが生じた場合）には、互いに連結された各第１奇数ゲート線１３ａにゲート検査信号６１を供給したときに、信号６１が未供給であるはずのリーク先の第１偶数ゲート線１３ｂにも信号６１が供給される。そのことにより、リーク先の第１偶数ゲート線１３ｂに接続された各画素も各第１奇数ゲート線１３ａに接続された各画素と同時に点灯する。

また、互いに連結された各第１奇数ゲート線１３ｂにゲート検査信号６３を供給したときに、信号６３が未供給であるはずのリーク先の第１奇数ゲート線１３ａにも信号６３が供給される。そのことにより、リーク先の第１奇数ゲート線１３ａに接続された各画素も各第１偶数ゲート線１３ｂに接続された各画素と同時に点灯する。これにより、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士でのリークを検出できる。

さらに、互いに連結された各第２ゲート線１４ａ，１４ｂ同士に互いに異なるタイミングでゲート検査信号６２，６４を供給するため、上記各第１ゲート線１３と同様に、隣り合って引き出された各第２ゲート線１４ａ，１４ｂ同士でのリークを検出できる。したがって、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士及び各第２ゲート線１４ａ，１４ｂ同士でのリークを検出できる。さらに、アクティブマトリクス基板１０の検査精度を向上させることができ、生産性を高めることができる。

各第１ゲート線１３及び各第２ゲート線１４は、ドライバＬＳＩチップ４６が実装される実装領域１８を経由して引き出されているため、各ゲート線１３，１４が実装領域１８を経由せずに引き出された場合には、ドライバＬＳＩチップ４６に接続するために実装領域１８へ引き出された各第１ゲート線１３及び各第２ゲート線１４の一部が検査されないのに対し、各ゲート線１３，１４が実装領域１８を経由して引き出された場合には、各第１ゲート線１３及び各第２ゲート線１４を実装領域１８から表示領域Ａの全体に亘って検査できる。

各第１ゲート線１３及び各第２ゲート線１４が、互いに連結された領域と実装領域１８との間で切断されていることにより、互いに連結された各第１ゲート線１３の端部が各第１ゲート線１３から切り離され、且つ互いに連結された各第２ゲート線１４の端部が各第２ゲート線１４から切り離されている。そのことによって、ドライバＬＳＩチップ４６から各第１ゲート線１３毎及び各第２ゲート線１４毎にゲート信号をそれぞれ正常に供給できる。

また、検査工程では、互いに連結された各第１ゲート線１３ａ，１３ｂと、互いに連結された各第２ゲート線１４ａ，１４ｂとにゲート検査信号６１，６２，６３，６４を書き込み時間６５だけずらして連続して供給するため、互いに連結された各第１ゲート線１３ａ，１３ｂ及び各第２ゲート線１４ａ，１４ｂにゲート検査信号６１，６２，６３，６４を互いに異なるタイミングで効率的に供給できる。また、互いに連結された各第１ゲート線１３ａ，１３ｂ及び互いに連結された各第２ゲート線１４ａ，１４ｂに互いに異なるタイミングでゲート検査信号６１，６２，６３，６４が供給されることにより、表示領域Ａにおける各第１ゲート線１３と各第２ゲート線１４との間のリーク（例えば、図１２で示す領域６７における第１ゲート線１３ａと第２ゲート線１４ａとの間のリーク）と、非表示領域Ｂにおける各第１ゲート線１３ａ，１３ｂ同士及び各第２ゲート線１４ａ，１４ｂ同士でのリークとを効率的に検査できる。したがって、各第１ゲート線１３及び各第２ゲート線１４を効率よく検査でき、アクティブマトリクス基板１０の検査速度を速くできる結果、生産性をより高めることができる。

切断工程の後に、各ソース配線１２にソース検査信号６０を供給すると共に、各第１ゲート線１３及び各第２ゲート線１４の互いに連結された各端部にゲート検査信号６１，６２，６３，６４をそれぞれ供給するため、切断工程において各第１ゲート線１３及び各第２ゲート線１４が切断不良によって未切断となっている場合には、未切断の各第１ゲート線１３及び各第２ゲート線１４に接続された各画素が点灯状態となることから、各第１ゲート線１３及び各第２ゲート線１４の切断不良を容易に検出できる。

また、本実施形態の液晶表示装置Ｓは、上記アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置され、各画素電極に対向する共通電極が形成された対向基板４０と、アクティブマトリクス基板１０と対向基板４０との間で枠状のシール材４１によって封入された液晶層４２とを備えるので、液晶表示装置Ｓに上記アクティブマトリクス基板１０を適用することにより、液晶表示装置Ｓの生産性を高めることができる。

《発明の実施形態２》
図１３は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図１２と同じ部分については同じ符号を付して、その詳細な説明を省略する。図１３は、アクティブマトリクス基板１０における各ゲート線１３，１４が互いに連結された要部を示す図である。

上記実施形態１では、検査工程において、各ソース配線１２に信号６０を供給し、且つ互いに連結された各第１ゲート線１３ａ，１３ｂ同士に互いに異なるタイミングで信号６１，６３を供給すると共に、互いに連結された各第２ゲート線１４ａ，１４ｂ同士に互いに異なるタイミングで信号６２，６４を供給することにより、アクティブマトリクス基板１０を検査するとしたが、本実施形態では、図１３に示すように、互いに連結された各第１ゲート線１３ａ，１３ｂ同士の間の電気抵抗と、互いに連結された各第２ゲート線１４ａ，１４ｂ同士の電気抵抗とを測定してアクティブマトリクス基板１０を検査する。

すなわち、本実施形態のアクティブマトリクス基板１０の製造方法も、アクティブマトリクス基板準備工程と、検査工程とを含む。アクティブマトリクス基板準備工程では、上記実施形態１と同様に、複数の第１ゲート線１３及び複数の第２ゲート線１４が引き出された各端部で１本おきに互いに連結された図１に示すアクティブマトリクス基板１０を準備する。

そして、検査工程では、図１３に示すように、電気抵抗を測定する機能を有する抵抗測定部７０によってゲート信号入力端子２５とゲート信号入力端子２６との間の電気抵抗を測定することにより、第１奇数配線ショートリング２１に接続された各第１奇数ゲート線１３ａと、第１偶数配線ショートリング２２に接続された各第１偶数ゲート線１３ｂとの間の電気抵抗を測定する。それと共に、抵抗測定部７１によってゲート信号入力端子２７とゲート信号入力端子２８との間の電気抵抗を測定することにより、第２奇数配線ショートリング２３に接続された各第２奇数ゲート線１４ａと、第２偶数配線ショートリング２４に接続された各第２偶数ゲート線１４ｂとの間の電気抵抗を測定する。

−実施形態２の効果−
したがって、この実施形態２によると、アクティブマトリクス基板準備工程において、上記複数の第１ゲート線１３及び複数の第２ゲート線１４が、引き出された各端部において、１本おきに互いに連結されたアクティブマトリクス基板１０を準備し、検査工程では、互いに連結された各第１ゲート線１３ａ，１３ｂ同士の間の電気抵抗を測定するため、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士がリークしていない場合には互いに連結された各第１ゲート線１３ａ，１３ｂ同士の間の電気抵抗が無限大になるのに対し、これら各第２配線１３ａ，１３ｂ同士がリークした場合にはその電気抵抗が小さくなるため、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士でのリークを検出できる。これにより、表示上は確認し難い微小な各第１ゲート線１３ａ，１３ｂ同士のリークも容易に検出できる。

さらに、互いに連結された各第２ゲート線１４ａ，１４ｂ同士の間の電気抵抗も測定するため、隣り合って引き出された各第２ゲート線１４ａ，１４ｂ同士でのリークが検出できることにより、表示上は確認し難い微小な各２ゲート線１４ａ，１４ｂ同士のリークも容易に検出できる。その結果、隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士及び各第２ゲート線１４ａ，１４ｂ同士での微小なリークを検出できる。さらに、アクティブマトリクス基板１０の検査精度をより向上させることができ、生産性を高めることができる。

《その他の実施形態》
上記実施形態１では、検査工程において、互いに連結された各ゲート線１３ａ，１４ｂ，１３ｂ，１４ａにゲート検査信号６１，６２，６３，６４を順に連続して供給するとしたが、本発明はこれに限られず、その他の順で各ゲート線１３ａ，１３ｂ，１４ａ，１４ｂに信号６１，６２，６３，６４を供給してもよい。また、各ゲート線１３ａ，１３ｂ，１４ａ，１４ｂにゲート検査信号６１，６２，６３，６４を連続して供給せずに互いに書き込み時間６５よりも長い時間ずらして供給してもよい。

また、互いに連結された各第１ゲート線１３のうちの一方の互いに連結された各第１ゲート線１３と、互いに連結された各第２ゲート線１４のうちの一方の互いに連結された各第２ゲート線１４とに同時にゲート検査信号を供給した後、書き込み時間６５以上の時間ずらして他方の互いに連結された各第１ゲート線１３と、他方の互いに連結された各第２ゲート線１４とに同時にゲート検査信号を供給してもよい。

このようなタイミングで互いに連結された各ゲート線１３ａ，１３ｂ，１４ａ，１４ｂにゲート検査信号６１，６２，６３，６４を供給しても、上記実施形態１と同様に、互いに隣り合って引き出された各第１ゲート線１３ａ，１３ｂ同士及び各第２ゲート線１４ａ，１４ｂ同士でのリークを検出できる。この検査工程では、互いに連結された各第１ゲート線１３ａ，１３ｂ同士に互いに異なるタイミングでゲート検査信号を供給すると共に、互いに連結された各第２ゲート線１４ａ，１４ｂ同士に互いに異なるタイミングでゲート検査信号が供給されていればよい。

上記各実施形態では、アクティブマトリクス基板準備工程において、液晶表示パネル４３を形成し、その液晶表示パネル４３におけるアクティブマトリクス基板１０に検査工程を行うとしたが、本発明はこれに限られず、液晶表示パネル４３を形成する前に、アクティブマトリクス母基板５０における各アクティブマトリクス基板領域５１に検査工程を行ってもよく、個別のアクティブマトリクス基板１０に検査工程を行ってもよい。

上記各実施形態では、実装領域１８を経由して各第１ゲート線１３及び各第２ゲート線１４が引き出されているとしたが、本発明はこれに限られず、各第１ゲート線１３及び各第２ゲート線１４はアクティブマトリクス基板１０における実装領域１８とは反対の一辺側に引き出されて各端部が１本おきに互いに連結されていてもよく、実装領域１８側の一辺側とは異なる他辺側へ引き出されていてもよい。

上記各実施形態では、各第１配線がソース線１２であり、各第２配線及び各第３配線がゲート線１３，１４であるとしたが、本発明はこれに限られず、各第１配線がゲート線であり、各第２配線及び各第３配線がソース線であってもよい。

上記各実施形態では、各第１ゲート線１３及び各第２ゲート線１４が引き出された各端部で１本おきに連結されているとしたが、本発明はこれに限られず、各第１ゲート線１３及び各第２ゲート線１４は、引き出された各端部において、複数本おきに連結されていてもよい。

この構成によっても、各ソース線１２にソース検査信号を供給し、且つ互いに連結された各第１ゲート線１３同士に互いに異なるタイミングでゲート検査信号を供給すると共に、互いに連結された第２ゲート線１４同士に互いに異なるタイミングでゲート検査信号を供給することにより、上記実施形態１と同様に、互いに隣り合って引き出された各第１ゲート線１３同士及び各第２ゲート１４線同士でのリークを検出できる。また、互いに連結された各第１ゲート線１３同士の間の電気抵抗と、互いに連結された各第２ゲート線１４同士の間の電気抵抗を測定することによって、上記実施形態２と同様に、互いに隣り合って引き出された各第１ゲート線１３同士及び各第２ゲート線１４同士でのリークを検出でき、表示上は確認し難い微小なリークも検出できる。

上記実施形態１では、シール材４１の内側に液晶材料を滴下した後にシール材４１及び液晶材料を介して両母基板５０，５２を貼り合わせる、いわゆる滴下注入法（ＯＤＦ：One Drop Filling）によって各液晶層４２を形成するとしたが、本発明はこれに限られず、いわゆる真空注入法によって各液晶層４２を形成してもよい。

上記各実施形態では、各ソース線１２と各ゲート線１３，１４との交差部にそれぞれ設けられた複数のスイッチング素子がＴＦＴであるとしたが、本発明はこれに限られず、各ソース線１２と各ゲート線１３，１４との交差部には、ＭＩＭ（Metal Insulator Metal）素子等のＴＦＴ以外のスイッチング素子がそれぞれ設けられていてもよい。

上記各実施形態では、上記アクティブマトリクス基板１０が適用された液晶表示装置Ｓについて説明したが、本発明はこれに限られず、エレクトロルミネッセンス表示装置等のその他の表示装置に適用することが可能である。

以上説明したように、本発明は、アクティブマトリクス基板及び液晶表示装置並びアクティブマトリクス基板の製造方法について有用であり、特に、互いに隣り合って引き出された各配線同士でのリークを検出する場合に適している。

実施形態１のアクティブマトリクス基板を概略的に示す平面図である。 液晶表示装置を概略的に示す平面図である。 図２におけるIII−III線断面を概略的に示す図である。 アクティブマトリクス母基板を概略的に示す平面図である。 対向母基板を概略的に示す平面図である。 液晶表示母パネルを概略的に示す平面図である。 液晶表示母パネルの分断領域を示す平面図である。 検査工程において各ソース線及び各ゲート線に供給する信号パターンを示す図である。 各ゲート線が切断された状態のアクティブマトリクス基板を概略的に示す平面図である。 ドライバＬＳＩが実装された液晶表示パネルにおけるアクティブマトリクス基板を概略的に示す平面図である。 ドライバＬＳＩが実装された液晶表示パネルを概略的に示す平面図である。 アクティブマトリクス基板における各ゲート線のリーク箇所を示す平面図である。 実施形態２における検査工程を説明するためのアクティブマトリクス基板の各ゲート線が互いに連結された要部を示す図である。 検査工程を行う従来のアクティブマトリクス基板を概略的に示す平面図である。 従来の検査工程で各ソース線及びゲート線に供給する信号パターンを示す図である。

符号の説明

Ｓ 液晶表示装置
１０ アクティブマトリクス基板
１２ ソース線（第１配線）
１３ 第１ゲート線（第２配線）
１３ａ 第１奇数ゲート線（第２配線）
１３ｂ 第１偶数ゲート線（第２配線）
１４ 第２ゲート線（第３配線）
１４ａ 第２奇数ゲート線（第３配線）
１４ｂ 第２偶数ゲート線（第３配線）
１８ 実装領域
２１ 第１奇数配線ショートリング（第１短絡配線）
２２ 第１偶数配線ショートリング（第１短絡配線）
２３ 第２奇数配線ショートリング（第２短絡配線）
２４ 第２偶数配線ショートリング（第２短絡配線）
４０ 対向基板
４１ シール材
４２ 液晶層
４６ ドライバＬＳＩチップ（集積回路チップ）
６０ ソース検査信号（各第１配線に供給する所定の信号）
６１，６３ 各第１ゲート線に供給するゲート検査信号（各第２配線に供給する所定の信号）
６２，６４ 各第２ゲート線に供給するゲート検査信号（各第３配線に供給する所定の信号）

Claims (11)

1. 互いに平行に延びるように設けられた複数の第１配線と、
   上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、
   上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、
   上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、
   上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備えたアクティブマトリクス基板であって、
   上記複数の第２配線及び上記複数の第３配線は、引き出された各端部において、１本おきに互いに連結されている
   ことを特徴とするアクティブマトリクス基板。
2. 請求項１に記載のアクティブマトリクス基板において、
   上記各第１配線は、ソース線であり、
   上記各第２配線及び上記各第３配線は、ゲート線である
   ことを特徴とするアクティブマトリクス基板。
3. 請求項１に記載のアクティブマトリクス基板において、
   上記互いに連結された各第２配線は、互いに異なる第１短絡配線に接続され、
   上記互いに連結された各第３配線は、互いに異なる第２短絡配線に接続されている
   ことを特徴とするアクティブマトリクス基板。
4. 請求項１に記載のアクティブマトリクス基板において、
   上記各第２配線及び上記各第３配線は、集積回路チップが実装される実装領域を経由して引き出されている
   ことを特徴とするアクティブマトリクス基板。
5. 請求項４に記載のアクティブマトリクス基板において、
   上記各第２配線及び上記各第３配線は、上記互いに連結された領域と上記実装領域との間で切断されている
   ことを特徴とするアクティブマトリクス基板。
6. 請求項１に記載のアクティブマトリクス基板と、
   上記アクティブマトリクス基板に対向して配置され、上記各画素電極に対向する共通電極が形成された対向基板と、
   上記アクティブマトリクス基板と上記対向基板との間で枠状のシール材によって封入された液晶層とを備える
   ことを特徴とする液晶表示装置。
7. 互いに平行に延びるように設けられた複数の第１配線と、上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備え、上記複数の第２配線及び上記複数の第３配線が、引き出された各端部において、１本おきに互いに連結されたアクティブマトリクス基板を準備するアクティブマトリクス基板準備工程と、
   上記各第１配線に所定の信号を供給し、且つ上記互いに連結された各第２配線同士に互いに異なるタイミングで所定の信号を供給すると共に、上記互いに連結された各第３配線同士に互いに異なるタイミングで所定の信号を供給して上記アクティブマトリクス基板を検査する検査工程とを含む
   ことを特徴とするアクティブマトリクス基板の製造方法。
8. 互いに平行に延びるように設けられた複数の第１配線と、上記各第１配線に交差する方向に互いに平行に延びるように設けられ、一方側に引き出された複数の第２配線と、上記各第２配線の間に互いに平行に延びるように設けられ、上記各第２配線が引き出された方向とは反対の他方側に引き出された複数の第３配線と、上記各第１配線と上記各第２配線及び各第３配線との交差部にそれぞれ設けられた複数のスイッチング素子と、上記各スイッチング素子にそれぞれ接続され、マトリクス状に設けられた複数の画素電極とを備え、上記複数の第２配線及び上記複数の第３配線が、引き出された各端部において、１本おきに互いに連結されたアクティブマトリクス基板を準備するアクティブマトリクス基板準備工程と、
   上記互いに連結された各第２配線同士の間の電気抵抗と、上記互いに連結された各第３配線同士の間の電気抵抗とを測定して上記アクティブマトリクス基板を検査する検査工程とを含む
   ことを特徴とするアクティブマトリクス基板の製造方法。
9. 請求項７に記載のアクティブマトリクス基板の製造方法において、
   上記検査工程では、上記互いに連結された各第２配線と、上記互いに連結された各第３配線とに所定の信号を書き込み時間だけずらして連続して供給する
   ことを特徴とするアクティブマトリクス基板の製造方法。
10. 請求項７又は８に記載のアクティブマトリクス基板の製造方法において、
    上記アクティブマトリクス基板準備工程で準備された上記アクティブマトリクス基板は、上記各第２配線及び上記各第３配線が集積回路チップを実装するための実装領域を経由して引き出されており、
    上記検査工程の後に、上記各第２配線及び上記各第３配線を互いに連結された領域と上記実装領域との間で切断する切断工程を含む
    ことを特徴とするアクティブマトリクス基板の製造方法。
11. 請求項１０に記載のアクティブマトリクス基板の製造方法において、
    上記切断工程の後に、上記各第１配線に所定の信号を供給すると共に、上記各第２配線及び上記各第３配線の互いに連結された各端部に所定の信号をそれぞれ供給する
    ことを特徴とするアクティブマトリクス基板の製造方法。

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