JP2006189423A - アレイ基板及びこれを有する表示装置 - Google Patents

Abstract

【課題】アレイ基板及びこれを有する表示装置が開示される。
【解決手段】アレイ基板及びこれを有する表示装置において、画素部は、多数のゲートライン、多数のデータライン、及び多数のゲートラインと多数のデータラインに電気的に連結された多数の画素を含む。ゲート駆動回路は、多数のゲートラインの第１端部に電気的に連結され多数のゲートラインにゲート信号を提供する。第１検査回路は、多数のゲートラインのうち、奇数番目ゲートラインに電気的に連結され奇数番目ゲートラインに連結された奇数番目画素を検査する。第２検査回路は、多数のゲートラインのうち、偶数番目ゲートラインに電気的に連結され偶数番目ゲートラインに連結された偶数番目画素を検査する。従って、アレイ基板の欠陥を検出する能力を向上させることができる。
【選択図】図１

Description

本発明は、アレイ基板及びこれを有する表示装置に関する。

一般に、表示装置の一つである液晶表示装置は、画像を表示する液晶表示パネル及び液晶表示パネルを駆動するための駆動部を含む。
液晶表示パネルは、下部基板、下部基板と対向する上部基板、及び下部基板と上部基板との間に介在された液晶層で構成される。下部基板には、多数のゲートライン、多数のデータライン、及び多数の画素が具備される。

駆動部は、ゲート駆動部とデータ駆動部とで構成される。ゲート駆動部は、多数のゲートラインに電気的に連結され多数のゲートラインにゲート信号を順次に出力する。データ駆動部は、多数のデータラインに電気的に連結され多数のデータラインにデータ信号を出力する。

最近、液晶表示装置では、下部基板に多数の画素を形成する薄膜工程を採用している、この薄膜工程通じて、ゲート駆動部を下部基板の一側に形成する。しかし、ゲート駆動部が形成された状態で下部基板を検査すると、下部基板で発生する欠陥の原因及び欠陥の位置を正確に判別することが難しい。
従って、本発明の目的は、不良検出能力を向上させるためのアレイ基板を提供することにある。

又、本発明の他の目的は、前記したアレイ基板を有する表示装置を提供することにある。

本願第１発明の一特徴によるアレイ基板は、基板、画素部、ゲート駆動回路、第１検査回路、及び第２検査回路を含む。
前記画素部は前記基板上に具備され、多数のゲートライン、多数のデータライン、及び前記多数のゲートラインと前記多数のデータラインに電気的に連結された多数の画素を含む。前記ゲートラインは、奇数番目ゲートラインと偶数番目ゲートラインで構成されており、前記画素は奇数番目画素と偶数番目画素で構成されている。前記ゲート駆動回路は、前記画素部と隣接するように前記基板上に具備され、前記多数のゲートラインの第１端部に電気的に連結され前記多数のゲートラインにゲート信号を提供する。

このように偶数番目ゲートライン、奇数番目ゲートライン毎に検査を行うことで、隣接する画素での欠陥を検出する能力を向上させ、かつ効率よく検出することができる。
本願第２発明は、第１発明において、前記第１検査回路は、前記多数のゲートラインのうち、奇数番目ゲートラインに電気的に連結され前記奇数番目ゲートラインに連結された奇数番目画素を検査する。前記第２検査回路は、前記多数のゲートラインのうち、偶数番目ゲートラインに電気的に連結され前記偶数番目ゲートラインに連結された偶数番目画素を検査する。第１検査回路により奇数番目の画素不良を検出し、第２検査回路により偶数番目の画素不良を検出することで、隣接する画素での欠陥を検出する能力を向上させ、かつ効率よく検出することができる。

本願第３発明は、第２発明において、前記第１スイッチング素子は、前記第１検査ラインに共通的に連結された第１及び第２電極、前記奇数番目ゲートラインに電気的に連結された第３電極を具備して、前記第１スイッチング素子は、前記第１検査時間の間、前記第１駆動電圧を前記奇数番目ゲートラインに伝送することを特徴とするアレイ基板を提供する。

本願第４発明は、第２発明において、前記第２スイッチング素子は、前記第２検査ラインに共通的に連結された第１及び第２電極、前記偶数番目ゲートラインに電気的に連結された第３電極を具備して、前記第２スイッチング素子は、前記第２検査時間の間、前記第１駆動電極を前記偶数番目ゲートラインに伝送することを特徴とするアレイ基板を提供する。

本願第５発明は、第２発明において、前記第２検査時間の間、前記第１検査ラインには第２駆動電圧が提供され、前記第１スイッチング素子は前記第２駆動電圧に応答してターンオフされ、前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が提供され、前記第２スイッチング素子は前記第２駆動電圧に応答してターンオフされることを特徴とするアレイ基板を提供する。

本願第６発明は、第２発明において、前記多数のゲートラインに電気的に連結され前記多数のゲートラインを第２駆動電圧に放電させる放電回路を更に含むことを特徴とするアレイ基板を提供する。
本願第７発明は、第６発明において、前記放電回路は、外部から第２駆動電圧の入力を受ける放電ラインと、第１電極が前記放電ラインに連結され、第２電極が奇数番目ゲートラインに連結され、第３電極が隣接する偶数番目ゲートラインに連結された第５スイッチング素子と、第１電極が前記放電ラインに連結され、第２電極が偶数番目ゲートラインに連結され、第３電極が隣接する奇数番目ゲートラインに連結された第６スイッチング素子と、を含むことを特徴とするアレイ基板を提供する。

本願第８発明は、第７発明において、前記第１及び第２検査時間の間、前記放電ラインには前記第２駆動電圧が提供され、前記第１検査時間の間、前記第６スイッチング素子は、前記奇数番目ゲートラインに印加された前記第１駆動電圧に応答して前記放電ラインからの前記第２駆動電圧を前記偶数番目ゲートラインに提供し、前記第２検査時間の間、前記第５スイッチング素子は、前記偶数番目ゲートラインに印加された前記第１駆動電圧に応答して前記放電ラインからの前記第２駆動電圧を前記奇数番目ゲートラインに提供することを特徴とするアレイ基板を提供する。

本願第９発明は、第１発明において、前記第１及び第２検査回路は、前記画素部と前記ゲート駆動回路との間の領域に対応して前記基板上に具備され、前記奇数番目及び偶数番目ゲートラインの第１端部にそれぞれ電気的に連結されることを特徴とするアレイ基板を提供する。
本願第１０発明は、第９発明において、前記奇数番目ゲートラインの第２端部に電気的に連結された第１ダミー検査回路と、前記偶数番目ゲートラインの第２端部に電気的に連結された第２ダミー検査回路と、を更に含むことを特徴とするアレイ基板を提供する。

本願第１１発明は、第１０発明において、前記第１ダミー検査回路は、前記奇数番目ゲートラインに電気的に連結された第３スイッチング素子と、前記第３スイッチング素子に電気的に連結され、前記奇数番目ゲートラインを検査する第１検査時間の間、第１駆動電圧を前記第３スイッチング素子に提供する第３検査ラインと、を含み、前記第２ダミー検査回路は、前記偶数番目ゲートラインに電気的に連結された第４スイッチング素子と、前記第４スイッチング素子に電気的に連結され、前記偶数番目ゲートラインを検査する第２検査時間の間、前記第１駆動電圧を前記第４スイッチング素子に提供する第４検査ラインと、を含むことを特徴とするアレイ基板を提供する。

本願第１２発明は、第１１発明において、前記第３スイッチング素子は、前記第３検査ラインに共通的に連結された第１及び第２電極、前記奇数番目ゲートラインの第２端部に電気的に連結された第３電極を具備して、前記第３スイッチング素子は、前記第１検査時間の間、前記第１駆動電圧を前記奇数番目ゲートラインに伝送することを特徴とするアレイ基板を提供する。

本願第１３発明は、第１１発明において、前記第４スイッチング素子は、前記第４検査ラインに共通的に連結された第１及び第２電極、前記偶数番目ゲートラインの第２端部に電気的に連結された第３電極を具備して、前記第４スイッチング素子は、前記第２検査時間の間、前記第１駆動電圧を前記偶数番目ゲートラインに伝送することを特徴とするアレイ基板を提供する。

本願第１４発明は、第１１発明において、前記第２検査時間の間、前記第１検査ラインには第２駆動電圧が提供され、前記第３スイッチング素子は前記第２駆動電圧に応答してターンオフされ、前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が提供され、前記第４スイッチング素子は前記第２駆動電圧に応答してターンオフされることを特徴とするアレイ基板を提供する。

本願第１５発明は、第９発明において、前記駆動回路を通じて流入された静電気は、前記第１及び第２検査回路によって減少されることを特徴とする請求項９記載のアレイ基板を提供する。
本願第１６発明は、第１発明において、前記駆動回路は、前記多数の画素と同じ工程を通じて同じ時間で前記基板上に形成されることを特徴とするアレイ基板を提供する。

本願第１７発明は、第１発明において、前記駆動回路、前記画素部、及び前記検査回路を構成するスイッチング素子は、アモルファスシリコン薄膜トランジスタで構成されることを特徴とするアレイ基板を提供する。
本願第１８発明は、第１発明において、前記第１検査回路は、前記画素部と前記ゲート駆動回路との間の領域に対応して前記基板上に具備され前記奇数番目ゲートラインの第１端部と電気的に連結され、前記第２検査回路は、前記偶数番目ゲートラインの第２端部と電気的に連結されることを特徴とするアレイ基板を提供する。

願第１９発明の他の特徴による表示装置は、アレイ基板、及び前記アレイ基板と対向して結合する対向基板を含む。前記アレイ基板は、前記本願第１〜第１８発明のいずれかに記載のアレイ基板である。
本願第２０発明は、第１９発明において、前記ゲート駆動回路は、前記多数のゲートラインに一対一対応して電気的に連結される多数のステージで構成され、
前記多数のステージは、互いに従属的に連結され前記ゲート信号を対応するゲートラインに順次に出力することを特徴とする表示装置を提供する。

このようなアレイ基板及びこれを有する表示装置によると、前記第１及び第２検査回路は、多数のゲートラインのうち、奇数番目ゲートラインと偶数番目ゲートラインを時間差を有してそれぞれ検査することによって、アレイ基板の欠陥を検出する能力を向上させることができる。

以下、添付図面を参照して、本発明の好ましい実施例をより詳細に説明する。
図１は、本発明の一実施例によるアレイ基板の平面図である。
図１を参照すると、本発明の一実施例によるアレイ基板１０１は、基板１１０、画素部１２０、ゲート駆動回路１３０、検査回路１４０、及び放電回路１５０を含む。
前記基板１１０は、表示領域ＤＡ、第１周辺領域ＰＡ１、及び第２周辺領域ＰＡ２に区分される。前記基板１１０の前記表示領域ＤＡには、前記画素部１２０が具備される。前記画素部１２０は、第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）、第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）、及び多数の画素１１３を含む。前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）は第１方向Ｄ１に互いに平行に延長され、前記第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）は、前記第１方向Ｄ１と直交する第２方向Ｄ２に互いに平行に延長される。前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）と前記第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）は互いに絶縁されるように交差する。

前記多数の画素１１３のそれぞれは、薄膜トランジスタ１１１と画素電極１１２を含む。例えば、前記薄膜トランジスタ１１１のゲート電極は前記第１ゲートラインＧＬ１に連結され、ソース電極は前記第１データラインＤＬ１に連結され、ドレイン電極は前記画素電極１１２に連結される。
前記第１周辺領域ＰＡ１は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部ＥＰ１に隣接する領域であり、前記第１周辺領域ＰＡ１には前記ゲート駆動回路１３０と検査回路１４０が具備される。

前記ゲート駆動回路１３０は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部ＥＰ１に電気的に連結される。前記ゲート駆動回路１３０は、前記アレイ基板１００を駆動させる駆動時間の間、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）にゲート信号を順次に出力する。従って、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）に結合された多数の画素は、前記ゲート信号に応答して順次にターンオンされる。

一方、前記検査回路１４０は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部ＥＰ１に電気的に連結される。前記検査回路１４０は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査時間の間、前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に第１駆動電圧を出力する。従って、前記第１検査時間の間、前記多数の画素のうち、前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目画素は、前記第１駆動電圧に応答してターンオンされる。

又、前記検査回路１４０は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査時間の間、前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）に前記第１駆動電圧を出力する。従って、第２検査時間の間、前記多数の画素のうち、前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目画素は、前記第１駆動電圧に応答してターンオンされる。

前記第２周辺領域ＰＡ２は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第２端部ＥＰ２に隣接する領域であり、前記第２周辺領域ＰＡ２には前記放電回路１５０が具備される。
前記放電回路１５０は、前記第１検査時間の間、前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）に第２駆動電圧を提供して前記偶数番目画素をターンオフさせ、前記第２検査時間の間、前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に前記第２駆動電圧を提供して前記奇数番目画素をターンオフさせる。

図２は、図１に図示されたゲート駆動回路、検査回路、及び放電回路の内部構成を示す図であり、図３は、図２に図示された検査回路の入／出力波形図である。
図２を参照すると、ゲート駆動回路１３０は、シフトレジスタ１３１、第１、第２、第３、及び第４信号配線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４を含む。前記シフトレジスタ１３１は、互いに従属的に連結された多数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、ＳＲＣ４）で構成され、多数のステージ（ＳＲＣ１〜ＳＲＣ４）は第１乃至第４ゲートライン（ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４）と一対一で対応して電気的に連結される。

各ステージは、入力端子ＩＮ、出力端子ＯＵＴ、第１及び第２クロック端子ＣＫ１、ＣＫ２、電圧端子Ｖ１、及び制御端子ＣＴを含む。前記各ステージの出力端子ＯＵＴは、対応するゲートラインと電気的に連結される。前記入力端子ＩＮは、前段ステージの出力端子ＯＵＴに電気的に連結され、前記制御端子ＣＴは、次段ステージの出力端子ＯＵＴに電気的に連結される。

前記第１信号配線ＳＬ１には開始信号ＳＴＶが提供される。前記第１信号配線ＳＬ１は、前記多数のステージ（ＳＲＣ１〜ＳＲＣ４）のうち、一番目ステージＳＲＣ１の入力端子ＩＮに電気的に連結される。前記第２信号配線ＳＬ２には第１クロックＣＫＶが提供され、前記第３信号配線ＳＬ２には第２クロックＣＫＶＢが提供される。ここで、前記第１及び第２クロックＣＫＶ、ＣＫＶＢは互いに異なる位相を有し、本発明の一例として、前記第１及び第２クロックＣＫＶ、ＣＫＶＢは互いに反転された位相を有する。前記第２信号配線ＳＬ２は、奇数番目ステージＳＲＣ１、ＳＲＣ３の第１クロック端子ＣＫ１と偶数番目ステージＳＲＣ２、ＳＲＣ４の第２クロック端子ＣＫ２に電気的に連結される。前記第３信号配線ＳＬ３は、前記奇数番目ステージＳＲＣ１、ＳＲＣ３の第２クロック端子ＣＫ２と前記偶数番目ステージＳＲＣ２、ＳＲＣ４の第１クロック端子ＣＫ１に電気的に連結される。第１駆動電圧Ｖｏｎは、ロジックハイレベル（例えば、Ｖｄｄ）に対応して、第２駆動電圧Ｖｏｆｆはロジックローレベル（例えば、Ｖｓｓ）に対応する。前記第４信号配線ＳＬ４には第２駆動電圧Ｖｏｆｆが提供される。前記第４信号配線ＳＬ４は、前記多数のステージ（ＳＲＣ１〜ＳＲＣ４）の前記電圧端子Ｖ１に電気的に連結される。このように、前記ゲート駆動回路１３０は、前記ゲートラインに電気的に連結された多数のステージを含み、前記ステージは従属的に連結され、前記ゲート信号を対応するゲートラインに順次に出力する。

一方、検査回路１４０は、第１スイッチング素子ＩＴ１、第２スイッチング素子ＩＴ２、第１検査ラインＩＬ１、及び第２検査ラインＩＬ２を含む。
前記第１及び第２検査ラインＩＬ１、ＩＬ２は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）と直交する方向に延長され、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）と絶縁されるように交差する。

１番目及び３番目の第１スイッチング素子ＩＴ１は、前記第１検査ラインＩＬ１に電気的に連結され、２番目及び４番目の第２スイッチング素子ＩＴ２は前記第２検査ラインＩＬ２に電気的に連結される。前記第１スイッチング素子ＩＴ１は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）のうち、対応する奇数番目ゲートラインＧＬ１、ＧＬ３の第１端部ＥＰ１に電気的に連結される。前記第２スイッチング素子ＩＴ２は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）のうち、対応する偶数番目ゲートラインＧＬ２、ＧＬ４の第１端部ＥＰ１に電気的に連結される。

具体的に、前記第１スイッチング素子ＩＴ１のゲート電極とドレイン電極は、前記第１検査ラインＩＬ１に電気的に連結される。１番目及び３番目の第１スイッチング素子ＩＴ１のソース電極は、それぞれ第１又は第３ゲートラインＧＬ１、ＧＬ３に電気的に連結される。第２スイッチング素子ＩＴ２のゲート電極とドレイン電極は、前記第２検査ラインＩＬ２に電気的に連結される。２番目及び４番目の第２スイッチング素子ＩＴ２の、ソース電極は前記第２又は第４ゲートラインＧＬ２、ＧＬ４に電気的に連結される。

図３に示すように、前記奇数番目ゲートラインＧＬ１、ＧＬ３を検査する第１検査時間ＦＴの間、第１検査ラインＩＬ１には第１駆動電圧Ｖｏｎが提供され、第２検査ラインＩＬ２には第２駆動電圧Ｖｏｆｆが提供される。前記第１検査時間ＦＴの間、前記第１スイッチング素子ＩＴ１は前記第１検査ラインＩＬ１からの前記第１駆動電圧Ｖｏｎに応答して、前記奇数番目ゲートラインＧＬ１、ＧＬ３に前記第１駆動電圧Ｖｏｎを出力する。従って、前記奇数番目ゲートラインＧＬ１、ＧＬ３に連結された奇数番目画素が前記第１駆動電圧Ｖｏｎに応答してターンオンされる。

一方、前記第１検査時間ＦＴの間、前記第２スイッチング素子ＩＴ２は、前記第２駆動電圧Ｖｏｆｆに応答してターンオフされる。
その後、前記偶数番目ゲートラインＧＬ２、ＧＬ４を検査する第２検査時間ＳＴの間、前記第２検査ラインＩＬ２には前記第１駆動電圧Ｖｏｎが提供され、前記第１検査ラインＩＬ１には前記第２駆動電圧Ｖｏｆｆが提供される。前記第２駆動時間ＳＴの間、前記第２スイッチング素子ＩＴ２は、前記第２検査ラインＩＬ２からの前記第１駆動電圧Ｖｏｎに応答して、前記偶数番目ゲートラインＧＬ２、ＧＬ４に前記第１駆動電圧Ｖｏｎを出力する。従って、前記偶数番目ゲートラインＧＬ２、ＧＬ４に連結された偶数番目画素がターンオンされる。

一方、前記第２検査時間ＳＴの間、前記第１スイッチング素子ＩＴ１は、前記第２駆動電圧Ｖｏｆｆに応答してターンオフされる。
放電回路１５０は、放電ラインＤＣＬ、第１放電スイッチング素子ＤＴ１、及び第２放電スイッチング素子ＤＴ２を含む。前記放電ラインＤＣＬには、前記第２駆動電圧Ｖｏｆｆが提供される。前記第１放電スイッチング素子ＤＴ１は、前記放電ラインと前記奇数番目ゲートラインに電気的に連結され、前記第２放電スイッチング素子ＤＴ２は、前記放電ラインＤＣＬと前記偶数番目ゲートラインＧＬ２、ＧＬ４に電気的に連結される。

具体的に、前記第１又は第３ゲートラインＧＬ１、ＧＬ３には、前記第１放電スイッチング素子ＤＴ１のドレイン電極が電気的に連結される。また、前記第１又は第３ゲートラインＧＬ１、ＧＬ３に隣接する次段の偶数番目ゲートラインＧＬ２、ＧＬ４に前記第１放電スイッチング素子ＤＴ１のゲート電極が電気的に連結され、前記放電ラインＤＣＬに前記第１放電スイッチング素子ＤＴ１のソース電極が電気的に連結される。

前記第２又は第４ゲートラインＧＬ２、ＧＬ４には、前記第２放電スイッチング素子ＤＴ２のドレイン電極が電気的に連結される。また、前記第２又は第４ゲートラインＧＬ２、ＧＬ４に隣接する次段の奇数番目ゲートラインに前記第２放電スイッチング素子ＤＴ２のゲート電極が電気的に連結され、前記放電ラインＤＣＬに前記第２放電スイッチング素子ＤＴ２のソース電極が電気的に連結される。

前記第１及び第２検査時間ＦＴ、ＳＴの間、前記放電ラインＤＣＬには、前記第２駆動電圧Ｖｏｆｆが印加される。前記第１検査時間ＦＴの間、前記第２放電スイッチング素子ＤＴ２は、前記奇数番目ゲートラインＧＬ１、ＧＬ３に提供された前記第１駆動電圧Ｖｏｎに応答して、前記第２駆動電圧Ｖｏｆｆを前記偶数番目ゲートラインＧＬ２、ＧＬ４に提供する。従って、第１検査時間ＦＴの間、前記偶数番目ゲートラインＧＬ２、ＧＬ４に連結された偶数番目画素は、前記第２駆動電圧Ｖｏｆｆによってターンオフされる。反面、前記第２検査時間ＳＴの間、前記第１放電スイッチング素子ＤＴ１は、前記偶数番目ゲートラインＧＬ２、ＧＬ４に提供された前記第１駆動電圧Ｖｏｎに応答して前記第２駆動電圧Ｖｏｆｆを前記奇数番目ゲートラインＧＬ１、ＧＬ３に提供する。従って、第２検査時間ＳＴの間、前記奇数番目ゲートラインＧＬ１、ＧＬ３に連結された奇数番目画素は、前記第２駆動電圧Ｖｏｆｆによってターンオフされる。

このように、前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）を奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）と偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）とに区分して、互いに異なる時間に検査することによって、上下に隣接する画素電極１１２の電気的なショート不良を検出することができる。その結果、前記アレイ基板１０１の欠陥を検出する能力が向上されることができる。

又、前記検査回路１４０は、前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部に電気的に連結されることによって、前記第１端部を通じて前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）に流入される静電気を減少させることができる。例えば、第１検査ラインＩＬ１に静電気により大電流が印加された場合、第１スイッチング素子ＩＴ１を介して静電気が放出され、ゲートライン（ＧＬ１〜ＧＬ２ｎ）への静電気の印加を防止する。同様に、第２検査ラインＩＬ２に静電気により大電流が印加されると、第２スイッチング素子ＩＴ２を介して静電気が放出される。これによって、前記静電気によって前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）が断線されるか、静電気により隣接する他の電極とショート（短絡）される不良を防止することができる。

本発明の一例として、前記ゲート駆動回路１３０、検査回路１４０、及び放電回路１５０は、前記画素部１２０に多数の画素１１３を形成する工程と同じ工程を通じて同じ時間で形成される。又、前記ゲート駆動回路１３０、検査回路１４０、及び放電回路１４０を構成するスイッチング素子は、アモルファスシリコン薄膜トランジスタで構成される。
図４は、本発明の他の実施例によるアレイ基板を示す図である。

図４を参照すると、本発明の他の実施例によるアレイ基板の基板上には、ダミー検査回路１６０が更に具備される。前記ダミー検査回路１６０は、多数のゲートライン（ＧＬ１〜ＧＬ４）の第２端部ＥＰ２に電気的に連結される。
前記ダミー検査回路１６０は、第３検査ラインＩＬ３、第４検査ラインＩＬ４、第３スイッチング素子ＩＴ３、及び第４スイッチング素子ＩＴ４を含む。前記第３及び第４検査ラインＩＬ３、ＩＬ４は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）と直交する方向に延長され、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）と絶縁されるように交差する。

前記第３スイッチング素子ＩＴ３は前記第３検査ラインＩＬ３に電気的に連結され、前記第４スイッチング素子ＩＴ４は前記第４検査ラインＩＬ４に電気的に連結される。前記第３スイッチング素子ＩＴ３は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）のうち、対応する奇数番目ゲートラインＧＬ１、ＧＬ３の第２端部ＥＰ２に電気的に連結される。前記第４スイッチング素子ＩＴ４は、前記第１乃至第４ゲートライン（ＧＬ１〜ＧＬ４）のうち、対応する偶数番目ゲートラインＧＬ２、ＧＬ４の第２端部ＥＰ２に電気的に連結される。

具体的に、前記第３スイッチング素子ＩＴ３のゲート電極とドレイン電極は、前記第３検査ラインＩＬ３に電気的に連結され、ソース電極は前記第１又は第３ゲートラインＧＬ１、ＧＬ３に電気的に連結される。前記第４スイッチング素子ＩＴ４のゲート電極とドレイン電極は、前記第４検査ラインＩＬ４に電気的に連結され、ソース電極は前記第２又は第４ゲートラインＧＬ２、ＧＬ４に電気的に連結される。

このような構成を有する前記ダミー検査回路１６０は、前記多数のゲートライン（ＧＬ１〜ＧＬ４）の第２端部ＥＰ２を通じて第１駆動電圧又は第２駆動電圧を提供して前記画素部の不良を検査する。前記ダミー検査回路１６０は、前記多数のゲートライン（ＧＬ１〜ＧＬ４）の第１端部ＥＰ１に連結された検査回路１４０が誤動作する場合、前記多数のゲートライン（ＧＬ１〜ＧＬ４）を検査するために準備されたものである。このように、前記アレイ基板１０１に前記ダミー検査回路１６０を追加することによって、前記アレイ基板１０１に冗長機能を追加することができる。

図５は、本発明の更に他の実施例によるアレイ基板の平面図であり、図６は、図５に図示されたゲート駆動回路、検査回路、及び放電回路の内部構成を示す図である。
図５を参照すると、本発明の更に他の実施例によるアレイ基板１０２は、基板１１０、画素部１２０、ゲート駆動回路１３０、第１検査回路１４１、第２検査回路１４２、及び放電回路１５０を含む。

前記基板１１０は、表示領域ＤＡ、第１周辺領域ＰＡ１、及び第２周辺領域ＰＡ２に区分される。前記基板１１０の前記表示領域ＤＡには、前記画素部１２０が具備される。前記画素部１２０は、第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）、第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）、及び多数の画素１１３を含む。
前記第１周辺領域ＰＡ１は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第１端部ＥＰ１に隣接する領域であり、前記第１周辺領域ＰＡ１には前記ゲート駆動回路１３０と前記第１検査回路１４１が具備される。

前記第１検査回路１４１は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）の第１端部ＥＰ１に電気的に連結される。図６に示すように、前記第１検査回路１４１は、第１検査ラインＩＬ１及び第１スイッチング素子ＩＴ１で構成される。前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査時間の間、前記第１検査ラインＩＬ１には第１駆動電圧が提供される。従って、前記第１検査時間の間、前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結された奇数番目画素は、前記第１駆動電圧に応答してターンオンされる。

一方、前記第２周辺領域ＰＡ２は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）の第２端部ＥＰ２に隣接する領域であり、前記第２周辺領域ＰＡ２には前記第２検査回路１４２と前記放電回路１５０が具備される。
前記第２検査回路１４２は、前記第１乃至第２ｎゲートライン（ＧＬ１〜ＧＬ２ｎ）のうち、偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）の第２端部に電気的に連結される。図６に示すように、前記第２検査回路１４２は、第２検査ラインＩＬ２及び第２スイッチング素子ＩＴ２で構成される。前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査時間の間、前記第２検査ラインＩＬ２には前記第１駆動電圧が提供される。従って、前記第２検査時間の間、前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）に連結された偶数番目画素は、前記第１駆動電圧に応答してターンオンされる。前記ゲート駆動回路１３０、前記画素部１２０、前記第１、第２検査回路１４１、１４２、そして前記放電回路１５０はスイッチング素子として非晶質シリコン薄膜トランジスタを使用する。

このように、前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）を検査する検査回路１４０は、前記奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）を検査する第１検査回路１４１と前記偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）を検査する第２検査回路１４２に区分されることができる。又、前記第１及び第２検査回路１４１、１４２は、前記多数のゲートライン（ＧＬ１〜ＧＬ２ｎ）の両端部にそれぞれ隣接するように具備され、互いに所定の間隔だけ離隔されることができる。

図７は、本発明の更に他の実施例による表示装置の平面図である。
図７を参照すると、本発明の更に他の実施例による表示装置４００は、画像を表示する表示パネル３５０を含む。前記表示パネル３５０は、アレイ基板１０１、前記アレイ基板１００と向かい合う対向基板２００、及び前記アレイ基板１０１と前記対向基板２００との間に介在された液晶層（図示せず）で構成される。カラーフィルター基板２００は、前記対向基板の一例である。即ち、前記対向基板は、前記アレイ基板１０１の反対側に配置され、前記アレイ基板１０１に結合される。

前記アレイ基板１０１は、第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）の一端部と隣接して第３周辺領域ＰＡ３を更に含む。前記第３周辺領域ＰＡ３に対応して前記アレイ基板１０１上には、前記第１乃至第ｍデータライン（ＤＬ１〜ＤＬｍ）にデータ信号を提供するデータ駆動回路３００が具備される。前記データ駆動回路３００は、集積回路チップに内蔵され、前記アレイ基板１０１の前記第３周辺領域ＰＡ３に実装される。

図示していないが、前記対向基板２００には、レッド、グリーン、及びブルー色画素を含むカラーフィルター層、及び前記アレイ基板１００に形成された画素電極１１２と向かい合う共通電極が形成される。

このようなアレイ基板及びこれを有する表示装置によると、アレイ基板には、多数のゲートラインのうち、奇数番目ゲートラインと偶数番目ゲートラインを時間差を有して、それぞれ検査する第１及び第２検査回路が具備される。
従って、上下に隣接する画素電極の間で発生するショート不良を容易に検出することができ、その結果、アレイ基板の欠陥を検出する能力を向上させることができる。例えば、隣接する画素間の配線はマスクの位置合わせ誤差等により短絡されてしまうことがある。ここで、短絡された一方の画素に不良があるが他方の画素には不良が無いとする。このような場合に、短絡された隣接する画素をまとめて検査すると、不良のある画素からの信号が、不良のない画素からの信号により隠れてしまし、不良を検出出来ない場合がある。しかし、偶数、奇数ライン毎に検査を行うことで、隣接する画素での不良を効率良く検出することができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施例によるアレイ基板の平面図である。 図１に図示されたゲート駆動回路、検査回路、及び放電回路の内部構成を示す図である。 図２に図示された検査回路の入／出力波形図である。 本発明の他の実施例によるアレイ基板を示す図である。 本発明の更に他の実施例によるアレイ基板の平面図である。 図５に図示されたゲート駆動回路、検査回路、及び放電回路の内部構成を示す図である。 本発明の更に他の実施例による表示装置の平面図である。

符号の説明

１０１、１０２ アレイ基板
１１０ 基板
１２０ 画素部
１３０ ゲート駆動回路
１３１ シフトレジスタ
１４０ 検査回路
１５０ 放電回路
１６０ ダミー検査回路
２００ 対向基板
３００ データ駆動回路
４００ 表示装置

Claims (20)

1. 基板と、
   前記基板上に具備され、奇数番目ゲートラインと偶数番目ゲートラインで構成された多数のゲートライン、多数のデータライン及び前記多数のゲートラインと前記多数のデータラインに電気的に連結され、奇数番目画素と偶数番目画素で構成された多数の画素を含む画素部と、
   前記画素部と隣接するように前記基板上に具備され、前記多数のゲートラインの第１端部に電気的に連結され前記多数のゲートラインにゲート信号を提供するゲート駆動回路と、
   前記多数のゲートラインのうち、奇数番目ゲートラインに電気的に連結され前記奇数番目ゲートラインに連結された奇数番目画素を検査する第１検査回路と、
   前記多数のゲートラインのうち、偶数番目ゲートラインに電気的に連結され前記偶数番目ゲートラインに連結された偶数番目画素を検査する第２検査回路と、を含むことを特徴とするアレイ基板。
2. 前記第１検査回路は、
   前記奇数番目ゲートラインに電気的に連結された第１スイッチング素子と、
   前記第１スイッチング素子に電気的に連結され、前記奇数番目ゲートラインを検査する第１検査時間の間、第１駆動電圧を前記第１スイッチング素子に提供する第１検査ラインと、を含み、
   前記第２検査回路は、
   前記多数のゲートラインのうち、偶数番目ゲートラインに電気的に連結された第２スイッチング素子と、
   前記第２スイッチング素子に電気的に連結され、前記偶数番目ゲートラインを検査する第２検査時間の間、前記第１駆動電圧を前記第２スイッチング素子に提供する第２検査ラインと、を含むことを特徴とする請求項１記載のアレイ基板。
3. 前記第１スイッチング素子は、前記第１検査ラインに共通的に連結された第１及び第２電極、前記奇数番目ゲートラインに電気的に連結された第３電極を具備して、
   前記第１スイッチング素子は、前記第１検査時間の間、前記第１駆動電圧を前記奇数番目ゲートラインに伝送することを特徴とする請求項２記載のアレイ基板。
4. 前記第２スイッチング素子は、前記第２検査ラインに共通的に連結された第１及び第２電極、前記偶数番目ゲートラインに電気的に連結された第３電極を具備して、
   前記第２スイッチング素子は、前記第２検査時間の間、前記第１駆動電極を前記偶数番目ゲートラインに伝送することを特徴とする請求項２記載のアレイ基板。
5. 前記第２検査時間の間、前記第１検査ラインには第２駆動電圧が提供され、前記第１スイッチング素子は前記第２駆動電圧に応答してターンオフされ、
   前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が提供され、前記第２スイッチング素子は前記第２駆動電圧に応答してターンオフされることを特徴とする請求項２記載のアレイ基板。
6. 前記多数のゲートラインに電気的に連結され前記多数のゲートラインを第２駆動電圧に放電させる放電回路を更に含むことを特徴とする請求項２記載のアレイ基板。
7. 前記放電回路は、
   外部から第２駆動電圧の入力を受ける放電ラインと、
   第１電極が前記放電ラインに連結され、第２電極が奇数番目ゲートラインに連結され、第３電極が隣接する偶数番目ゲートラインに連結された第５スイッチング素子と、
   第１電極が前記放電ラインに連結され、第２電極が偶数番目ゲートラインに連結され、第３電極が隣接する奇数番目ゲートラインに連結された第６スイッチング素子と、を含むことを特徴とする請求項６記載のアレイ基板。
8. 前記第１及び第２検査時間の間、前記放電ラインには前記第２駆動電圧が提供され、
   前記第１検査時間の間、前記第６スイッチング素子は、前記奇数番目ゲートラインに印加された前記第１駆動電圧に応答して前記放電ラインからの前記第２駆動電圧を前記偶数番目ゲートラインに提供し、
   前記第２検査時間の間、前記第５スイッチング素子は、前記偶数番目ゲートラインに印加された前記第１駆動電圧に応答して前記放電ラインからの前記第２駆動電圧を前記奇数番目ゲートラインに提供することを特徴とする請求項７記載のアレイ基板。
9. 前記第１及び第２検査回路は、前記画素部と前記ゲート駆動回路との間の領域に対応して前記基板上に具備され、前記奇数番目及び偶数番目ゲートラインの第１端部にそれぞれ電気的に連結されることを特徴とする請求項１記載のアレイ基板。
10. 前記奇数番目ゲートラインの第２端部に電気的に連結された第１ダミー検査回路と、
    前記偶数番目ゲートラインの第２端部に電気的に連結された第２ダミー検査回路と、を更に含むことを特徴とする請求項９記載のアレイ基板。
11. 前記第１ダミー検査回路は、
    前記奇数番目ゲートラインに電気的に連結された第３スイッチング素子と、
    前記第３スイッチング素子に電気的に連結され、前記奇数番目ゲートラインを検査する第１検査時間の間、第１駆動電圧を前記第３スイッチング素子に提供する第３検査ラインと、を含み、
    前記第２ダミー検査回路は、
    前記偶数番目ゲートラインに電気的に連結された第４スイッチング素子と、
    前記第４スイッチング素子に電気的に連結され、前記偶数番目ゲートラインを検査する第２検査時間の間、前記第１駆動電圧を前記第４スイッチング素子に提供する第４検査ラインと、を含むことを特徴とする請求項１０記載のアレイ基板。
12. 前記第３スイッチング素子は、前記第３検査ラインに共通的に連結された第１及び第２電極、前記奇数番目ゲートラインの第２端部に電気的に連結された第３電極を具備して、
    前記第３スイッチング素子は、前記第１検査時間の間、前記第１駆動電圧を前記奇数番目ゲートラインに伝送することを特徴とする請求項１１記載のアレイ基板。
13. 前記第４スイッチング素子は、前記第４検査ラインに共通的に連結された第１及び第２電極、前記偶数番目ゲートラインの第２端部に電気的に連結された第３電極を具備して、
    前記第４スイッチング素子は、前記第２検査時間の間、前記第１駆動電圧を前記偶数番目ゲートラインに伝送することを特徴とする請求項１１記載のアレイ基板。
14. 前記第２検査時間の間、前記第１検査ラインには第２駆動電圧が提供され、前記第３スイッチング素子は前記第２駆動電圧に応答してターンオフされ、
    前記第１検査時間の間、前記第２検査ラインには前記第２駆動電圧が提供され、前記第４スイッチング素子は前記第２駆動電圧に応答してターンオフされることを特徴とする請求項１１記載のアレイ基板。
15. 前記駆動回路を通じて流入された静電気は、前記第１及び第２検査回路によって減少されることを特徴とする請求項９記載のアレイ基板。
16. 前記駆動回路は、前記多数の画素と同じ工程を通じて同じ時間で前記基板上に形成されることを特徴とする請求項１記載のアレイ基板。
17. 前記駆動回路、前記画素部、及び前記検査回路を構成するスイッチング素子は、アモルファスシリコン薄膜トランジスタで構成されることを特徴とする請求項１記載のアレイ基板。
18. 前記第１検査回路は、前記画素部と前記ゲート駆動回路との間の領域に対応して前記基板上に具備され前記奇数番目ゲートラインの第１端部と電気的に連結され、
    前記第２検査回路は、前記偶数番目ゲートラインの第２端部と電気的に連結されることを特徴とする請求項１記載のアレイ基板。
19. アレイ基板と、
    前記アレイ基板と対向して結合する対向基板と、
    前記請求項１〜１８のいずれかに記載のアレイ基板と、
    を含むことを特徴とする表示装置。
20. 前記ゲート駆動回路は、前記多数のゲートラインに一対一対応して電気的に連結される多数のステージで構成され、
    前記多数のステージは、互いに従属的に連結され前記ゲート信号を対応するゲートラインに順次に出力することを特徴とする請求項１９記載の表示装置。

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