JPH11326424A - 半導体素子検査装置及び半導体素子検査方法 - Google Patents

Abstract

(57)【要約】 【課題】実際の駆動時と同様な状態で複数のＴＦＴの動
作の良否を一度に検査することが可能な半導体素子検査
装置及び半導体素子検査方法を提供する。 【解決手段】各検査プローブ１８と各ゲート電極の間の
静電容量を夫々測定する共振部２８と、測定された静電
容量により各ＴＦＴが不良品か否かを判定するＣＰＵ２
０と、を備え、ＣＰＵ２０は、各ゲート電極に駆動電圧
を印加後の静電容量の合計と、予め測定した一の良品Ｔ
ＦＴに基づいて定められた静電容量に一度に検査される
ＴＦＴ３０の数を乗じた値とが等しい時、駆動電圧が印
加された各ＴＦＴを良品と判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネル等の駆
動用に用いられる薄膜トランジスタが不良品か否かを検
査する半導体素子検査装置の技術分野に属する。

【０００２】

【従来の技術】近年、表示装置としての液晶パネルにお
いて、当該液晶パネルに含まれる各画素部内に薄膜トラ
ンジスタを夫々含み、当該薄膜トランジスタをスイッチ
ング素子として活用することにより画素電極を介して液
晶層に駆動電圧を加えて当該液晶パネルを駆動するタイ
プの液晶パネルが一般化しつつある。

【０００３】ここで、上述した液晶パネルの製造工程に
おいては、薄膜加工技術等を用いて製造された夫々の薄
膜トランジスタが正常に動作するか否かを検査する必要
があるが、従来では、当該検査は、例えば、製造者が拡
大鏡等を用いて目視により出来上がった薄膜トランジス
タの形状を見て不良品か否かを判定するか、又は、いわ
ゆるサーキットテスタを用いて一つずつ不良品か否かを
判定していた。

【０００４】

【発明が解決しようとする課題】しかしながら、微細加
工技術が進歩した今日では、上記液晶パネルの小型化が
顕著であり、これに伴って画素部内の薄膜トランジスタ
も小型化する傾向が強い。

【０００５】また、薄膜トランジスタ自体のスイッチン
グ特性は、実際に駆動電圧を印加した状態で確認するこ
とが望ましいが、上述した目視による判定では、上記小
型化の傾向とあいまって、形状自体を確実に判定するこ
とが困難であると共に実際の動作時と同様な駆動電圧を
印加した状態での良否の判定ができないという問題点が
あった。

【０００６】更に、上記サーキットテスタを用いた判定
でも、当該判定時に上記駆動電圧を印加して判定するわ
けではないので、実際の動作状態の良否を判定すること
ができないという問題点があった。

【０００７】一方、例えば、上記液晶パネルが出来上が
った後で実際の駆動電圧を印加して各薄膜トランジスタ
の動作状態の良否を検査することも可能であるが、この
場合に、もし、動作不良の薄膜トランジスタが発見され
た場合には、当該液晶パネルは不良品となるのであり、
このときには、当該不良品となった液晶パネルについて
は、薄膜トランジスタを形成した以降の製造工程全てが
無駄となり、著しく不効率となるという問題点もあっ
た。

【０００８】更にまた、従来の目視又はサーキットテス
タを用いた検査方法では、薄膜トランジスタをほぼ一つ
づつ検査することしかできず、上記液晶パネルのように
数万個以上の薄膜トランジスタを含む表示装置では、そ
れに含まれている薄膜トランジスタを全て検査するため
に膨大な時間と労力が必要となるという問題点もある。

【０００９】そこで、本発明は、上記各問題点に鑑みて
為されたもので、その課題は、製造工程途中において、
実際の駆動時と同様な状態で薄膜トランジスタの動作の
良否を迅速且つ確実に検査することが可能な半導体素子
検査装置及び半導体素子検査方法を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、複数の薄膜トランジス
タに対応する位置に、各前記薄膜トランジスタのゲート
電極及び前記半導体層を含んで夫々構成される容量回路
の静電容量を検出するための複数の検査プローブを配置
する配置手段と、各前記薄膜トランジスタの前記ゲート
電極に対して、予め設定された所定の駆動電圧を同時且
つ各前記薄膜トランジスタ毎に夫々印加する印加手段
と、各前記容量回路の前記静電容量を前記駆動電圧を印
加後に測定する測定手段と、前記測定された各静電容量
に基づいて各前記薄膜トランジスタを判定する判定手段
と、を備えることを特徴とする。

【００１１】請求項１に記載の発明の作用によれば、配
置手段は、複数の薄膜トランジスタの駆動時に反転層が
夫々形成される当該薄膜トランジスタの半導体層の領域
に対応する位置に複数の検査プローブを夫々同時に配置
する。

【００１２】一方、印加手段は、各薄膜トランジスタの
ゲート電極に対して、各薄膜トランジスタに対応して設
定された所定の駆動電圧を同時且つ各薄膜トランジスタ
毎に夫々印加する。

【００１３】これらにより、測定手段は、各容量回路の
静電容量を駆動電圧を印加後において同時に測定する。

【００１４】そして、判定手段は、測定された各静電容
量に基づいて各薄膜トランジスタが不良品か否かを判定
する。

【００１５】よって、実際の駆動時に印加される駆動電
圧を印加した後において測定された静電容量に基づいて
各薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で各薄膜トランジスタの良否を検
査することができる。

【００１６】また、複数の薄膜トランジスタの良否を一
度に検査できるので、検査効率が向上する。

【００１７】上記の課題を解決するために、請求項２に
記載の発明は、前記判定手段は、各前記ゲート電極に前
記駆動電圧を夫々印加したときの各前記静電容量と、良
品である一の前記薄膜トランジスタについて、当該一の
薄膜トランジスタの前記ゲート電極に前記駆動電圧を印
加したときの当該一の薄膜トランジスタに関する前記容
量回路の静電容量に前記複数の検査プローブが一度に配
置される前記薄膜トランジスタの数を乗じた値とを比較
することにより、当該駆動電圧が同時に印加された各前
記薄膜トランジスタが不良品か否かを判定することを特
徴とする。

【００１８】請求項２に記載の発明の作用によれば、請
求項１に記載の発明の作用に加えて、判定手段は、各ゲ
ート電極に駆動電圧を夫々印加したときの各静電容量
と、良品である一の薄膜トランジスタについて、当該一
の薄膜トランジスタのゲート電極に駆動電圧を印加した
ときの当該一の薄膜トランジスタに関する容量回路の静
電容量に複数の検査プローブが一度に配置される薄膜ト
ランジスタの数を乗じた値とを比較することにより、当
該駆動電圧が同時に印加された各薄膜トランジスタが不
良品か否かを判定する。

【００１９】よって、実際の駆動時に印加される駆動電
圧を印加した状態で各薄膜トランジスタが不良品か否か
が判定できるので、実際の駆動時と同じ状態で正確に各
薄膜トランジスタの良否を検査することができる。

【００２０】上記の課題を解決するために、請求項３に
記載の発明は、前記測定手段は、測定すべき各前記静電
容量と予め設定された所定のインダクタンスとにより構
成される閉回路の共振周波数を測定することにより、当
該各静電容量を夫々測定すると共に、前記判定手段は、
各前記駆動電圧を夫々印加した後における前記共振周波
数に基づいて、当該駆動電圧が夫々印加された各前記薄
膜トランジスタが不良品か否かを判定することを特徴と
する。

【００２１】請求項３に記載の発明の作用によれば、請
求項１又は２に記載の発明の作用に加えて、測定手段
は、測定すべき各静電容量と所定のインダクタンスとに
より構成される閉回路の共振周波数を測定することによ
り、当該各静電容量を夫々測定する。

【００２２】そして、判定手段は、各駆動電圧を夫々印
加した後における共振周波数に基づいて、当該駆動電圧
が夫々印加された各薄膜トランジスタが不良品か否かを
判定する。

【００２３】よって、より正確且つ迅速に各薄膜トラン
ジスタを検査することができる。

【００２４】上記の課題を解決するために、請求項４に
記載の発明は、請求項１から３のいずれか一項に記載の
半導体素子検査装置において、各前記薄膜トランジスタ
は、液晶パネルにおける各画素部内に夫々配置され、当
該画素部に対応する液晶を駆動するための薄膜トランジ
スタであると共に、前記判定手段は、各前記薄膜トラン
ジスタが不良品か否かの判定を、前記液晶パネルの製造
工程中において行うように構成される。

【００２５】請求項４に記載の発明の作用によれば、各
前記薄膜トランジスタは、液晶パネルにおける各画素部
内に夫々配置され、当該画素部に対応する液晶を駆動す
るための薄膜トランジスタであると共に、前記判定手段
は、各前記薄膜トランジスタが不良品か否かの判定を、
前記液晶パネルの製造工程中において行うことを特徴と
する。

【００２６】請求項１から３のいずれか一項に記載の発
明の作用に加えて、各薄膜トランジスタは、液晶パネル
における各画素部内に夫々配置され、当該画素部に対応
する液晶を駆動するための薄膜トランジスタであると共
に、判定手段は、各薄膜トランジスタが不良品か否かの
判定を、液晶パネルの製造工程中において行う。

【００２７】よって、液晶パネルの製造工程上におい
て、当該製造されている液晶パネルの良否を迅速に判定
することができる。

【００２８】上記の課題を解決するために、請求項５に
記載の発明は、複数の薄膜トランジスタに対応する位置
に、各前記薄膜トランジスタのゲート電極及び前記半導
体層を含んで夫々構成される容量回路の静電容量を検出
するための複数の検査プローブを配置する配置工程と、
各前記薄膜トランジスタの前記ゲート電極に対して、各
前記薄膜トランジスタに対応して予め設定された所定の
駆動電圧を同時且つ各前記薄膜トランジスタ毎に夫々印
加する印加工程と、各前記容量回路の前記静電容量を前
記駆動電圧を印加後に同時に測定する測定工程と、前記
測定された各静電容量に基づいて各前記薄膜トランジス
タを判定する判定工程と、を備えることを特徴とする。

【００２９】請求項５に記載の発明の作用によれば、配
置工程において、複数の薄膜トランジスタの駆動時に反
転層が夫々形成される当該薄膜トランジスタの半導体層
の領域に対応する位置に複数の検査プローブを夫々同時
に配置する。

【００３０】一方、印加工程において、各薄膜トランジ
スタのゲート電極に対して、各薄膜トランジスタに対応
して設定された所定の駆動電圧を同時且つ各薄膜トラン
ジスタ毎に夫々印加する。

【００３１】これらにより、測定工程において、各容量
回路の静電容量を駆動電圧を印加後において同時に測定
する。

【００３２】そして、判定工程において、測定された各
静電容量に基づいて各薄膜トランジスタが不良品か否か
を判定する。

【００３３】よって、実際の駆動時に印加される駆動電
圧を印加した後において測定された静電容量に基づいて
各薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で各薄膜トランジスタの良否を検
査することができる。

【００３４】また、複数の薄膜トランジスタの良否を一
度に検査できるので、検査効率が向上する。

【００３５】上記の課題を解決するために、請求項６に
記載の発明は、前記判定工程において、各前記ゲート電
極に前記駆動電圧を夫々印加したときの各前記静電容量
と、良品である一の前記薄膜トランジスタについて、当
該一の薄膜トランジスタの前記ゲート電極に前記駆動電
圧を印加したときの当該一の薄膜トランジスタに関する
前記容量回路の静電容量に前記複数の検査プローブが一
度に配置される前記薄膜トランジスタの数を乗じた値と
を比較することにより、当該駆動電圧が同時に印加され
た各前記薄膜トランジスタが不良品か否かを判定するこ
とを特徴とする。

【００３６】よって、実際の駆動時に印加される駆動電
圧を印加した状態で各薄膜トランジスタが不良品か否か
が判定できるので、実際の駆動時と同じ状態で正確に各
薄膜トランジスタの良否を検査することができる。

【００３７】上記の課題を解決するために、請求項７に
記載の発明は、前記測定工程において、測定すべき各前
記静電容量と予め設定された所定のインダクタンスとに
より構成される閉回路の共振周波数を測定することによ
り、当該各静電容量を夫々測定すると共に、前記判定工
程において、各前記駆動電圧を夫々印加した後における
前記共振周波数に基づいて、当該駆動電圧が夫々印加さ
れた各前記薄膜トランジスタが不良品か否かを判定する
ことを特徴とする。

【００３８】請求項７に記載の発明の作用によれば、請
求項５又は６に記載の発明の作用に加えて、測定工程に
おいて、測定すべき各静電容量と所定のインダクタンス
とにより構成される閉回路の共振周波数を測定すること
により、当該各静電容量を夫々測定する。

【００３９】そして、判定工程において、各駆動電圧を
夫々印加した後における共振周波数に基づいて、当該駆
動電圧が夫々印加された各薄膜トランジスタが不良品か
否かを判定する。

【００４０】よって、より正確且つ迅速に各薄膜トラン
ジスタを検査することができる。

【００４１】上記の課題を解決するために、請求項８に
記載の発明は、各前記薄膜トランジスタは、液晶パネル
における各画素部内に夫々配置され、当該画素部に対応
する液晶を駆動するための薄膜トランジスタであると共
に、前記判定工程において、各前記薄膜トランジスタが
不良品か否かの判定を、前記液晶パネルの製造工程中に
おいて行うことを特徴とする。

【００４２】請求項８に記載の発明の作用によれば、請
求項５から７のいずれか一項に記載の発明の作用に加え
て、各薄膜トランジスタは、液晶パネルにおける各画素
部内に夫々配置され、当該画素部に対応する液晶を駆動
するための薄膜トランジスタであると共に、判定工程に
おいて、各薄膜トランジスタが不良品か否かの判定を、
液晶パネルの製造工程中において行う。

【００４３】よって、液晶パネルの製造工程上におい
て、当該製造されている液晶パネルの良否を迅速に判定
することができる。

【００４４】

【発明の実施の形態】次に、本発明に好適な実施の形態
について、図面を用いて説明する。なお、以下に説明す
る実施形態は、液晶パネル内の各画素部毎に配置されて
いる薄膜トランジスタ（以下、単にＴＦＴ（Thin Film
Transistor）と称する。）の動作状況を、当該液晶パ
ネルの製造工程途中のＴＦＴの形成が終了した段階で複
数のＴＦＴについて一度に検査するための検査装置に本
発明を適用した場合の実施の形態である。

【００４５】（Ｉ）原理 始めに、具体的な実施形態を説明する前に、本発明の原
理について図1を用いて説明する。

【００４６】先ず、本発明に係る検査装置がその検査の
対象とするＴＦＴの構成について、図１（ａ）を用いて
説明する。なお、図１（ａ）は、本発明の検査対象に係
るＴＦＴとしての逆スタガ型ＴＦＴの構成を示す断面図
である。

【００４７】図１（ａ）に示すように、本発明の検査対
象としての逆スタガ型のＴＦＴ３０は、ガラス等の基板
１５上に形成されるものであり、当該ＴＦＴ３０の駆動
時に所定の駆動電圧が印加されるゲート電極１６と、当
該ゲート電極１６を包含するように形成された窒化シリ
コン等よりなる絶縁層１４と、ＴＦＴ３０の駆動時にお
いてゲート電極１６に印加された駆動電圧により後述す
る反転層１７が形成されるアモルファスシリコン（ａ−
Ｓｉ）等よりなる半導体層１３と、当該半導体層１３と
後述するソース電極１２又はドレイン電極１０とを接続
するためにドナーが高濃度にドーピングされているｎ＋
層１３’と、ＴＦＴ３０が含まれる液晶パネル内の画素
電極に接続されている上記ドレイン電極１０と、当該画
素電極に供給すべきデータ信号（当該液晶パネルを用い
て表示すべき画像に対応するデータ信号）が外部から印
加されるソース電極１２と、により構成されている。

【００４８】次に、ＴＦＴ３０の駆動時における動作を
概説する。

【００４９】ＴＦＴ３０の駆動時においては、先ず、ソ
ース電極１２に上記データ信号が印加されると共に、ゲ
ート電極１６に上記駆動電圧が印加される。

【００５０】そして、ゲート電極１６に駆動電圧が印加
されると、これにより絶縁層１４内のゲート電極１６の
近辺に正孔が誘起される。

【００５１】次に、当該誘起された正孔の静電力によ
り、半導体層１３内のゲート電極１６の近辺（すなわ
ち、半導体層１３内のソース電極１２とドレイン電極１
０との間の領域のゲート電極１６に近い部分）に電子が
誘起され、当該誘起された電子により図１（ａ）に示す
反転層１７が形成される。

【００５２】そして、当該反転層１７内にソース電極１
２に印加されているデータ信号がドレイン電極１０に到
達するためのいわゆるチャネルが形成され、これによ
り、当該データ信号がドレイン電極１０から上記画素電
極に印加され、当該画素電極に対応する領域の液晶が駆
動されてデータ信号に対応した画像が表示される。

【００５３】ここで、上記液晶パネルの製造工程途中で
あって、ＴＦＴ３０の形成が完了した直後に、図１
（ａ）に示すような後述する検査プローブ１８を半導体
層１３を挟んでゲート電極１６に対向する位置に配置し
たとき、当該検査プローブ１８とゲート電極１６との間
に形成される静電容量を考えてみると、先ず、ＴＦＴ３
０が駆動されていないとき（すなわち、上記反転層１７
が半導体層１３内に形成されていないとき）には、当該
静電容量としては、図１（ｂ）に示すように、検査プロ
ーブ１８の先端と半導体層１３の表面（ＴＦＴ３０が形
成された直後においては、ソース電極１２とドレイン電
極１０との間は空間とされており、半導体層１３の上面
が空気中に露出した状態となっている。）との間の距離
ｄxの空間が有する静電容量としてのコンデンサＣxと、
ゲート電極１６上に形成されている厚さｄaの半導体層
１３が有する静電容量としてのコンデンサＣaと、ゲー
ト電極１６と半導体層１３とに挟まれている絶縁層１４
が有する静電容量としてのコンデンサＣnとが直列に接
続されたものと等価な静電容量が形成されているとみな
すことができる。

【００５４】これに対して、ＴＦＴ３０の駆動時におい
ては、上述のように半導体層１３内に導電性を有する反
転層１７が形成されるため、半導体層１３の有する静電
容量としては、図１（ｃ）に示すように、その厚さを元
の厚さｄaから反転層１７の厚さ分だけ減少させた厚さ
ｄbの部分が有するコンデンサＣbが形成されたのと等価
となる。従って、ＴＦＴ３０が駆動されているときに
は、検査プローブ１８とゲート電極１６との間には、図
１（ｃ）に示すように、上記コンデンサＣxとコンデン
サＣnとコンデンサＣbとを直列に接続したものと等価な
静電容量が形成されているとみなすことができる。

【００５５】そこで、本発明では、各ＴＦＴ３０の駆動
中において上述した検査プローブ１８とゲート電極１６
との間に形成される静電容量を検出することを同時に検
査される複数のＴＦＴ３０について同時に行い、その結
果と、良品である一のＴＦＴ３０について、当該一のＴ
ＦＴ３０のゲート電極１６に駆動電圧を印加したときの
当該一のＴＦＴ３０に関する上記静電容量に、複数の検
査プローブ１８が一度に配置されるＴＦＴ３０の数を乗
じた値（以下、参照静電容量と称する。）とを比較する
ことにより、当該駆動電圧が同時に印加された各ＴＦＴ
３０が不良品か否かを判定することにより、各ＴＦＴ３
０を実際の駆動状態と同様な状態にしたとき（すなわ
ち、上記駆動電圧をゲート電極１６に印加したとき）に
上記反転層１７が形成されているか否かを複数のＴＦＴ
３０について一度に判定する。

【００５６】より具体的には、各ＴＦＴ３０において当
該反転層１７が形成された（すなわち、同時に検査され
る複数のＴＦＴ３０の駆動後における上述した検査プロ
ーブ１８とゲート電極１６との間に形成される静電容量
の合計値と上記参照静電容量とが等しい）ときには当該
各ＴＦＴ３０には動作不良のＴＦＴは含まれていないと
判断し、一方、それらが相互に等しくないときは、駆動
電圧を各ゲート電極１６に印加しても上記反転層１７が
形成されてらず、従って、当該各ＴＦＴ３０にはその駆
動時に反転層１７が形成されない動作不良のＴＦＴが含
まれていると判断する。

【００５７】なお、本発明においては、液晶パネル内の
ＴＦＴ３０が非常に微少な構造を有していることから、
上述した静電容量の変化を検出するに当たって、いわゆ
る走査型プローブ顕微鏡（一般には、ＡＦＭ／ＳＣａＭ
（Atomic Force Microscope（原子間力顕微鏡）／Sca
nning Capacitance Microscope（容量走査型プローブ
顕微鏡））と称されている。）を用いて上記各検査プロ
ーブ１８を各ＴＦＴ３０の位置に配置してその静電容量
の変化を検出している。

【００５８】（II）実施形態に係る液晶パネルの構成 次に、本実施形態における検査対象であるＴＦＴ３０が
含まれている液晶パネルの一例について、図２を用いて
その概要を説明する。なお、図２は、実施形態のＴＦＴ
３０を有する液晶パネルにおけるＴＦＴアレイ基板上に
設けられた各種配線、周辺回路等の構成を示すブロック
図である。

【００５９】図２に示すように、液晶パネル２００は、
例えば石英基板、ハードガラス等からなるＴＦＴアレイ
基板１を備えている。このＴＦＴアレイ基板１上には、
マトリクス状に設けられた複数の画素電極１１と、Ｘ方
向に複数配列されており夫々がＹ方向に沿って伸びるデ
ータ線３５（ソース電極線）と、Ｙ方向に複数配列され
ており夫々がＸ方向に沿って伸びる走査線３１（ゲート
電極線）と、各データ線３５と画素電極１ｌとの間に夫
々介在すると共に当該データ線３５と画素電極１１の間
における導通状態及び非導通状態を、走査線３１を介し
て夫々供給される走査信号を用いて夫々制御する複数の
上記ＴＦＴ３０とが形成されている。

【００６０】また、ＴＦＴアレイ基板１上には、複数の
データ線３５に対して、データ信号に先行して所定電圧
レベルのプリチャージ信号を夫々供給するプリチャージ
回路２０１と、上記データ信号をサンプリングして複数
のデータ線３５に夫々供給するサンプリング回路３０１
と、データ線駆動回路１０１と、走査線駆動回路１０４
とが形成されている。

【００６１】このとき、走査線駆動回路１０４は、外部
制御回路から供給される電源電圧及び基準クロック等に
基づいて、所定タイミングで走査線３１（ゲート電極
線）に走査信号をパルス的に線順次で印加する。

【００６２】一方、データ線駆動回路１０１は、外部制
御回路から供給される電源電圧、基準クロック等に基づ
き、走査線駆動回路１０４が走査信号を印加するタイミ
ングに合わせて、６つの入力信号線ＶＩＤ１〜ＶＩＤ６
の夫々について、データ線３５毎にサンプリング回路駆
動信号をサンプリング回路駆動信号線３０６を介してサ
ンプリング回路３０１に供給する。

【００６３】次に、プリチャージ回路２０１は、ＴＦＴ
２０２を各データ線３５毎に備えている。そして、プリ
チャージ信号線２０４がＴＦＴ２０２のソース電極に接
続されて、プリャージ回路駆動信号線２０６がＴＦＴ２
０２のゲート電極に接続されている。そして、プリチャ
ージ信号線２０４を介して外部電源からプリチャージ信
号を書き込むために必要な所定電圧の電源が供給される
と共に、各データ線３５について、データ信号に先行す
るタイミングでプリチャージ信号を書き込むように、外
部制御回路からプリチャージ回路駆動信号線２０６を介
してプリチャージ回路駆動信号が供給される。このと
き、プリチャージ回路２０ｌは、好ましくは中間階調レ
ベルの画素データに相当する上記プリチャージ信号を供
給する。

【００６４】更に、サンプリング回路３０１では、ＴＦ
Ｔ３０２を各データ線３５毎に備え、入力信号線ＶＩＤ
１〜ＶＩＤ６がＴＦＴ３０２のソース電極に接読され、
サンプリング回路駆動信号線３０６がＴＦＴ３０２のゲ
ート電極に接続されている。そして、入力信号線ＶＩＤ
１〜ＶＩＤ６を介して、６相展開された６つのパラレル
な画像信号が入力されると、これらの画像信号をサンプ
リングする。

【００６５】また、データ線駆動回路１０１からサンプ
リング回路駆動信号線３０６を介してサンプリング回路
駆動信号が入力されると、６つの入力信号線ＶＩＤ１〜
ＶＩＤ６夫々についてサンプリングされた画像信号を、
６つの隣接するデータ線３５からなるグループ毎に順次
当該データ線３５に印加する。

【００６６】このとき、プリチャージ回路２０１及びサ
ンプリング回路３０１は、図１中斜線領域で示すよう
に、対向基板に形成された遮光性の周辺見切り５３に対
向する位置のＴＦＴアレイ基板１上に設けられており、
データ線駆動回路１０１及び走査線駆動回路１０４は、
液晶層に面しないＴＦＴアレイ基板１の周辺部分上に設
けられている。

【００６７】そして、上述した液晶パネル２００におい
て、画像表示時に、各画素部内のＴＦＴ３０が駆動電圧
（上記走査信号として印加される）に対応して正常に動
作しないと、夫々の画素電極１１に対してデータ線３５
からのデータ信号が印加されずにその画素部では液晶が
駆動されない（すなわち、データ信号に対応する画像が
表示されない。）こととなるため、当該液晶パネル２０
０の製造工程において、後述する検査装置Ｓにより夫々
のＴＦＴ３０の動作状態が検査されるのである。

【００６８】（III）実施形態 次に、本発明に係る検査装置の実施形態について、図３
乃至図６を用いて説明する。なお、図３は検査装置の全
体構成を示すブロック図であり、図４は検査プローブ１
８が一度に検査されるＴＦＴ３０の数だけ形成されてい
るプローブ部の構成を示す平面図及び断面図であり、図
５は当該検査装置内に検査対象である複数のＴＦＴ３０
内の静電容量（図１（ｂ）又は（ｃ）参照）を含んで形
成される共振回路を示す回路図であり、図６は検査装置
における検査工程を示すフローチャートである。

【００６９】始めに、実施形態に係る検査装置の構成に
ついて、図３乃至図５を用いて説明する。

【００７０】図３に示すように、実施形態に係る検査装
置Ｓは、判定手段としてのＣＰＵ２０と、インターフェ
ース２１と、スキャン回路２２と、サーボ回路２３と、
モータ２４と、配置手段としての駆動ステージ２５と、
ピエゾスタック２６と、プローブ部Ｐと、試料ステージ
２７と、測定手段としての共振部２８と、ロックインア
ンプ２９と、接続線４０及び４１と、印加手段としての
ゲート電圧印加回路４２と、により構成されている。

【００７１】また、プローブ部Ｐは、図４に示すよう
に、２５個の上記検査プローブ１８と、カンチレバーを
介して各検査プローブ１８を規則的に配列して支持し、
ピエゾスタック２６に接続するための支持板５０とによ
り構成されている。

【００７２】更に、共振部２８内には、図１（ｂ）又は
（ｃ）に示すコンデンサＣx、コンデンサＣn及びコンデ
ンサＣb（又はコンデンサＣa）を含んで後述する共振回
路を構成するための固有インダクタンスＬｓ及び固有コ
ンデンサＣｓと交流電源Ｄとが含まれている。

【００７３】ここで、プローブ部Ｐにおいては、図４
（ａ）（下側から見た平面図）及び図４（ｂ）（側面
図）に示すように、支持板５０の下面に各検査プローブ
１８がマトリクス状に配置されており、各検査プローブ
１８は、スキャム（ＳＣaＭ）電極５１を介して夫々一
行毎に纏められて接続線４１に接続されている。このと
き、支持板５０上の各検査プローブ１８の間隔は、液晶
パネル上に形成されているＴＦＴ３０の間隔と行方向及
び列方向の夫々について一致しており、図４（ｃ）に示
すように、各検査プローブ１８を形成された各ＴＦＴ３
０に対面するように配置した時には、夫々の検査プロー
ブ１８と対応する各ＴＦＴ３０との関係が、図１に示す
ような位置関係となる。

【００７４】次に、各部の概要動作を説明する。

【００７５】試料ステージ２７は、ＴＦＴ３０が形成さ
れた直後で当該ＴＦＴ３０上に液晶パネル２００を構成
するための液晶層、画素電極１１等が形成される前の状
態（すなわち、ＴＦＴ３０における上記ソース電極１２
とドレイン電極１０との間の半導体層１３上に空間があ
る状態）のＴＦＴアレイ基板１を固定載置する。

【００７６】このとき、当該ＴＦＴアレイ基板１内の各
画素部毎のゲート電極１６には、ＣＰＵ１０からの制御
信号Ｓgcに基づくゲート電圧印加回路４２の動作によ
り、ゲート駆動信号Ｓgdとして上記反転層１７を形成さ
せるための駆動電圧が夫々のゲート電極１６毎に印加さ
れる。

【００７７】一方、ピエゾスタック２６及び駆動ステー
ジ２５は、各検査プローブ１８を含むプローブ部Ｐを支
持し、モータ２４からの駆動信号Ｓdに基づいて、プロ
ーブ部Ｐを検査対象となる２５個のＴＦＴ３０上の検査
位置（図１参照）に配置する。

【００７８】このとき、インターフェース２１は、ＣＰ
Ｕ２０からの制御信号Ｓcに対してインターフェース処
理を施し、スキャン回路２２に出力する。

【００７９】そして、スキャン回路２２は、複数個形成
されているＴＦＴ３０のうち、検査対象となるＴＦＴ３
０を決定し、その位置にプローブ部Ｐを移動させるべく
スキャン信号Ｓcaをサーボ回路２３に出力する。

【００８０】次に、サーボ回路２３は、入力されたスキ
ャン信号Ｓcaに基づいて、検査対象となるＴＦＴ３０の
位置に正確にプローブ部Ｐ（検査プローブ１８）を位置
させるべくモータ２４を駆動して上記駆動信号Ｓdを出
力させるためのサーボ信号Ｓsvを生成して当該モータ２
４に出力する。

【００８１】これと並行して、各検査プローブ１８とス
キャム電極５１及び接続線４１を介して接続されている
共振部２８では、接続線４０を介して夫々接続されてい
る検査対象となる２５個のＴＦＴ３０の各ゲート電極１
６と、各検査プローブ１８と、当該共振部２８内の上記
固有コンデンサＣs、固有インダクタンスＬs及び交流電
源Ｄとにより、当該ゲート電極１６に駆動電圧を印加し
た後で夫々に共振回路が構成される。そして、当該駆動
電圧を印加する前後で当該共振回路の共振周波数が検出
され、検出された共振周波数に対応する周波数信号Ｓf
が出力される。ここで、上記共振周波数の具体的な検出
方法としては、例えば、上記構成された共振回路におけ
る並列共振が開始された後、その共振周波数をいわゆる
Ｑメータを用いた図示しない周波数検出回路により検出
し、当該検出した共振周波数に対応する上記周波数信号
Ｓｆを出力するように構成することができる。

【００８２】ここで、駆動電圧をゲート電極１６に印加
する前後に構成される共振回路について、図５を用いて
説明する。なお、図５において、図５（ａ）は駆動電圧
が印加される前に複数のＴＦＴ３０について構成される
共振回路を示し、図５（ｂ）は駆動電圧が印加されて各
ＴＦＴ３０の半導体層１３内に反転層１７が形成された
ときに当該各ＴＦＴ３０について構成される共振回路を
示している。また、図５（ａ）又は図５（ｂ）におい
て、一のＴＦＴ３０内に構成される直列容量回路の下部
に示す括弧付き番号は、各ＴＦＴ３０の番号を示してい
る。

【００８３】図５（ａ）に示すように、ゲート電極１６
に駆動電圧を印加する前には、上記反転層１７が形成さ
れていないので、各ＴＦＴ３０において検査プローブ１
８とゲート電極１６との間に形成される静電容量は、上
述のように、コンデンサＣx、コンデンサＣa及びコンデ
ンサＣnを直列に接続したものと等価となっている（図
１（ｂ）参照）。そして、このコンデンサＣx、コンデ
ンサＣa及びコンデンサＣnの直列接続は、検査対象とな
った２５個のＴＦＴ３０の夫々について形成されてい
る。そこで、各ＴＦＴ３０におけるコンデンサＣx、コ
ンデンサＣa及びコンデンサＣnの直列接続と夫々並列
に、交流電源Ｄと固有インダクタンスＬs及び固有コン
デンサＣsを直列接続したものを接続すると、図５
（ａ）に示すような共振回路が全体として形成される。

【００８４】一方、ゲート電極１６に駆動電圧を印加し
た後には、半導体層１３内に反転層１７が形成されるの
で、各ＴＦＴ３０において検査プローブ１８とゲート電
極１６とに間に形成される静電容量は、上述のように、
コンデンサＣx、コンデンサＣb及びコンデンサＣnを直
列に接続したものと等価となっている（図１（ｃ）参
照）。そして、このコンデンサＣx、コンデンサＣb及び
コンデンサＣnの直列接続は、上記駆動電圧を印加しな
い時と同様に、検査対象となった２５個のＴＦＴ３０の
夫々について形成されている。そこで、このコンデンサ
Ｃx、コンデンサＣb及びコンデンサＣnの直列接続と夫
々並列に、交流電圧Ｄと固有インダクタンスＬs及び固
有コンデンサＣsを直列接続したものを接続すると、図
５（ｂ）に示すような共振回路が形成される。

【００８５】ここで、図５（ａ）に示す共振回路の共振
周波数をＦ25offとし、図５（ｂ）に示す共振回路の共
振周波数をＦ25onとしたとき、夫々の共振周波数Ｆ25on
及び共振周波数をＦ25offを算出する方法について具体
的に説明する。

【００８６】先ず、検査プローブ１８が配置された一の
ＴＦＴ３０のみに注目すると、共振部２８内の交流電圧
Ｄと固有インダクタンスＬs及び固有コンデンサＣsと、
当該一のＴＦＴ３０におけるコンデンサＣx、コンデン
サＣb及びコンデンサＣnの直列接続とを並列に接続した
容量回路において、駆動電圧を印加する前の共振周波数
Ｆaと駆動電圧を印加した後の共振周波数Ｆbとは、夫々
以下の式（１）及び（２）で示される。

【００８７】

【数１】

【００８８】ここで、εは空気中の誘電率であり、Ｓは
反転層１７の基板１５に平行な面の面積である。また、
ｄaは半導体層１３全体の厚さであり（図１（ｂ）参
照）、ｄbは駆動電圧の印加時に反転層１７が形成され
る部分以外の半導体１３の厚さである（図１（ｃ）参
照）。

【００８９】次に、一度に検査プローブ１８が配置され
る２５個のＴＦＴ３０全体について同様に考えると、各
検査プローブ１８と対応する各ＴＦＴ３０とを夫々含む
容量回路内の静電容量を全て加算したものが一度に検出
される全体の静電容量となるから、共振部２８内の交流
電圧Ｄと固有インダクタンスＬs及び固有コンデンサＣs
との間で形成される並列共振回路（図５参照）全体の共
振周波数Ｆ25on及びＦ25offは以下の式（３）及び
（４）で示される。

【００９０】Ｆ25on＝２５×Ｆb …（３） Ｆ25off＝２５×Ｆa …（４） 従って、本実施形態では、検査対象のＴＦＴ３０の各ゲ
ート電極１６に駆動電圧を印加する前は、交流電源Ｄに
より共振回路に交流電流を印加すると、共振周波数Ｆ25
offに対応する値の周波数信号Ｓfが共振部２８から出力
され、一方、各ゲート電極１６に駆動電圧を印加した後
は、上記交流電流を印加すると共振周波数Ｆ25onに対応
する値の周波数信号Ｓfが共振部２８から出力されるこ
ととなる。

【００９１】そこで、駆動電圧を印加後の周波数信号Ｓ
fを検出し、それにより示される共振周波数Ｆ２５onが
予め別途計測されていた良品であるＴＦＴ３０一個につ
いての上記共振周波数Ｆbの２５倍となっていれば、駆
動電圧を印加したことにより２５個全てのＴＦＴ３０に
おいて上記反転層１７が形成され、従って、その時の検
査対象であるＴＦＴ３０内は正常に動作するＴＦＴであ
ると判定できる。また、駆動電圧を印加後に測定した周
波数信号Ｓfにより示される共振周波数Ｆ25onが上記共
振周波数Ｆbの２５倍となっていなければ、駆動電圧を
印加しても各ＴＦＴ３０に反転層１７が形成されていな
いこととなり、従って、その時の検査対象であるＴＦＴ
３０内には正常に動作しない不良なＴＦＴ３０が含まれ
ていると判定できる。

【００９２】このため、ロックインアンプ２９は、上記
周波数信号Ｓfを所定の増幅率で増幅し、増幅周波数信
号ＳafとしてＣＰＵ２０に出力し、これにより、ＣＰＵ
２０は駆動電圧を印加後の増幅周波数信号Ｓafで示され
る共振周波数Ｆ25onと上記共振周波数Ｆbの２５倍の値
とを比較することにより、検査対象となっている２５個
の各ＴＦＴ３０の動作状態の良否を判定し、その結果を
表示信号Ｓdpとしてディスプレイ４３に出力し、当該デ
ィスプレイ４３がその結果を所定の形式で表示する。

【００９３】次に、上述の構成及び動作を有する検査装
置Ｓを用いた本実施形態に係る検査動作について、図６
に示すフローチャートを用いて説明する図６に示すよう
に、実施形態の検査動作においては、始めに、ＴＦＴア
レイ基板１上に形成されているＴＦＴ３０の番号を示す
パラメータＮを初期化する（ステップＳ１）。

【００９４】次に、検査装置ＳにおけるＡＦＭとしての
機能を用いて、検査プローブ１８を支持する図示しない
カンチレバーにより原始間力による変位を測定し、各検
査プローブ１８の先端と半導体層１３の表面との距離ｄ
xを測定する（ステップＳ２）。

【００９５】次に、検査対象となっている２５個のＴＦ
Ｔ３０の各ゲート電極１６にゲート電圧印加回路４２に
より駆動電圧を夫々印加し（ステップＳ３）、パラメー
タＮを２５だけインクリメントして（ステップＳ４）、
そのままの状態で図５（ｂ）に示す共振回路（図５
（ｂ）は正常に反転層１７が形成された場合の共振回路
であり、これに対して正常に反転層１７が形成されない
と、図５（ａ）に示す共振回路が依然として並列共振す
ることとなる。）を並列共振させ、その時の共振周波数
Ｆmeasを検出する（ステップＳ５）。

【００９６】そして、ＣＰＵ２０において、図示しない
メモリに記憶しておいた上記共振周波数Ｆｂ（図６に示
す処理の前に予め一個の良品であるＴＦＴ３０について
計測しておいたもの。）を２５倍した値（共振周波数Ｆ
２５on）と上記共振周波数Ｆmeas（ステップＳ５参照）
とを比較する（ステップＳ６）。

【００９７】そして、共振周波数Ｆ２５onと共振周波数
Ｆmeasとが等しくないときは（ステップＳ６；ＮＯ）、
各ゲート電極１６に駆動電圧が印加されたにも拘わらず
いずれかのＴＦＴ３０において反転層１７が形成されず
に共振周波数が変化しなかったものとして、そのときに
検査対象となっていたＴＦＴ３０の中に不良品が含まれ
ており、従って現在検査中のＴＦＴアレイ基板１は不良
品である旨の表示をして（ステップＳ９）処理を終了す
る。

【００９８】一方、ステップＳ６の判定において、共振
周波数Ｆ２５onと共振周波数Ｆmeasとが等しいときは
（ステップＳ６；ＹＥＳ）、次に、現在のパラメータＮ
の値がＴＦＴ３０の最大番号である番号Ｋと等しいか否
かを判定し（ステップＳ７）、等しくないときは（ステ
ップＳ７；ＮＯ）、現在駆動電圧が印加されていた各Ｔ
ＦＴ３０は正常に反転層１７が形成されたことにより共
振周波数が変化したとして、当該各ＴＦＴ３０を正常に
動作するＴＦＴと判定し、次の一群に相当する２５個の
ＴＦＴ３０を検査すべく、スキャン回路２２及びサーボ
回路２３によりモータ２４を駆動して検査プローブ１８
を当該次の一群に相当する各ＴＦＴ３０の位置に移動さ
せ（ステップＳ１０）、上記ステップＳ４に移行して上
述した動作を繰り返す。

【００９９】一方、ステップＳ７の判定において、パラ
メータＮの値がＴＦＴ３０の最大番号と等しいときは
（ステップＳ７；ＹＥＳ）、全てのＴＦＴ３０に対する
検査が終了し且つ動作不良のＴＦＴ３０が発見されなか
ったとして、現在検査中のＴＦＴアレイ基板１は良品で
ある旨の表示をして（ステップＳ８）処理を終了する。

【０１００】以上説明したように、実施形態の検査装置
Ｓの動作によれば、実際の駆動時に印加される駆動電圧
を印加した状態でＴＦＴ３０が不良品か否かが判定でき
るので、実際の駆動時と同じ状態で正確に当該ＴＦＴ３
０の良否を検査することができる。

【０１０１】また、２５個のＴＦＴ３０の良否を一度に
検査できるので、検査効率が著しく向上する。

【０１０２】更に、各検査プローブ１８と各ゲート電極
１８との間の静電容量と共振部２８内の固有インダクタ
ンスＬs及び固有コンデンサＣsとにより構成される閉回
路の共振周波数を測定することにより当該静電容量を測
定すると共に、駆動電圧を印加する前後における共振周
波数の変化に基づいて、当該駆動電圧が印加されたＴＦ
Ｔ３０が不良品か否かを判定するので、より正確且つ迅
速に各ＴＦＴ３０を検査することができる。

【０１０３】更に、液晶パネル２００の製造工程上にお
いて、当該製造されている液晶パネル２００の良否を判
定することができる。

【０１０４】なお、上記ステップＳ８又はＳ９を終了し
た後には、不良品と判定された液晶パネル２００をその
製造工程からはずす等の処理が行われることとなる。

【０１０５】（IV）変形形態 次に、本発明の変形形態について説明する。

【０１０６】上述した実施形態においては、検査対象と
なるＴＦＴ３０として、逆スタガ型のＴＦＴを用いた場
合について説明したが、これ以外に、図７に示すような
正スタガ型のＴＦＴに対しても本発明を適用することが
できる。

【０１０７】この場合には、図７（ａ）に示すようなＴ
ＦＴ３０’において、反転層１７は、絶縁層１４の直下
の半導体層１３の部分に形成される。そして、図３にお
ける接続線４０は半導体層１３に接続されることとな
る。

【０１０８】更に、図７（ａ）に示すように検査プロー
ブ１８を配置したときには、当該検査プローブ１８と半
導体層１３との間に図７（ｂ）に示すような静電容量が
形成され、このうち、半導体層１３内に等価的に形成さ
れるコンデンサＣaの静電容量が、駆動電圧印加後の反
転層１７が形成された後には、当該反転層１７の厚さだ
け減じた厚さを有する半導体層１３の静電容量（図１
（ｃ）に示すコンデンサＣbの静電容量）に変化し、こ
の静電容量の変化が検出されて反転層１７の有無、すな
わち、ＴＦＴ３０’の動作状態の良否が検査されること
となる。

【０１０９】上述した変形形態の場合でも、上記実施形
態と同様な効果を奏することができる。

【０１１０】なお、上述の実施形態及び変形形態におけ
るステップＳ７の判定においては、共振周波数Ｆ２５on
と共振周波数Ｆmeasとが一致しないときに各ＴＦＴ３０
が不良品であると判定しているが、これ以外に、共振回
路を構成する各コンデンサの容量値又はインダクタンス
のインダクタンス値のばらつきを考慮して、当該共振周
波数Ｆ２５onと共振周波数Ｆmeasとの差が予め設定され
た一定値以下であるときに各ＴＦＴ３０が不良品である
と判定してもよい。

【０１１１】更に、上述の実施形態においては、共振周
波数Ｆ２５onと共振周波数Ｆmeas一致したか否かのみを
判定して検査したが、これ以外に、共振周波数Ｆ２５on
と共振周波数Ｆmeasとが一致しない時、その差がどの程
度あるかを検出することにより、一度に検査するＴＦＴ
３０のうち、いくつのＴＦＴ３０が不良品であるかを判
定することもできる。これは、一群のＴＦＴ３０を含む
静電容量の和が単純な代数和であることによるものであ
る。

【０１１２】更に、上述の実施形態及び変形形態では、
液晶パネル２００の画素部に形成されているＴＦＴを検
査する場合について説明したが、これ以外に、本発明
は、当該画素以外の、例えば上述したプリチャージ回路
２０１、走査線駆動回路１０４、データ線駆動回路１０
１又はサンプリング回路３０６内に形成されているＴＦ
Ｔを液晶パネル２００の製造工程途中において検査する
場合に適用することも可能である。

【０１１３】更にまた、本発明は、液晶パネル２００内
のＴＦＴ以外でも、一般に薄膜技術を用いて形成される
ＴＦＴをその製造工程直後に検査する場合に広く適用す
ることができる。

【０１１４】

【発明の効果】以上説明したように、本発明によれば、
実際の駆動時と同じ状態で各薄膜トランジスタを駆動し
つつその良否を、複数個の薄膜トランジスタについて同
時に検査できるので、実際の駆動時と同じ状態で迅速且
つ正確に各薄膜トランジスタの良否を検査することがで
きる。

【図面の簡単な説明】

【図１】本発明の原理を説明する図であり、（ａ）は検
査対象のＴＦＴを示す断面図であり、（ｂ）は駆動電圧
印加前に形成される静電容量の構成を示す図であり、
（ｃ）は駆動電圧印加後に形成される静電容量の構成を
示す図である。

【図２】検査対象のＴＦＴを含むＴＦＴアレイ基板の概
要構成を示すブロック図である。

【図３】検査装置の概要構成を示すブロック図である。

【図４】プローブ部の構成を示す図であり、（ａ）は下
面平面図であり、（ｂ）は側面図であり、（ｃ）は検査
すべきＴＦＴと検査プローブの位置関係を示す側面図で
ある。

【図５】検査時に形成される共振回路の構成を示す回路
図であり、（ａ）は駆動電圧印加前に形成される共振回
路を示す回路図であり、（ｂ）は駆動電圧印加後に形成
される共振回路を示す回路図である。

【図６】本発明に係る検査工程を示すフローチャートで
ある。

【図７】正スタガ型ＴＦＴの構成を示す断面図等であり
（ａ）は正スタガ型ＴＦＴの構成を示す断面図であり、
（ｂ）は駆動電圧印加前後に形成される静電容量の構成
を示す図である。

【符号の説明】

１…ＴＦＴアレイ基板 １０…ドレイン電極 １２…ソース電極 １３…半導体層 １３’…ｎ＋層 １４…絶縁層 １５…基板 １６…ゲート電極 １７…反転層 １８…検査プローブ ２０…ＣＰＵ ２１…インターフェース ２２…スキャン回路 ２３…サーボ回路 ２４…モータ ２５…駆動ステージ ２６…ピエゾスタック ２７…試料ステージ ２８…共振部 ２９…ロックインアンプ ３０、３０’、２０２、３０２…ＴＦＴ ３１…走査線 ３５…データ線 ４０、４１…接続線 ４２…ゲート電圧印加回路 ４３…ディスプレイ ５０…支持板 ５１…スキャム電極 ５３…周辺見切り １０１…データ線駆動回路 １０４…走査線駆動回路 ２００…液晶パネル ２０１…プリチャージ回路 ２０４…プリチャージ回路信号線 ２０６…プリチャージ回路駆動信号線 ３０１…サンプリング回路 ３０６…サンプリング回路駆動信号線 Ｄ…交流電源 Ｃx、Ｃa、Ｃb、Ｃn…コンデンサ Ｌs…固有インダクタンス Ｃs…固有コンデンサ Ｓc、Ｓgc…制御信号 Ｓdp…表示信号 Ｓca…スキャン信号 Ｓsv…サーボ信号 Ｓd…駆動信号 Ｓgd…ゲート駆動信号 Ｓf…周波数信号 Ｓaf…増幅周波数信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数の薄膜トランジスタに対応する位置
   に、各前記薄膜トランジスタのゲート電極及び前記半導
   体層を含んで夫々構成される容量回路の静電容量を検出
   するための複数の検査プローブを配置する配置手段と、 各前記薄膜トランジスタの前記ゲート電極に対して、予
   め設定された所定の駆動電圧を同時且つ各前記薄膜トラ
   ンジスタ毎に夫々印加する印加手段と、 各前記容量回路の前記静電容量を前記駆動電圧を印加後
   に測定する測定手段と、 前記測定された各静電容量に基づいて各前記薄膜トラン
   ジスタを判定する判定手段と、 を備えることを特徴とする半導体素子検査装置。
2. 【請求項２】 請求項１に記載の半導体素子検査装置に
   おいて、 前記判定手段は、各前記ゲート電極に前記駆動電圧を夫
   々印加したときの各前記静電容量と、良品である一の前
   記薄膜トランジスタについて、当該一の薄膜トランジス
   タの前記ゲート電極に前記駆動電圧を印加したときの当
   該一の薄膜トランジスタに関する前記容量回路の静電容
   量に前記複数の検査プローブが一度に配置される前記薄
   膜トランジスタの数を乗じた値とを比較することによ
   り、当該駆動電圧が同時に印加された各前記薄膜トラン
   ジスタが不良品か否かを判定することを特徴とする半導
   体素子検査装置。
3. 【請求項３】 請求項１又は２に記載の半導体素子検査
   装置において、 前記測定手段は、測定すべき各前記静電容量と予め設定
   された所定のインダクタンスとにより構成される閉回路
   の共振周波数を測定することにより、当該各静電容量を
   夫々測定すると共に、 前記判定手段は、各前記駆動電圧を夫々印加した後にお
   ける前記共振周波数に基づいて、当該駆動電圧が夫々印
   加された各前記薄膜トランジスタが不良品か否かを判定
   することを特徴とする半導体素子検査装置。
4. 【請求項４】 請求項１から３のいずれか一項に記載の
   半導体素子検査装置において、 各前記薄膜トランジスタは、液晶パネルにおける各画素
   部内に夫々配置され、当該画素部に対応する液晶を駆動
   するための薄膜トランジスタであると共に、 前記判定手段は、各前記薄膜トランジスタが不良品か否
   かの判定を、前記液晶パネルの製造工程中において行う
   ことを特徴とする半導体素子検査装置。
5. 【請求項５】 複数の薄膜トランジスタに対応する位置
   に、各前記薄膜トランジスタのゲート電極及び前記半導
   体層を含んで夫々構成される容量回路の静電容量を検出
   するための複数の検査プローブを配置する配置工程と、 各前記薄膜トランジスタの前記ゲート電極に対して、各
   前記薄膜トランジスタに対応して予め設定された所定の
   駆動電圧を同時且つ各前記薄膜トランジスタ毎に夫々印
   加する印加工程と、 各前記容量回路の前記静電容量を前記駆動電圧を印加後
   に同時に測定する測定工程と、 前記測定された各静電容量に基づいて各前記薄膜トラン
   ジスタを判定する判定工程と、 を備えることを特徴とする半導体素子検査方法。
6. 【請求項６】 請求項５に記載の半導体素子検査方法に
   おいて、 前記判定工程において、各前記ゲート電極に前記駆動電
   圧を夫々印加したときの各前記静電容量と、良品である
   一の前記薄膜トランジスタについて、当該一の薄膜トラ
   ンジスタの前記ゲート電極に前記駆動電圧を印加したと
   きの当該一の薄膜トランジスタに関する前記容量回路の
   静電容量に前記複数の検査プローブが一度に配置される
   前記薄膜トランジスタの数を乗じた値とを比較すること
   により、当該駆動電圧が同時に印加された各前記薄膜ト
   ランジスタが不良品か否かを判定することを特徴とする
   半導体素子検査方法。
7. 【請求項７】 請求項５又は６に記載の半導体素子検査
   方法において、 前記測定工程において、測定すべき各前記静電容量と予
   め設定された所定のインダクタンスとにより構成される
   閉回路の共振周波数を測定することにより、当該各静電
   容量を夫々測定すると共に、 前記判定工程において、各前記駆動電圧を夫々印加した
   後における前記共振周波数に基づいて、当該駆動電圧が
   夫々印加された各前記薄膜トランジスタが不良品か否か
   を判定することを特徴とする半導体素子検査方法。
8. 【請求項８】 請求項５から６のいずれか一項に記載の
   半導体素子検査方法において、 各前記薄膜トランジスタは、液晶パネルにおける各画素
   部内に夫々配置され、当該画素部に対応する液晶を駆動
   するための薄膜トランジスタであると共に、 前記判定工程において、各前記薄膜トランジスタが不良
   品か否かの判定を、前記液晶パネルの製造工程中におい
   て行うことを特徴とする半導体素子検査方法。