JPH11274260A - 半導体素子検査装置及び半導体素子検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 液晶パネルの製造工程途中において、実際の
駆動時と同様な状態で薄膜トランジスタの動作の良否を
検査することが可能な半導体素子検査装置及び半導体素
子検査方法を提供する。 【解決手段】 ゲート電極に駆動電圧を印加したときの
静電容量と駆動電圧を印加しないときの静電容量との差
に基づき薄膜トランジスタの良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネル等の駆
動用に用いられる薄膜トランジスタが不良品か否かを検
査する半導体素子検査装置の技術分野に属する。

【０００２】

【従来の技術】近年、表示装置としての液晶パネルにお
いて、当該液晶パネルに含まれる各画素部内に薄膜トラ
ンジスタを夫々含み、当該薄膜トランジスタをスイッチ
ング素子として活用することにより画素電極を介して液
晶層に駆動電圧を加えて当該液晶パネルを駆動するタイ
プの液晶パネルが一般化しつつある。

【０００３】ここで、上述した液晶パネルの製造工程に
おいては、薄膜加工技術等を用いて製造された夫々の薄
膜トランジスタが正常に動作するか否かを検査する必要
があるが、従来では、当該検査は、例えば、製造者が拡
大鏡等を用いて目視により出来上がった薄膜トランジス
タの形状を見て不良品か否かを判定するか、又は、いわ
ゆるサーキットテスタを用いて一つずつ不良品か否かを
判定していた。

【０００４】

【発明が解決しようとする課題】しかしながら、微細加
工技術が進歩した今日では、上記液晶パネルの小型化が
顕著であり、これに伴って画素部内の薄膜トランジスタ
も小型化する傾向が強い。

【０００５】また、薄膜トランジスタ自体のスイッチン
グ特性は、実際に駆動電圧を印加した状態で確認するこ
とが望ましいが、上述した目視による判定では、上記小
型化の傾向とあいまって、形状自体を確実に判定するこ
とが困難であると共に実際の動作時と同様な駆動電圧を
印加した状態での良否の判定ができないという問題点が
あった。

【０００６】更に、上記サーキットテスタを用いた判定
でも、当該判定時に上記駆動電圧を印加して判定するわ
けではないので、実際の動作状態の良否を判定すること
ができないという問題点があった。

【０００７】一方、例えば、上記液晶パネルが出来上が
った後で実際の駆動電圧を印加して各薄膜トランジスタ
の動作状態の良否を検査することも可能であるが、この
場合に、もし、動作不良の薄膜トランジスタが発見され
た場合には、当該液晶パネルは不良品となるのであり、
このときには、当該不良品となった液晶パネルについて
は、薄膜トランジスタを形成した以降の製造工程全てが
無駄となり、著しく不効率となるという問題点もある。

【０００８】そこで、本発明は、上記各問題点に鑑みて
為されたもので、その課題は、製造工程途中において、
実際の駆動時と同様な状態で薄膜トランジスタの動作の
良否を検査することが可能な半導体素子検査装置及び半
導体素子検査方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、検査すべき薄膜トラン
ジスタの駆動時に反転層が形成される当該薄膜トランジ
スタの半導体層の領域に対応する位置に、前記薄膜トラ
ンジスタのゲート電極及び前記半導体層を含んで構成さ
れる容量回路の静電容量を検出するための検査プローブ
を配置する駆動ステージ等の配置手段と、前記ゲート電
極に対して、前記薄膜トランジスタに対応して予め設定
された所定の駆動電圧を印加するゲート電圧印加回路等
の印加手段と、前記駆動電圧を印加する前後において、
前記静電容量を夫々測定する共振部等の測定手段と、前
記測定された静電容量の夫々に基づいて前記薄膜トラン
ジスタが不良品か否かを判定するＣＰＵ等の判定手段
と、を備える。

【００１０】請求項１に記載の発明の作用によれば、配
置手段は、検査すべき薄膜トランジスタの駆動時に反転
層が形成される半導体層の領域に対応する位置に検査プ
ローブを配置する。

【００１１】一方、印加手段は、ゲート電極に対して、
薄膜トランジスタに対応して所定の駆動電圧を印加す
る。

【００１２】そして、測定手段は、駆動電圧を印加する
前後において、静電容量を夫々測定する。

【００１３】これらにより、判定手段は、測定された静
電容量の夫々に基づいて薄膜トランジスタが不良品か否
かを判定する。

【００１４】よって、実際の駆動時に印加される駆動電
圧を印加する前後において測定された静電容量に基づい
て薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で薄膜トランジスタの良否を検査
することができる。

【００１５】上記の課題を解決するために、請求項２に
記載の発明は、請求項１に記載の半導体素子検査装置に
おいて、前記判定手段は、前記ゲート電極に前記駆動電
圧を印加したときの前記静電容量と前記駆動電圧を印加
しないときの前記静電容量との差が予め設定された所定
範囲内であるとき、当該駆動電圧が印加された前記薄膜
トランジスタを不良品と判定するように構成される。

【００１６】請求項２に記載の発明の作用によれば、請
求項１に記載の発明の作用に加えて、判定手段が、ゲー
ト電極に駆動電圧を印加したときの静電容量と駆動電圧
を印加しないときの静電容量との差が予め設定された所
定範囲内であるとき、当該駆動電圧が印加された薄膜ト
ランジスタを不良品と判定する。

【００１７】よって、実際の駆動時に印加される駆動電
圧を印加した状態で薄膜トランジスタが不良品か否かが
判定できるので、実際の駆動時と同じ状態で正確に薄膜
トランジスタの良否を検査することができる。

【００１８】上記の課題を解決するために、請求項３に
記載の発明は、請求項１又は２に記載の半導体素子検査
装置において、前記測定手段は、測定すべき前記静電容
量と予め設定された所定のインダクタンスとにより構成
される閉回路の共振周波数を測定することにより、当該
静電容量を測定すると共に、前記判定手段は、前記駆動
電圧を印加する前後における前記共振周波数の変化に基
づいて、当該駆動電圧が印加された前記薄膜トランジス
タが不良品か否かを判定するように構成される。

【００１９】請求項３に記載の発明の作用によれば、請
求項１又は２に記載の発明の作用に加えて、測定手段
が、測定すべき静電容量と所定のインダクタンスとによ
り構成される閉回路の共振周波数を測定することにより
当該静電容量を測定すると共に、判定手段が、駆動電圧
を印加する前後における共振周波数の変化に基づいて、
当該駆動電圧が印加された薄膜トランジスタが不良品か
否かを判定するので、より正確且つ迅速に薄膜トランジ
スタを検査することができる。

【００２０】上記の課題を解決するために、請求項４に
記載の発明は、請求項１から３のいずれか一項に記載の
半導体素子検査装置において、前記薄膜トランジスタ
は、液晶パネルにおける各画素部内に配置され、当該画
素部に対応する液晶を駆動するためのＴＦＴ等の薄膜ト
ランジスタであると共に、前記判定手段は、前記薄膜ト
ランジスタが不良品か否かの判定を、前記液晶パネルの
製造工程中において行うように構成される。

【００２１】請求項４に記載の発明の作用によれば、請
求項１から３のいずれか一項に記載の発明の作用に加え
て、検査される薄膜トランジスタは、液晶パネルにおけ
る各画素部内に配置され、当該画素部に対応する液晶を
駆動するための薄膜トランジスタであると共に、前記判
定手段が薄膜トランジスタが不良品か否かの判定を液晶
パネルの製造工程中において行う。

【００２２】よって、液晶パネルの製造工程上におい
て、当該製造されている液晶パネルの良否を判定するこ
とができる。

【００２３】上記の課題を解決するために、請求項５に
記載の発明は、検査すべき薄膜トランジスタの駆動時に
反転層が形成される当該薄膜トランジスタの半導体層の
領域に対応する位置に、前記薄膜トランジスタのゲート
電極及び前記半導体層を含んで構成される容量回路の静
電容量を検出するための検査プローブを配置する配置工
程と、前記ゲート電極に対して、前記薄膜トランジスタ
に対応して予め設定された所定の駆動電圧を印加する印
加工程と、前記駆動電圧を印加する前後において、前記
静電容量を夫々測定する測定工程と、前記測定された静
電容量の夫々に基づいて前記薄膜トランジスタが不良品
か否かを判定する判定工程と、を備える。

【００２４】請求項５に記載の発明の作用によれば、配
置工程において、検査すべき薄膜トランジスタの駆動時
に反転層が形成される半導体層の領域に対応する位置に
検査プローブを配置する。

【００２５】一方、印加工程において、ゲート電極に対
して、薄膜トランジスタに対応して所定の駆動電圧を印
加する。

【００２６】そして、測定工程において、駆動電圧を印
加する前後に静電容量を夫々測定する。

【００２７】これらにより、判定工程において、測定さ
れた静電容量の夫々に基づいて薄膜トランジスタが不良
品か否かを判定する。

【００２８】よって、実際の駆動時に印加される駆動電
圧を印加する前後において測定された静電容量に基づい
て薄膜トランジスタが不良品か否かを判定するので、実
際の駆動時と同じ状態で薄膜トランジスタの良否を検査
することができる。

【００２９】上記の課題を解決するために、請求項６に
記載の発明は、請求項５に記載の半導体素子検査方法に
おいて、前記判定工程において、前記ゲート電極に前記
駆動電圧を印加したときの前記静電容量と前記駆動電圧
を印加しないときの前記静電容量との差が予め設定され
た所定範囲内であるとき、当該駆動電圧が印加された前
記薄膜トランジスタを不良品と判定するように構成され
る。

【００３０】請求項６に記載の発明の作用によれば、請
求項５に記載の発明の作用に加えて、判定工程におい
て、ゲート電極に駆動電圧を印加したときの静電容量と
駆動電圧を印加しないときの静電容量との差が予め設定
された所定範囲内であるとき、当該駆動電圧が印加され
た薄膜トランジスタを不良品と判定する。

【００３１】よって、実際の駆動時に印加される駆動電
圧を印加した状態で薄膜トランジスタが不良品か否かが
判定できるので、実際の駆動時と同じ状態で正確に薄膜
トランジスタの良否を検査することができる。

【００３２】上記の課題を解決するために、請求項７に
記載の発明は、請求項５又は６に記載の半導体素子検査
方法において、前記測定工程において、測定すべき前記
静電容量と予め設定された所定のインダクタンスとによ
り構成される閉回路の共振周波数を測定することによ
り、当該静電容量を測定すると共に、前記判定工程にお
いて、前記駆動電圧を印加する前後における前記共振周
波数の変化に基づいて、当該駆動電圧が印加された前記
薄膜トランジスタが不良品か否かを判定するように構成
される。

【００３３】請求項７に記載の発明の作用によれば、請
求項５又は６に記載の発明の作用に加えて、測定工程に
おいて、測定すべき静電容量と所定のインダクタンスと
により構成される閉回路の共振周波数を測定することに
より当該静電容量を測定すると共に、判定工程におい
て、駆動電圧を印加する前後における共振周波数の変化
に基づいて、当該駆動電圧が印加された薄膜トランジス
タが不良品か否かを判定するので、より正確且つ迅速に
薄膜トランジスタを検査することができる。

【００３４】上記の課題を解決するために、請求項８に
記載の発明は、請求項５から６のいずれか一項に記載の
半導体素子検査方法において、前記薄膜トランジスタ
は、液晶パネルにおける各画素部内に配置され、当該画
素部に対応する液晶を駆動するためのＴＦＴ等の薄膜ト
ランジスタであると共に、前記判定工程において、前記
薄膜トランジスタが不良品か否かの判定を、前記液晶パ
ネルの製造工程中に行うように構成される。

【００３５】請求項８に記載の発明の作用によれば、請
求項５から６のいずれか一項に記載の発明の作用に加え
て、検査される薄膜トランジスタは、液晶パネルにおけ
る各画素部内に配置され、当該画素部に対応する液晶を
駆動するための薄膜トランジスタであると共に、前記判
定工程において、薄膜トランジスタが不良品か否かの判
定を液晶パネルの製造工程中に行う。

【００３６】よって、液晶パネルの製造工程上におい
て、当該製造されている液晶パネルの良否を判定するこ
とができる。

【００３７】

【発明の実施の形態】次に、本発明に好適な実施の形態
について、図面を用いて説明する。なお、以下に説明す
る実施形態は、液晶パネル内の各画素部毎に配置されて
いる薄膜トランジスタ（以下、単にＴＦＴ（Thin Film
Transistor）と称する。）の動作状況を、当該液晶パ
ネルの製造工程途中のＴＦＴの形成が終了した段階で検
査するための検査装置に本発明を適用した場合の実施の
形態である。

【００３８】（Ｉ）原理 始めに、具体的な実施形態を説明する前に、本発明の原
理について図1を用いて説明する。

【００３９】先ず、本発明に係る検査装置がその検査の
対象とするＴＦＴの構成について、図１（ａ）を用いて
説明する。なお、図１（ａ）は、本発明の検査対象に係
るＴＦＴとしての逆スタガ型ＴＦＴの構成を示す断面図
である。

【００４０】図１（ａ）に示すように、本発明の検査対
象としての逆スタガ型のＴＦＴ３０は、ガラス等の基板
１５上に形成されるものであり、当該ＴＦＴ３０の駆動
時に所定の駆動電圧が印加されるゲート電極１６と、当
該ゲート電極１６を包含するように形成された窒化シリ
コン等よりなる絶縁層１４と、ＴＦＴ３０の駆動時にお
いてゲート電極１６に印加された駆動電圧により後述す
る反転層１７が形成されるアモルファスシリコン（ａ−
Ｓｉ）等よりなる半導体層１３と、当該半導体層１３と
後述するソース電極１２又はドレイン電極１０とを接続
するためにドナーが高濃度にドーピングされているｎ^＋
層１３’と、ＴＦＴ３０が含まれる液晶パネル内の画素
電極に接続されている上記ドレイン電極１０と、当該画
素電極に供給すべきデータ信号（当該液晶パネルを用い
て表示すべき画像に対応するデータ信号）が外部から印
加されるソース電極１２と、により構成されている。

【００４１】次に、ＴＦＴ３０の駆動時における動作を
説明する。

【００４２】ＴＦＴ３０の駆動時においては、先ず、ソ
ース電極１２に上記データ信号が印加されると共に、ゲ
ート電極１６に上記駆動電圧が印加される。

【００４３】そして、ゲート電極１６に駆動電圧が印加
されると、これにより絶縁層１４内のゲート電極１６の
近辺に正孔が誘起される。

【００４４】次に、当該誘起された正孔の静電力によ
り、半導体層１３内のゲート電極１６の近辺（すなわ
ち、半導体層１３内のソース電極１２とドレイン電極１
０との間の領域のゲート電極１６に近い部分）に電子が
誘起され、当該誘起された電子により図１（ａ）に示す
反転層１７が形成される。

【００４５】そして、当該反転層１７内にソース電極１
２に印加されているデータ信号がドレイン電極１０に到
達するためのいわゆるチャネルが形成され、これによ
り、当該データ信号がドレイン電極１０から上記画素電
極に印加され、当該画素電極に対応する領域の液晶が駆
動されてデータ信号に対応した画像が表示される。

【００４６】ここで、上記液晶パネルの製造工程途中で
あって、ＴＦＴ３０の形成が完了した直後に、図１
（ａ）に示すような後述する検査プローブ１８を半導体
層１３を挟んでゲート電極１６に対向する位置に配置し
たとき、当該検査プローブ１８とゲート電極１６との間
に形成される静電容量を考えてみると、先ず、ＴＦＴ３
０が駆動されていないとき（すなわち、上記反転層１７
が半導体層１３内に形成されていないとき）には、当該
静電容量としては、図１（ｂ）に示すように、検査プロ
ーブ１８の先端と半導体層１３の表面（ＴＦＴ３０が形
成された直後においては、ソース電極１２とドレイン電
極１０との間は空間とされており、半導体層１３の上面
が空気中に露出した状態となっている。）との間の距離
ｄxの空間が有する静電容量としてのコンデンサＣxと、
ゲート電極１６上に形成されている厚さｄaの半導体層
１３が有する静電容量としてのコンデンサＣaと、ゲー
ト電極１６と半導体層１３とに挟まれている絶縁層１４
が有する静電容量としてのコンデンサＣnとが直列に接
続されたものと等価な静電容量が形成されているとみな
すことができる。

【００４７】これに対して、ＴＦＴ３０の駆動時におい
ては、上述のように半導体層１３内に導電性を有する反
転層１７が形成されるため、半導体層１３の有する静電
容量としては、図１（ｃ）に示すように、その厚さを元
の厚さｄaから反転層１７の厚さ分だけ減少させた厚さ
ｄbの部分が有するコンデンサＣbが形成されたのと等価
となる。従って、ＴＦＴ３０が駆動されているときに
は、検査プローブ１８とゲート電極１６との間には、図
１（ｃ）に示すように、上記コンデンサＣxとコンデン
サＣnとコンデンサＣbとを直列に接続したものと等価な
静電容量が形成されているとみなすことができる。

【００４８】そこで、本発明では、ＴＦＴ３０の駆動前
後における上述した検査プローブ１８とゲート電極１６
との間に形成される静電容量の大きさの変化を検出する
ことにより、ＴＦＴ３０を実際の駆動状態と同様な状態
にしたとき（すなわち、上記駆動電圧をゲート電極１６
に印加したとき）に上記反転層１７が形成されているか
否かを判定し、当該反転層１７が形成された（すなわ
ち、検査プローブ１８とゲート電極１６との間に形成さ
れる静電容量の大きさが変化した）ときには当該ＴＦＴ
３０は良好に動作すると判断し、一方、駆動電圧の印加
前後で検査プローブ１８とゲート電極１６との間に形成
される静電容量の大きさが変化しないときには、駆動電
圧をゲート電極１６に印加しても上記反転層１７が形成
されておらず、従って、当該ＴＦＴ３０はその駆動時に
反転層１７が形成されない動作不良のＴＦＴであると判
断する。

【００４９】なお、本発明においては、液晶パネル内の
ＴＦＴ３０が非常に微少な構造を有していることから、
上述した静電容量の変化を検出するに当たって、いわゆ
る走査型プローブ顕微鏡（一般には、ＡＦＭ／ＳＣａＭ
（Atomic Force Microscope（原子間力顕微鏡）／Sca
nning Capacitance Microscope（容量走査型プローブ
顕微鏡））と称されている。）を用いて上記検査プロー
ブ１８を各ＴＦＴ３０の位置に配置してその静電容量の
変化を検出している。

【００５０】（II）実施形態に係る液晶パネルの構成 次に、本実施形態における検査対象であるＴＦＴ３０が
含まれている液晶パネルの一例について、図２を用いて
その概要を説明する。なお、図２は、実施形態のＴＦＴ
３０を有する液晶パネルにおけるＴＦＴアレイ基板上に
設けられた各種配線、周辺回路等の構成を示すブロック
図である。

【００５１】図２に示すように、液晶パネル２００は、
例えば石英基板、ハードガラス等からなるＴＦＴアレイ
基板１を備えている。このＴＦＴアレイ基板１上には、
マトリクス状に設けられた複数の画素電極１１と、Ｘ方
向に複数配列されており夫々がＹ方向に沿って伸びるデ
ータ線３５（ソース電極線）と、Ｙ方向に複数配列され
ており夫々がＸ方向に沿って伸びる走査線３１（ゲート
電極線）と、各データ線３５と画素電極１ｌとの間に夫
々介在すると共に当該データ線３５と画素電極１１の間
における導通状態及び非導通状態を、走査線３１を介し
て夫々供給される走査信号を用いて夫々制御する複数の
上記ＴＦＴ３０とが形成されている。

【００５２】また、ＴＦＴアレイ基板１上には、複数の
データ線３５に対して、データ信号に先行して所定電圧
レベルのプリチャージ信号を夫々供給するプリチャージ
回路２０１と、上記データ信号をサンプリングして複数
のデータ線３５に夫々供給するサンプリング回路３０１
と、データ線駆動回路１０１と、走査線駆動回路１０４
とが形成されている。

【００５３】このとき、走査線駆動回路１０４は、外部
制御回路から供給される電源電圧及び基準クロック等に
基づいて、所定タイミングで走査線３１（ゲート電極
線）に走査信号をパルス的に線順次で印加する。

【００５４】一方、データ線駆動回路１０１は、外部制
御回路から供給される電源電圧、基準クロック等に基づ
き、走査線駆動回路１０４が走査信号を印加するタイミ
ングに合わせて、６つの入力信号線ＶＩＤ１〜ＶＩＤ６
の夫々について、データ線３５毎にサンプリング回路駆
動信号をサンプリング回路駆動信号線３０６を介してサ
ンプリング回路３０１に供給する。

【００５５】次に、プリチャージ回路２０１は、ＴＦＴ
２０２を各データ線３５毎に備えている。そして、プリ
チャージ信号線２０４がＴＦＴ２０２のソース電極に接
続されて、プリャージ回路駆動信号線２０６がＴＦＴ２
０２のゲート電極に接続されている。そして、プリチャ
ージ信号線２０４を介して外部電源からプリチャージ信
号を書き込むために必要な所定電圧の電源が供給される
と共に、各データ線３５について、データ信号に先行す
るタイミングでプリチャージ信号を書き込むように、外
部制御回路からプリチャージ回路駆動信号線２０６を介
してプリチャージ回路駆動信号が供給される。このと
き、プリチャージ回路２０ｌは、好ましくは中間階調レ
ベルの画素データに相当する上記プリチャージ信号を供
給する。

【００５６】更に、サンプリング回路３０１では、ＴＦ
Ｔ３０２を各データ線３５毎に備え、入力信号線ＶＩＤ
１〜ＶＩＤ６がＴＦＴ３０２のソース電極に接読され、
サンプリング回路駆動信号線３０６がＴＦＴ３０２のゲ
ート電極に接続されている。そして、入力信号線ＶＩＤ
１〜ＶＩＤ６を介して、６相展開された６つのパラレル
な画像信号が入力されると、これらの画像信号をサンプ
リングする。

【００５７】また、データ線駆動回路１０１からサンプ
リング回路駆動信号線３０６を介してサンプリング回路
駆動信号が入力されると、６つの入力信号線ＶＩＤ１〜
ＶＩＤ６夫々についてサンプリングされた画像信号を、
６つの隣接するデータ線３５からなるグループ毎に順次
当該データ線３５に印加する。

【００５８】このとき、プリチャージ回路２０１及びサ
ンプリング回路３０１は、図１中斜線領域で示すよう
に、対向基板に形成された遮光性の周辺見切り５３に対
向する位置のＴＦＴアレイ基板１上に設けられており、
データ線駆動回路１０１及び走査線駆動回路１０４は、
液晶層に面しないＴＦＴアレイ基板１の周辺部分上に設
けられている。

【００５９】そして、上述した液晶パネル２００におい
て、画像表示時に、各画素部内のＴＦＴ３０が駆動電圧
（上記走査信号として印加される）に対応して正常に動
作しないと、夫々の画素電極１１に対してデータ線３５
からのデータ信号が印加されずにその画素部では液晶が
駆動されない（すなわち、データ信号に対応する画像が
表示されない。）こととなるため、当該液晶パネル２０
０の製造工程において、後述する検査装置Ｓにより夫々
のＴＦＴ３０の動作状態が検査されるのである。

【００６０】（III）実施形態 次に、本発明に係る検査装置の実施形態について、図３
乃至図５を用いて説明する。なお、図３は検査装置の全
体構成を示すブロック図であり、図４は当該検査装置内
に検査対象であるＴＦＴ３０内の静電容量（図１（ｂ）
又は（ｃ）参照）を含んで形成される共振回路を示す回
路図であり、図５は検査装置における検査工程を示すフ
ローチャートである。

【００６１】始めに、実施形態に係る検査装置の構成に
ついて、図３及び図４を用いて説明する。

【００６２】図３に示すように、実施形態に係る検査装
置Ｓは、判定手段としてのＣＰＵ２０と、インターフェ
ース２１と、スキャン回路２２と、サーボ回路２３と、
モータ２４と、配置手段としての駆動ステージ２５と、
ピエゾスタック２６と、試料ステージ２７と、上記検査
プローブ１８と、測定手段としての共振部２８と、ロッ
クインアンプ２９と、接続線４０及び４１と、印加手段
としてのゲート電圧印加回路４２と、により構成されて
いる。

【００６３】また、共振部２８内には、図１（ｂ）又は
（ｃ）に示す上記コンデンサＣx、コンデンサＣn及びコ
ンデンサＣb（又はコンデンサＣa）を含んで後述する共
振回路を構成するための固有インダクタンスＬｓ及び固
有コンデンサＣｓと交流電源Ｄとが含まれている。

【００６４】次に、各部の概要動作を説明する。

【００６５】試料ステージ２７は、ＴＦＴ３０が形成さ
れた直後で当該ＴＦＴ３０上に液晶パネル２００を構成
するための液晶層、画素電極１１等が形成される前の状
態（すなわち、ＴＦＴ３０における上記ソース電極１２
とドレイン電極１０との間の半導体層１３上に空間があ
る状態）のＴＦＴアレイ基板１を固定載置する。

【００６６】このとき、当該ＴＦＴアレイ基板１内の各
画素部毎のゲート電極１６には、ＣＰＵ１０からの制御
信号Ｓgcに基づくゲート電圧印加回路４２の動作によ
り、ゲート駆動信号Ｓgdとして上記反転層１７を形成さ
せるための駆動電圧が夫々のゲート電極１６毎に印加さ
れる。

【００６７】一方、ピエゾスタック２６及び駆動ステー
ジ２５は、検査プローブ１８を支持し、モータ２４から
の駆動信号Ｓdに基づいて、当該検査プローブ１８を検
査対象となるＴＦＴ３０上の検査位置（図１参照）に配
置する。

【００６８】このとき、インターフェース２１は、ＣＰ
Ｕ２０からの制御信号Ｓcに対してインターフェース処
理を施し、スキャン回路２２に出力する。

【００６９】そして、スキャン回路２２は、複数個形成
されているＴＦＴ３０のうち、検査対象となるＴＦＴ３
０を決定し、その位置に検査プローブ１８を移動させる
べくスキャン信号Ｓcaをサーボ回路２３に出力する。

【００７０】次に、サーボ回路２３は、入力されたスキ
ャン信号Ｓcaに基づいて、検査対象となるＴＦＴ３０の
位置に正確に検査プローブ１８を位置させるべくモータ
２４を駆動して上記駆動信号Ｓdを出力させるためのサ
ーボ信号Ｓsvを生成して当該モータ２４に出力する。

【００７１】これと並行して、上記検査プローブ１８と
接続線４１を介して接続されている共振部２８では、接
続線４０を介して接続されているゲート電極１６と、当
該共振部２８内の上記固有コンデンサＣs、固有インダ
クタンスＬs及び交流電源Ｄとが、当該ゲート電極１６
に駆動電圧を印加する前後で接続されることにより共振
回路が構成される。そして、当該駆動電圧を印加する前
後で当該共振回路の共振周波数が検出され、検出された
共振周波数に対応する周波数信号Ｓfが出力される。こ
こで、上記共振周波数の具体的な検出方法としては、例
えば、上記構成された共振回路における並列共振が開始
された後、その共振周波数をいわゆるＱメータを用いた
図示しない周波数検出回路により検出し、当該検出した
共振周波数に対応する上記周波数信号Ｓｆを出力するよ
うに構成することができる。

【００７２】ここで、駆動電圧をゲート電極１６に印加
する前後に構成される共振回路について、図４を用いて
説明する。なお、図４において、図４（ａ）は駆動電圧
が印加される前に構成される共振回路を示し、図４
（ｂ）は駆動電圧が印加されて半導体層１３内に反転層
１７が形成されたときに構成される共振回路を示してい
る。

【００７３】図４（ａ）に示すように、ゲート電極１６
に駆動電圧を印加する前には、上記反転層１７が形成さ
れていないので、ＴＦＴ３０において検査プローブ１８
とゲート電極１６との間に形成される静電容量は、上述
のように、コンデンサＣx、コンデンサＣa及びコンデン
サＣnを直列に接続したものと等価となっている（図１
（ｂ）参照）。そこで、このコンデンサＣx、コンデン
サＣa及びコンデンサＣnの直列接続と並列に、交流電源
Ｄと固有インダクタンスＬs及び固有コンデンサＣsを直
列接続したものとを接続すると、図４（ａ）に示すよう
な共振回路が形成される。

【００７４】一方、ゲート電極１６に駆動電圧を印加し
た後には、半導体層１３内に反転層１７が形成されるの
で、ＴＦＴ３０において検査プローブ１８とゲート電極
１６とに間に形成される静電容量は、上述のように、コ
ンデンサＣx、コンデンサＣb及びコンデンサＣnを直列
に接続したものと等価となっている（図１（ｃ）参
照）。そこで、このコンデンサＣx、コンデンサＣb及び
コンデンサＣnの直列接続と並列に、交流電圧Ｄと固有
インダクタンスＬs及び固有コンデンサＣsを直列接続し
たものとを接続すると、図４（ｂ）に示すような共振回
路が形成される。

【００７５】このとき、図４（ａ）に示す共振回路の共
振周波数をＦaとし、図４（ｂ）に示す共振回路の共振
周波数をＦbとすると、夫々の値は、以下の式（１）及
び（２）で示される。

【００７６】

【数１】

【００７７】ここで、εは空気中の誘電率であり、Ｓは
反転層１７の基板１５に平行な面の面積である。また、
ｄaは半導体層１３全体の厚さであり（図１（ｂ）参
照）、ｄbは駆動電圧の印加時に反転層１７が形成され
る部分以外の半導体１３の厚さである（図１（ｃ）参
照）。

【００７８】従って、本実施形態では、ゲート電極１６
に駆動電圧を印加する前は、交流電源Ｄにより共振回路
に交流電流を印加すると共振周波数Ｆaを示す周波数信
号Ｓfが共振部２８から出力され、一方、ゲート電極１
６に駆動電圧を印加した後は、上記交流電流を印加する
と共振周波数Ｆbを示す周波数信号Ｓfが共振部２８から
出力されることとなる。

【００７９】そこで、駆動電圧を印加する前後の周波数
信号Ｓfを検出して比較し、それらが相互に異なってい
れば、駆動電圧を印加したことにより上記反転層１７が
形成され、従って、その時の検査対象であるＴＦＴ３０
は正常に動作するものと判定できる。また、駆動電圧を
印加する前後の周波数信号Ｓfが同じであれば、駆動電
圧を印加しても反転層１７が形成されていないこととな
り、従って、その時の検査対象であるＴＦＴ３０は正常
に動作するものではない不良品であると判定できる。

【００８０】このため、ロックインアンプ２９は、上記
周波数信号Ｓfを所定の増幅率で増幅し、増幅周波数信
号ＳafとしてＣＰＵ２０に出力し、これにより、ＣＰＵ
２０は駆動電圧を印加する前後の増幅周波数信号Ｓafで
示される共振周波数を比較することにより、検査対象と
なっているＴＦＴ３０の動作状態の良否を判定し、その
結果を表示信号Ｓdpとしてディスプレイ４３に出力し、
当該ディスプレイ４３がその結果を所定の形式で表示す
る。

【００８１】次に、上述の構成及び動作を有する検査装
置Ｓを用いた本実施形態に係る検査動作について、図５
に示すフローチャートを用いて説明する図５に示すよう
に、実施形態の検査動作においては、始めに、ＴＦＴア
レイ基板１上に形成されているＴＦＴ３０の番号を示す
パラメータＮを初期化する（ステップＳ１）。

【００８２】次に、検査装置ＳにおけるＡＦＭとしての
機能を用いて、検査プローブ１８を支持する図示しない
カンチレバーの原始間力による変位を測定し、検査プロ
ーブ１８の先端と半導体層１３の表面との距離ｄxを測
定する（ステップＳ２）。

【００８３】そして、検査対象となっているＴＦＴ３０
内のゲート電極１６に駆動電圧を印加しない状態で図４
（ａ）に示す共振回路を並列共振させ、上記共振周波数
Ｆaを検出し、ＣＰＵ２０内の図示しないメモリ内に格
納する（ステップＳ３）。

【００８４】次に、検査対象となっているＴＦＴ３０の
ゲート電極１６にゲート電圧印加回路４２により駆動電
圧を印加し（ステップＳ４）、パラメータＮを１だけイ
ンクリメントして（ステップＳ５）、そのままの状態で
図４（ｂ）に示す共振回路（図４（ｂ）は正常に反転層
１７が形成された場合の共振回路であり、これに対して
正常に反転層１７が形成されないと、図４（ａ）に示す
共振回路が依然として並列共振することとなる。）を並
列共振させ、上記共振周波数Ｆbを検出する（ステップ
Ｓ６）。

【００８５】そして、ＣＰＵ２０において、図示しない
メモリに記憶しておいた上記共振周波数Ｆa（ステップ
Ｓ３参照）と上記共振周波数Ｆb（ステップＳ６参照）
とを比較する（ステップＳ７）。

【００８６】そして、共振周波数Ｆaと共振周波数Ｆbと
が等しいときは（ステップＳ７；ＹＥＳ）、ゲート電極
１６に駆動電圧が印加されたにも拘わらず反転層１７が
形成されずに共振周波数が変化しなかったものとして、
そのときに検査対象となっていたＴＦＴ３０が不良品で
あり、従って現在検査中のＴＦＴアレイ基板１は不良品
である旨の表示をして（ステップＳ１０）処理を終了す
る。

【００８７】一方、ステップＳ７の判定において、共振
周波数Ｆaと共振周波数Ｆbとが異なっているときは（ス
テップＳ７；ＮＯ）、次に、現在のパラメータＮの値が
ＴＦＴ３０の最大番号である番号Ｋと等しいか否かを判
定し（ステップＳ８）、等しくないときは（ステップＳ
８；ＮＯ）、現在駆動電圧が印加されていたＴＦＴ３０
は正常に反転層１７が形成されたことにより共振周波数
が変化したとして、当該ＴＦＴ３０を正常に動作するＴ
ＦＴと判定し、次の番号に相当するＴＦＴ３０を検査す
べく、スキャン回路２２及びサーボ回路２３によりモー
タ２４を駆動して検査プローブ１８を当該次の番号に相
当するＴＦＴ３０の位置に移動させ（ステップＳ１
１）、上記ステップＳ５に移行して上述した動作を繰り
返す。

【００８８】一方、ステップＳ８の判定において、パラ
メータＮの値がＴＦＴ３０の最大番号と等しいときは
（ステップＳ８；ＹＥＳ）、全てのＴＦＴ３０に対する
検査が終了し且つ動作不良のＴＦＴ３０が発見されなか
ったとして、現在検査中のＴＦＴアレイ基板１は良品で
ある旨の表示をして（ステップＳ９）処理を終了する。

【００８９】以上説明したように、実施形態の検査装置
Ｓの動作によれば、実際の駆動時に印加される駆動電圧
を印加した状態でＴＦＴ３０が不良品か否かが判定でき
るので、実際の駆動時と同じ状態で正確に当該ＴＦＴ３
０の良否を検査することができる。

【００９０】また、検査プローブ１８とゲート電極１８
との間の静電容量と共振部２８内の固有インダクタンス
Ｌs及び固有コンデンサＣsとにより構成される閉回路の
共振周波数を測定することにより当該静電容量を測定す
ると共に、駆動電圧を印加する前後における共振周波数
の変化に基づいて、当該駆動電圧が印加されたＴＦＴ３
０が不良品か否かを判定するので、より正確且つ迅速に
ＴＦＴ３０を検査することができる。

【００９１】更に、液晶パネル２００の製造工程上にお
いて、当該製造されている液晶パネル２００の良否を判
定することができる。

【００９２】なお、上記ステップＳ９及びＳ１０を終了
した後には、不良品と判定された液晶パネル２００をそ
の製造工程からはずす等の処理が行われることとなる。

【００９３】（IV）変形形態 次に、本発明の変形形態について説明する。

【００９４】上述した実施形態においては、検査対象と
なるＴＦＴ３０として、逆スタガ型のＴＦＴを用いた場
合について説明したが、これ以外に、図６に示すような
正スタガ型のＴＦＴに対しても本発明を適用することが
できる。

【００９５】この場合には、図６（ａ）に示すようなＴ
ＦＴ３０’において、反転層１７は、絶縁層１４の直下
の半導体層１３の部分に形成される。そして、図３にお
ける接続線４０は半導体層１３に接続されることとな
る。

【００９６】更に、図６（ａ）に示すように検査プロー
ブ１８を配置したときには、当該検査プローブ１８と半
導体層１３との間に図６（ｂ）に示すような静電容量が
形成され、このうち、半導体層１３内に等価的に形成さ
れるコンデンサＣaの静電容量が、駆動電圧印加後の反
転層１７が形成された後には、当該反転層１７の厚さだ
け減じた厚さを有する半導体層１３の静電容量（図１
（ｃ）に示すコンデンサＣbの静電容量）に変化し、こ
の静電容量の変化が検出されて反転層１７の有無、すな
わち、ＴＦＴ３０’の動作状態の良否が検査されること
となる。

【００９７】上述した変形形態の場合でも、上記実施形
態と同様な効果を奏することができる。

【００９８】なお、上述の実施形態及び変形形態におけ
るステップＳ７の判定においては、共振周波数Ｆａと共
振周波数Ｆｂとが一致したときにＴＦＴ３０が不良品で
あると判定しているが、これ以外に、共振回路を構成す
る各コンデンサの容量値又はインダクタンスのインダク
タンス値のばらつきを考慮して、当該共振周波数Ｆａと
共振周波数Ｆｂとの差が予め設定された一定値以下であ
るときにＴＦＴ３０が不良品であると判定してもよい。

【００９９】また、上述の実施形態及び変形形態では、
液晶パネル２００の画素部に形成されているＴＦＴを検
査する場合について説明したが、これ以外に、本発明
は、当該画素以外の、例えば上述したプリチャージ回路
２０１、走査線駆動回路１０４、データ線駆動回路１０
１又はサンプリング回路３０６内に形成されているＴＦ
Ｔを液晶パネル２００の製造工程途中において検査する
場合に適用することも可能である。

【０１００】更に、本発明は、液晶パネル２００内のＴ
ＦＴ以外でも、一般に薄膜技術を用いて形成されるＴＦ
Ｔをその製造工程直後に検査する場合に広く適用するこ
とができる。

【０１０１】

【発明の効果】以上説明したように、本発明によれば、
実際の駆動時と同じ状態で薄膜トランジスタを駆動しつ
つその良否を検査できるので、実際の駆動時と同じ状態
で正確に薄膜トランジスタの良否を検査することができ
る。

【図面の簡単な説明】

【図１】本発明の原理を説明する図であり、（ａ）は検
査対象のＴＦＴを示す断面図であり、（ｂ）は駆動電圧
印加前に形成される静電容量の構成を示す図であり、
（ｃ）は駆動電圧印加後に形成される静電容量の構成を
示す図である。

【図２】検査対象のＴＦＴを含むＴＦＴアレイ基板の概
要構成を示すブロック図である。

【図３】検査装置の概要構成を示すブロック図である。

【図４】検査時に形成される共振回路の構成を示す回路
図であり、（ａ）は駆動電圧印加前に形成される共振回
路を示す回路図であり、（ｂ）は駆動電圧印加後に形成
される共振回路を示す回路図である。

【図５】本発明に係る検査工程を示すフローチャートで
ある。

【図６】正スタガ型ＴＦＴの構成を示す断面図等であり
（ａ）は正スタガ型ＴＦＴの構成を示す断面図であり、
（ｂ）は駆動電圧印加前後に形成される静電容量の構成
を示す図である。

【符号の説明】

１…ＴＦＴアレイ基板 １０…ドレイン電極 １２…ソース電極 １３…半導体層 １３’…ｎ^＋層 １４…絶縁層 １５…基板 １６…ゲート電極 １７…反転層 １８…検査プローブ ２０…ＣＰＵ ２１…インターフェース ２２…スキャン回路 ２３…サーボ回路 ２４…モータ ２５…駆動ステージ ２６…ピエゾスタック ２７…試料ステージ ２８…共振部 ２９…ロックインアンプ ３０、３０’、２０２、３０２…ＴＦＴ ３１…走査線 ３５…データ線 ４０、４１…接続線 ４２…ゲート電圧印加回路 ４３…ディスプレイ ５３…周辺見切り １０１…データ線駆動回路 １０４…走査線駆動回路 ２００…液晶パネル ２０１…プリチャージ回路 ２０４…プリチャージ回路信号線 ２０６…プリチャージ回路駆動信号線 ３０１…サンプリング回路 ３０６…サンプリング回路駆動信号線 Ｄ…交流電源 Ｃx、Ｃa、Ｃb、Ｃn…コンデンサ Ｌs…固有インダクタンス Ｃs…固有コンデンサ Ｓc、Ｓgc…制御信号 Ｓdp…表示信号 Ｓca…スキャン信号 Ｓsv…サーボ信号 Ｓd…駆動信号 Ｓgd…ゲート駆動信号 Ｓf…周波数信号 Ｓaf…増幅周波数信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 検査すべき薄膜トランジスタの駆動時に
   反転層が形成される当該薄膜トランジスタの半導体層の
   領域に対応する位置に、前記薄膜トランジスタのゲート
   電極及び前記半導体層を含んで構成される容量回路の静
   電容量を検出するための検査プローブを配置する配置手
   段と、 前記ゲート電極に対して、前記薄膜トランジスタに対応
   して予め設定された所定の駆動電圧を印加する印加手段
   と、 前記駆動電圧を印加する前後において、前記静電容量を
   夫々測定する測定手段と、 前記測定された静電容量の夫々に基づいて前記薄膜トラ
   ンジスタが不良品か否かを判定する判定手段と、 を備えることを特徴とする半導体素子検査装置。
2. 【請求項２】 請求項１に記載の半導体素子検査装置に
   おいて、 前記判定手段は、前記ゲート電極に前記駆動電圧を印加
   したときの前記静電容量と前記駆動電圧を印加しないと
   きの前記静電容量との差が予め設定された所定範囲内で
   あるとき、当該駆動電圧が印加された前記薄膜トランジ
   スタを不良品と判定することを特徴とする半導体素子検
   査装置。
3. 【請求項３】 請求項１又は２に記載の半導体素子検査
   装置において、 前記測定手段は、測定すべき前記静電容量と予め設定さ
   れた所定のインダクタンスとにより構成される閉回路の
   共振周波数を測定することにより、当該静電容量を測定
   すると共に、 前記判定手段は、前記駆動電圧を印加する前後における
   前記共振周波数の変化に基づいて、当該駆動電圧が印加
   された前記薄膜トランジスタが不良品か否かを判定する
   ことを特徴とする半導体素子検査装置。
4. 【請求項４】 請求項１から３のいずれか一項に記載の
   半導体素子検査装置において、 前記薄膜トランジスタは、液晶パネルにおける各画素部
   内に配置され、当該画素部に対応する液晶を駆動するた
   めの薄膜トランジスタであると共に、 前記判定手段は、前記薄膜トランジスタが不良品か否か
   の判定を、前記液晶パネルの製造工程中において行うこ
   とを特徴とする半導体素子検査装置。
5. 【請求項５】 検査すべき薄膜トランジスタの駆動時に
   反転層が形成される当該薄膜トランジスタの半導体層の
   領域に対応する位置に、前記薄膜トランジスタのゲート
   電極及び前記半導体層を含んで構成される容量回路の静
   電容量を検出するための検査プローブを配置する配置工
   程と、 前記ゲート電極に対して、前記薄膜トランジスタに対応
   して予め設定された所定の駆動電圧を印加する印加工程
   と、 前記駆動電圧を印加する前後において、前記静電容量を
   夫々測定する測定手段と、 前記測定された静電容量の夫々に基づいて前記薄膜トラ
   ンジスタが不良品か否かを判定する判定工程と、 を備えることを特徴とする半導体素子検査方法。
6. 【請求項６】 請求項５に記載の半導体素子検査方法に
   おいて、 前記判定工程において、前記ゲート電極に前記駆動電圧
   を印加したときの前記静電容量と前記駆動電圧を印加し
   ないときの前記静電容量との差が予め設定された所定範
   囲内であるとき、当該駆動電圧が印加された前記薄膜ト
   ランジスタを不良品と判定することを特徴とする半導体
   素子検査方法。
7. 【請求項７】 請求項５又は６に記載の半導体素子検査
   方法において、 前記測定工程において、測定すべき前記静電容量と予め
   設定された所定のインダクタンスとにより構成される閉
   回路の共振周波数を測定することにより、当該静電容量
   を測定すると共に、 前記判定工程において、前記駆動電圧を印加する前後に
   おける前記共振周波数の変化に基づいて、当該駆動電圧
   が印加された前記薄膜トランジスタが不良品か否かを判
   定することを特徴とする半導体素子検査方法。
8. 【請求項８】 請求項５から７のいずれか一項に記載の
   半導体素子検査方法において、 前記薄膜トランジスタは、液晶パネルにおける各画素部
   内に配置され、当該画素部に対応する液晶を駆動するた
   めの薄膜トランジスタであると共に、 前記判定工程において、前記薄膜トランジスタが不良品
   か否かの判定を、前記液晶パネルの製造工程中に行うこ
   とを特徴とする半導体素子検査方法。