JP2005346069A - 検査方法 - Google Patents
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Abstract
【課題】画素容量に対する配線容量の比率が増大しても、半導体装置として完成する前に画素セル駆動回路の不良を適切に検出できるようにする。
【解決手段】 液晶表示装置を構成する半導体基板を検査するのにあたって、1本のデータ線に接続される全画素スイッチのうちから選択した、複数の画素スイッチに接続される画素容量に蓄積させた電荷を、同じ1つのデータ線から同時に読み出すようにする。これにより、データ線に得られる電位変化を大きなものとしている。そして、このデータ線に得られる電位変化を増幅して、さらに大きなものとして出力し、これを検査に用いるようにする。これによって、液晶表示装置の小型化や高精細化に伴って配線容量に対する画素容量の比が小さくなったことに関わらず、画素セル駆動回路の不良状態に応じた電位変化を的確に検出可能となる。
【選択図】図5
【解決手段】 液晶表示装置を構成する半導体基板を検査するのにあたって、1本のデータ線に接続される全画素スイッチのうちから選択した、複数の画素スイッチに接続される画素容量に蓄積させた電荷を、同じ1つのデータ線から同時に読み出すようにする。これにより、データ線に得られる電位変化を大きなものとしている。そして、このデータ線に得られる電位変化を増幅して、さらに大きなものとして出力し、これを検査に用いるようにする。これによって、液晶表示装置の小型化や高精細化に伴って配線容量に対する画素容量の比が小さくなったことに関わらず、画素セル駆動回路の不良状態に応じた電位変化を的確に検出可能となる。
【選択図】図5
Description
本発明は、画素駆動用セルがマトリクス状に配列されるようにして形成される半導体基板の検査方法に関するものである。
アクティブマトリクス方式を採用した液晶表示装置が、例えば液晶プロジェクタ装置や、液晶ディスプレイ装置などに広く採用されている。
図6は、上記したようなアクティブマトリクス方式による液晶表示装置100としての回路構成例を示している。
アクティブマトリクス方式による液晶表示装置は、周知のように、半導体基板上に対して、例えば画素スイッチと、この画素スイッチに接続される画素容量を備えた画素セル駆動回路をマトリクス状に配列させるようにして形成している。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
図6は、上記したようなアクティブマトリクス方式による液晶表示装置100としての回路構成例を示している。
アクティブマトリクス方式による液晶表示装置は、周知のように、半導体基板上に対して、例えば画素スイッチと、この画素スイッチに接続される画素容量を備えた画素セル駆動回路をマトリクス状に配列させるようにして形成している。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
半導体基板上に形成される画素セル駆動回路の個々の構造は、例えば、図6において破線により括った部分の画素セル駆動回路10として示すように、画素スイッチS11、画素容量C11、及び画素電極P11を備える。この場合、画素スイッチには、Nチャンネル型のFET(Field Effect Transistor)が用いられている。画素スイッチS11のソースは、画素容量C11を介して共通電極(又はグランド)と接続される。また、画素スイッチS11のソースと画素容量C11との接続点には、画素電極P11が接続される。なお、液晶表示装置において「画素セル」は、この画素電極ごとに対応した液晶層における表示領域をいうことになる。
また、画素スイッチS11のゲートに対しては、垂直走査回路2から引き出されるゲート線G1が接続され、ドレインに対しては、水平走査回路3から引き出されるデータ線D1が接続される。
1つの画素セル駆動回路はこのようにして形成された上で、図示するようにして半導体基板においてマトリクス状に配置される。
また、画素スイッチS11のゲートに対しては、垂直走査回路2から引き出されるゲート線G1が接続され、ドレインに対しては、水平走査回路3から引き出されるデータ線D1が接続される。
1つの画素セル駆動回路はこのようにして形成された上で、図示するようにして半導体基板においてマトリクス状に配置される。
また、半導体基板には、例えばシフトレジスタを備えた垂直走査回路2及び水平走査回路3が形成される。垂直走査回路2は、水平方向に引き出されているゲート線G1,G2・・・Gvを順次走査する。また、水平走査回路3は、垂直方向に引き出されているデータ線D1,D2,D3〜Dhを順次走査する。
上記のようにして形成される半導体基板に対しては、共通電位Vcomが印加される共通電極を有した対向電極を対向させるようにして配置する。そして、このようにして対向する位置関係により配置された半導体基板100と対向電極との間に液晶を封入することで液晶層5が形成される。液晶表示装置100全体としてはこのような構造を有することになる。
図7のタイミングチャートは、上記構造による液晶表示装置100における画素セルの駆動タイミングを示している。
垂直走査回路2は、シフトレジスタによって、その出力を1ラインずつシフトさせていく。これにより、図7(a)(b)(c)に示すように、ゲート線G1→G2→G3・・・の順で、垂直方向に沿ってゲート線を線順次的に走査することになる。図示するように、走査期間においてはゲート線には電源電圧VDDが印加されるが、このとき、そのゲート線に接続された画素スイッチがオン状態となる。また、走査が行われていないときには、グランド電位VSSとなって、画素スイッチはオフ状態となる。
垂直走査回路2は、シフトレジスタによって、その出力を1ラインずつシフトさせていく。これにより、図7(a)(b)(c)に示すように、ゲート線G1→G2→G3・・・の順で、垂直方向に沿ってゲート線を線順次的に走査することになる。図示するように、走査期間においてはゲート線には電源電圧VDDが印加されるが、このとき、そのゲート線に接続された画素スイッチがオン状態となる。また、走査が行われていないときには、グランド電位VSSとなって、画素スイッチはオフ状態となる。
図7(d)は、図7(a)に示すゲート線G1に対する走査が始まる区間Aを拡大して示している。
図7(d)に示すようにして、ゲート線G1の走査が開始されると、このゲート線G1に接続される行に配列されている画素スイッチS11〜S1hは全てオン状態となる。
そして、ゲート線G1が走査されている期間内においては、水平走査回路3は、図7(e)〜(g)に示すようにして、データ線D1→D2→D3・・・の順で水平方向にデータに対応した電圧V1,V2,V3・・・を印加していく。つまり、水平方向における走査を行う。水平走査回路3もシフトレジスタによって、出力を印加すべきデータ線を順次シフトさせていくことで、上記した動作を得るようにされる。
図7(d)に示すようにして、ゲート線G1の走査が開始されると、このゲート線G1に接続される行に配列されている画素スイッチS11〜S1hは全てオン状態となる。
そして、ゲート線G1が走査されている期間内においては、水平走査回路3は、図7(e)〜(g)に示すようにして、データ線D1→D2→D3・・・の順で水平方向にデータに対応した電圧V1,V2,V3・・・を印加していく。つまり、水平方向における走査を行う。水平走査回路3もシフトレジスタによって、出力を印加すべきデータ線を順次シフトさせていくことで、上記した動作を得るようにされる。
先ず、図7(e)に示すようにしてデータ線D1が走査されると、このときオン状態にある画素スイッチS11を介して電圧V1のレベルに対応する電荷が蓄積されることになる。つまり、1つの画素に対するデータの書き込みが行われる。これによって、画素容量C11には、蓄積された電荷に対応した電位が発生する。ここでは、電圧値V1に対応させて電位V1として示している。
この電位V1は、画素電極P11にも現れることになる。そして、この画素電極P11の電位V1と、これに対向する共通電極の共通電位Vcomとの電位差に応じて、画素電極P11の位置に対応する液晶層5の液晶が励起されることになる。つまり、画素セルが駆動される。なお、画素容量に蓄積された電荷、つまりデータは、図7(e)のデータ線D1の走査タイミングと、図7(h)の電荷蓄積タイミングからも分かるように、1つのデータ線に対する走査(データの書き込み)が終了して、次のデータ線の走査に移行した後も、継続して保持されるようになっており、液晶(画素セル)を励起し続けることになる。
このようにして、データ線D1の走査が行われた後は、図7(f)に示すようにしてデータ線D2の走査が行われることになる。そして、同様にして、図7(i)に示されるように、画素スイッチS12を介して画素容量C12に対してデータの書き込みが行われる。
また、この後においては、図7(g)に示すようにして次のデータ線D3の走査が行われ、図7(j)に示すように、画素スイッチS13を介して画素容量C12に対してデータの書き込みが行われることになる。
また、この後においては、図7(g)に示すようにして次のデータ線D3の走査が行われ、図7(j)に示すように、画素スイッチS13を介して画素容量C12に対してデータの書き込みが行われることになる。
このような1行分の水平方向の走査が終了して、これと共に、ゲート線G1に対する走査も終了すると、続いては、図7(b)に示すようにして、次のゲート線G2に対する走査が開始される。そして、このゲート線G2を走査している期間内においても、図7(e)〜図7(j)により説明したように、水平方向における走査、つまりゲート線G2に対応する水平ラインの画素セルへのデータの書き込みが行われるものである。
そして、この後は、図7(c)に示すようにして、次のゲート線G3を走査した状態で、図7(e)〜図7(j)に示されるタイミングによって、ゲート線G3に対応する水平ラインの画素セルへのデータの書き込みを行う。
以降は、残るゲート線を順次走査していくとともに、各ゲート線の走査期間内においては、同様に、そのゲート線に対応する水平ラインの画素セルへのデータ書き込みを行っていく。
このようにして、アクティブマトリクス方式の液晶表示装置では、垂直走査回路2及び水平走査回路3によって、ゲート線を順次駆動するように走査していくとともに、1ゲート線の走査期間内において、データ線を順次駆動してデータを書き込んでいくように走査していくことで、画素セルを順次駆動していく。
そして、この後は、図7(c)に示すようにして、次のゲート線G3を走査した状態で、図7(e)〜図7(j)に示されるタイミングによって、ゲート線G3に対応する水平ラインの画素セルへのデータの書き込みを行う。
以降は、残るゲート線を順次走査していくとともに、各ゲート線の走査期間内においては、同様に、そのゲート線に対応する水平ラインの画素セルへのデータ書き込みを行っていく。
このようにして、アクティブマトリクス方式の液晶表示装置では、垂直走査回路2及び水平走査回路3によって、ゲート線を順次駆動するように走査していくとともに、1ゲート線の走査期間内において、データ線を順次駆動してデータを書き込んでいくように走査していくことで、画素セルを順次駆動していく。
ところで、上記構造による液晶表示装置を構成する半導体基板であるが、その製造過程において、回路に不良、欠陥が形成されてしまうことがある。つまり、画素スイッチや画素容量が短絡したり、また、ゲート線、データ線が断線若しくは短絡しているなどして、正常に動作しない画素セル駆動回路が存在する可能性を有している。このため、液晶表示装置を製造する過程においては、半導体基板上の回路に欠陥がないかどうかを検査することが行われる。
このような半導体基板回路の欠陥についての検査は、例えば次のようにして行われている。
先ずは、検査対象である半導体基板から引き出したデータ線と検査装置とを接続しておく。そして、半導体基板に対しては、表示時と同様のタイミングで垂直走査回路2及び水平走査回路3による駆動を行うようにされる。つまり、例えば図7により説明したのと同じようにして画素セルの駆動を行う。
この場合、データ書込が行われた画素セル駆動回路に接続されているデータ線には、正常であれば、書き込まれたデータに応じたレベルの電位が発生しているはずであるが、何らかの欠陥がある場合には、その電位レベルは、正常値とは異なるレベルとなっているはずである。そこで、この電位レベルを検査装置により検出する、つまりデータ線から画素容量の電荷を読み込むことで、画素セル駆動回路の欠陥について検査することが可能となるものである。
先ずは、検査対象である半導体基板から引き出したデータ線と検査装置とを接続しておく。そして、半導体基板に対しては、表示時と同様のタイミングで垂直走査回路2及び水平走査回路3による駆動を行うようにされる。つまり、例えば図7により説明したのと同じようにして画素セルの駆動を行う。
この場合、データ書込が行われた画素セル駆動回路に接続されているデータ線には、正常であれば、書き込まれたデータに応じたレベルの電位が発生しているはずであるが、何らかの欠陥がある場合には、その電位レベルは、正常値とは異なるレベルとなっているはずである。そこで、この電位レベルを検査装置により検出する、つまりデータ線から画素容量の電荷を読み込むことで、画素セル駆動回路の欠陥について検査することが可能となるものである。
しかしながら、近年においては、例えばプロジェクタ装置などへの採用を考慮して、液晶表示装置について小型化し、また、解像度の向上のために単位面積あたりの画素数を増加させることが求められている。
この際、例えば、液晶表示装置について、画素数はそのままとしたうえで、装置全体の寸法を1/2にしようとしたり、また、装置の寸法は変更せずに、解像度を2倍にしようとすれば、どちらの場合にも、画素セルの縦/横の寸法は、ともに1/2程度にまで縮小させる必要が生じてくる。仮に、画素セルの形状が正方形であるとして、この画素セルの縦/横の寸法を1/2にしようとすれば、画素容量としては1/4となってしまう。
この際、例えば、液晶表示装置について、画素数はそのままとしたうえで、装置全体の寸法を1/2にしようとしたり、また、装置の寸法は変更せずに、解像度を2倍にしようとすれば、どちらの場合にも、画素セルの縦/横の寸法は、ともに1/2程度にまで縮小させる必要が生じてくる。仮に、画素セルの形状が正方形であるとして、この画素セルの縦/横の寸法を1/2にしようとすれば、画素容量としては1/4となってしまう。
製造上の都合から、画素セル駆動回路内の画素スイッチについては、サイズの小型化に限界がある。このため、ほぼ限界までに画素スイッチを小型化したとして、さらに画素セルを小型にしなければならないとすれば、画素容量のほうのサイズを小さくしていかざるを得ない。
従って、例えば、画素セル駆動回路を1/2のサイズに縮小しようとする場合を考えると、画素スイッチのサイズが既に相当に小さい場合には、画素容量のサイズを縮小する割合が増えてくるので、画素容量のサイズは、1/4よりもさらに縮小する必要に迫られることになる。
従って、例えば、画素セル駆動回路を1/2のサイズに縮小しようとする場合を考えると、画素スイッチのサイズが既に相当に小さい場合には、画素容量のサイズを縮小する割合が増えてくるので、画素容量のサイズは、1/4よりもさらに縮小する必要に迫られることになる。
ここで、データ線の容量を考えてみると、例えば液晶表示装置の縦/横の寸法を1/2にしようとした場合において、データ線の横方向の幅は変更しないとすれば、縦方向の長さのみが1/2となるわけであり、その面積としてのサイズは1/2となる。つまり、データ線の容量は1/2の縮小で済むことになってしまう。つまり、縮小率としては、画素容量の1/4となるのに対して、データ線の容量は1/2までしか縮小されないという、容量的なアンバランスが生じる。
さらに、液晶表示装置のサイズはそのままとして、解像度を2倍にしようとした場合には、データ線の長さに変更はないのに関わらず、データ線に接続される画素スイッチ数が2倍に増加するので、画素スイッチをこれまで以上に小さくできない場合には、増加した画素スイッチのドレイン容量の分だけ、データ線の容量が増加することになる。
このように、画素セルの小型化を促進させていくほど、画素容量に対するデータ線の容量の比が大きくなっていき、いわゆる配線容量が支配的となってくる。そして、このような場合に、画素容量の電荷をデータ線から読み出そうすれば、データ線における電位の変化は、その検出が困難なほどに小さいものとなってしまうことがある。先に説明した手法による半導体基板の検査は、画素容量の電荷をデータ線から読み出すようにしていることから、上記のようにして画素容量に対する配線容量の比が大きくなってしまった場合には、検査を適切に行うことは困難なものとなっている。
このように、画素セルの小型化を促進させていくほど、画素容量に対するデータ線の容量の比が大きくなっていき、いわゆる配線容量が支配的となってくる。そして、このような場合に、画素容量の電荷をデータ線から読み出そうすれば、データ線における電位の変化は、その検出が困難なほどに小さいものとなってしまうことがある。先に説明した手法による半導体基板の検査は、画素容量の電荷をデータ線から読み出すようにしていることから、上記のようにして画素容量に対する配線容量の比が大きくなってしまった場合には、検査を適切に行うことは困難なものとなっている。
このため、現状においては、液晶を封入した後の液晶表示装置としての完成品に対して実際に画像を表示させ、これを例えば目視することで画素の欠陥を検査せざるを得ないという状況にあった。
このようにして、液晶表示装置が完成した段階において検査をするのでは、例えば欠陥が発見された場合には、再度分解しての修理を行うか、若しくは破棄せざるをえない。つまり、半導体基板に形成される回路の検査に関しては、液晶表示装置として組み込みが行われる以前の、例えば半導体回路基板としてのウェハが形成された段階で検査できるようにすることが、製造能率や製造コストの点で好ましい。
本発明の目的は、画素セル駆動回路を有する半導体装置の小型化又は高解像度化に伴い画素容量に対する配線容量の比率が増大しても、半導体装置として完成する前に画素セル駆動回路の不良を適切に検出することのできる半導体基板の検査方法を提供することにある。
このようにして、液晶表示装置が完成した段階において検査をするのでは、例えば欠陥が発見された場合には、再度分解しての修理を行うか、若しくは破棄せざるをえない。つまり、半導体基板に形成される回路の検査に関しては、液晶表示装置として組み込みが行われる以前の、例えば半導体回路基板としてのウェハが形成された段階で検査できるようにすることが、製造能率や製造コストの点で好ましい。
本発明の目的は、画素セル駆動回路を有する半導体装置の小型化又は高解像度化に伴い画素容量に対する配線容量の比率が増大しても、半導体装置として完成する前に画素セル駆動回路の不良を適切に検出することのできる半導体基板の検査方法を提供することにある。
そこで本発明は上記した課題を考慮して、画素スイッチと、この画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法として、1本のデータ線に対して接続される全画素スイッチのうちから選択した、データ線方向に配列が連続する複数の画素スイッチに接続される画素容量に対して電荷を保持させる電荷保持工程と、この電荷保持工程により複数の画素容量において保持された電荷の総和に対応する電位を上記1本のデータ線から同時に検出する検出工程とを含むようにして構成する。
上記構成によれば、1本のデータ線に対応して接続される画素セル駆動回路における画素容量のうち、連続配置される任意の複数の画素容量に対して電荷を保持させたうえで、この電荷の総和とされる電位を、この1本のデータ線から同時に検出する工程を含むようにしている。
本発明の場合において、複数の画素容量に蓄積された電荷を、同一のデータ線から読み出すことは、即ち、これら複数の画素容量の電荷の総量が検出できることを意味するが、これにより、データ線に得られる電位変化を、例えば1つの画素容量に蓄積された電荷を読み出す場合よりも大きなものとすることができる。
本発明の場合において、複数の画素容量に蓄積された電荷を、同一のデータ線から読み出すことは、即ち、これら複数の画素容量の電荷の総量が検出できることを意味するが、これにより、データ線に得られる電位変化を、例えば1つの画素容量に蓄積された電荷を読み出す場合よりも大きなものとすることができる。
上記のようにして、本発明によれば、液晶表示装置を構成する半導体基板を検査するのにあたって、1本のデータ線に接続される全画素スイッチのうちから選択した、データ線方向に連続配置される複数の画素スイッチに接続される画素容量に蓄積させた電荷の総和を、この1本のデータ線から同時に読み出すようにすることを可能としている。
そして、このような構成であれば、一度に読み出される画素容量の電荷量は、例えば1つの画素容量の電荷を読み出す場合よりも増加することになるので、データ線に得られる電位変化をより大きなものとすることができる。
これにより、例えば液晶表示装置の小型化や高精細化が図られたことで、配線容量に対して画素容量が比率的に小さくなってしまっているような半導体基板であっても、画素セル駆動回路の不良状態に応じた電位変化を的確に検出することが可能となり、例えば、これまでには困難であったとされる、液晶封入前の半導体基板のままの状態での検査が容易に可能となるものである。そして、これによって、例えば製造能率の向上や製造コストの低減が図られることになる。
また、この発明によっては、一度に複数の画素セルについての検査が可能となるので、1つ1つの画素セルを検査する従来の場合よりも、検査の作業効率が向上されるという効果も有している。
そして、このような構成であれば、一度に読み出される画素容量の電荷量は、例えば1つの画素容量の電荷を読み出す場合よりも増加することになるので、データ線に得られる電位変化をより大きなものとすることができる。
これにより、例えば液晶表示装置の小型化や高精細化が図られたことで、配線容量に対して画素容量が比率的に小さくなってしまっているような半導体基板であっても、画素セル駆動回路の不良状態に応じた電位変化を的確に検出することが可能となり、例えば、これまでには困難であったとされる、液晶封入前の半導体基板のままの状態での検査が容易に可能となるものである。そして、これによって、例えば製造能率の向上や製造コストの低減が図られることになる。
また、この発明によっては、一度に複数の画素セルについての検査が可能となるので、1つ1つの画素セルを検査する従来の場合よりも、検査の作業効率が向上されるという効果も有している。
以下、本発明の実施の形態について説明を行っていくこととする。本実施の形態としては、例えば液晶プロジェクタ装置などをはじめとする各種映像機器、電子機器に採用される、アクティブマトリクス方式の液晶表示装置を例に挙げることとする。
図1は、本発明の第1の実施の形態としての液晶表示装置の回路構成例を示している。この図に示される液晶表示装置1の基本構造としては、半導体基板上に対して、少なくとも、例えばマトリクス状に配列される画素セル駆動回路をはじめとする所要の回路を形成する。そして、この半導体基板に対して、共通電極を形成した対向基板を対向させ、これら半導体基板と対向基板との間に液晶を封入するようにした構造を有している。
本実施の形態の場合、半導体基板にはシリコン(Si)の材質によるシリコン基板が用いられる。そして、この半導体基板に対して、画素セル駆動回路10をマトリクス状に配列するようにして形成すると共に、垂直走査回路2、水平走査回路3、及びゲート線の各々に対して挿入されるANDゲート4と、データ線の各々に対して挿入されるスイッチ回路6とを形成する。
先ず、この半導体基板上に形成される画素セル駆動回路10の回路構成を、図1において破線で括って示す部位を例に説明する。
1つの画素セル駆動回路10は、図のように、画素スイッチSmn、画素容量Cmn、及び画素電極P22を備える。
画素スイッチSmnは、例えばFET(電界効果トランジスタ)としての構造を有している。画素スイッチSmnのゲートは、ゲート線Gmに対して接続され、ドレインは、データ線Dnと接続される。なお、各ゲート線及びデータ線も、半導体基板に対して形成されるものである。
また、画素スイッチSmnのソースは、画素容量Cmnの一端と接続される。画素容量Cmnの他端は、この場合には、共通電極に対して接続される。また、画素スイッチのソースと画素容量Cmnの接続点は、画素電極P22に対して接続される。
そして、このようにして形成される画素セル駆動回路10が、図示するようにして行方向と桁方向に沿って、マトリクス状に配列されるものである。また、このようにして画素セル駆動回路10が形成される半導体基板としては、各画素セル駆動回路10の画素電極Pがマトリクス状に配列されて表出している状態となる。
1つの画素セル駆動回路10は、図のように、画素スイッチSmn、画素容量Cmn、及び画素電極P22を備える。
画素スイッチSmnは、例えばFET(電界効果トランジスタ)としての構造を有している。画素スイッチSmnのゲートは、ゲート線Gmに対して接続され、ドレインは、データ線Dnと接続される。なお、各ゲート線及びデータ線も、半導体基板に対して形成されるものである。
また、画素スイッチSmnのソースは、画素容量Cmnの一端と接続される。画素容量Cmnの他端は、この場合には、共通電極に対して接続される。また、画素スイッチのソースと画素容量Cmnの接続点は、画素電極P22に対して接続される。
そして、このようにして形成される画素セル駆動回路10が、図示するようにして行方向と桁方向に沿って、マトリクス状に配列されるものである。また、このようにして画素セル駆動回路10が形成される半導体基板としては、各画素セル駆動回路10の画素電極Pがマトリクス状に配列されて表出している状態となる。
垂直走査回路2は、例えばシフトレジスタを備えて形成され、行(1水平ライン)ごとに、垂直方向への走査を行うために設けられる。つまり、表示時においては、1水平走査期間ごとに、ゲート線Gm−1→Gm→Gm+1・・・の順で、パルス状の走査信号(走査パルス)を出力することでゲート線を走査する。例えば垂直走査回路2の走査によってゲート線Gmが駆動されれば、ゲート線Gmと接続されている1行分の画素スイッチ(Smn−1、Smn、Smn+1)のゲートにゲート電圧が印加されて、これらの画素スイッチ(Smn−1、Smn、Smn+1)がオンとなる。
但し、本実施の形態においては、半導体基板の検査に対応するために、垂直走査回路2と各ゲート線(Gm−1,Gm,Gm+1・・・)との間に、ANDゲート4(m−1)、4(m)、4(m+1)が介在するようにして設けられる。
ANDゲート4(m−1)、4(m)、4(m+1)に対しては、それぞれ、垂直走査回路2から引き出されたゲート線Pr(Gm−1),Pr(Gm),Pr(Gm+1)が一方の入力端子に接続され、他方の入力には、マスク信号が共通に接続される。
ANDゲート4(m−1)、4(m)、4(m+1)に対しては、それぞれ、垂直走査回路2から引き出されたゲート線Pr(Gm−1),Pr(Gm),Pr(Gm+1)が一方の入力端子に接続され、他方の入力には、マスク信号が共通に接続される。
例えば、垂直走査回路2は、ゲート線Gmに対応しては、Hレベルに対応する走査信号をゲート線Pr(Gm)に出力して走査を行うようにされるが、このときの走査信号は、ANDゲート4(m)の一方の入力端子に対して入力されることになる。
そして、このときに、Lレベルのマスク信号がANDゲート4(m)に入力されていれば、ANDゲート4(m)の出力はLレベルとなるので、ゲート線Gmからは走査信号が出力されず、従って、画素スイッチ(Smn−1、Smn、Smn+1)はオフとなる(マスクされる)。これに対して、Hレベルのマスク信号が入力されてANDゲート4(m)の出力がHレベルとなれば、ゲート線Gmに対して走査信号が出力され、画素スイッチ(Smn−1、Smn、Smn+1)はオンとなる。
そして、このときに、Lレベルのマスク信号がANDゲート4(m)に入力されていれば、ANDゲート4(m)の出力はLレベルとなるので、ゲート線Gmからは走査信号が出力されず、従って、画素スイッチ(Smn−1、Smn、Smn+1)はオフとなる(マスクされる)。これに対して、Hレベルのマスク信号が入力されてANDゲート4(m)の出力がHレベルとなれば、ゲート線Gmに対して走査信号が出力され、画素スイッチ(Smn−1、Smn、Smn+1)はオンとなる。
なお、上記したような、ANDゲート4とマスク信号によるゲート線へのマスク動作は、後述するようにして検査時において行われるものであり、表示時においては、ANDゲート4によるマスク制御は行わない。
水平走査回路3も、シフトレジスタ等を備えて形成される回路であり、外部から入力される1水平ラインごとのデータを、順次シフトすることで、各データ線Dn−1、Dn、Dn+1を順次走査するようにして駆動する。
また、本実施の形態においては、各データ線Dn−1,Dn,Dn+1・・・に対して、図示するように、スイッチ6(n−1),6(n),6(n+1)が接続される。これらスイッチ6も半導体基板上に形成されるもので、例えばCMOS型の回路として構成される。このようにして設けられるスイッチ6は、後述する検査時において、外部の検査装置11と接続するためのデータ線を選択するために用いられる。ここでは、検査装置11によって、その開閉が制御されるものとしている。
このようにして、本実施の形態の半導体基板上には、上述の画素セル駆動回路10、データ線、ゲート線、垂直走査回路2、水平走査回路3に加えて、検査時に必要となるANDゲート4及びスイッチ6が形成される。
このようにして、本実施の形態の半導体基板上には、上述の画素セル駆動回路10、データ線、ゲート線、垂直走査回路2、水平走査回路3に加えて、検査時に必要となるANDゲート4及びスイッチ6が形成される。
そして、このようにして形成される半導体基板に対しては、共通電位Vcomが印加される共通電極が形成された対向基板が対向するようにして配置される。そして、この半導体基板と、対向基板との間に、液晶を封入することで液晶層5を形成する。このようにして、本実施の形態の液晶表示装置1が構成される。
このようにして形成される液晶表示装置1による画像表示時の動作は、簡略には次のようになる。
本実施の形態の場合、表示時においては、ANDゲート4は用いられないことから、例えばマスク信号を定常的にHレベルとしておくようにする。あるいは、ここでは図示しないが、ANDゲート4をパスして、垂直走査回路2から引き出されるゲート線Pr(Gm−1),Pr(Gm),Pr(Gm+1)が、それぞれ、ゲート線Gm−1,Gm,Gm+1と接続されるようにする。つまりは、垂直走査回路2により、ゲート線Gm−1,Gm,Gm+1・・・を直接的に走査するように回路が形成されればよい。
本実施の形態の場合、表示時においては、ANDゲート4は用いられないことから、例えばマスク信号を定常的にHレベルとしておくようにする。あるいは、ここでは図示しないが、ANDゲート4をパスして、垂直走査回路2から引き出されるゲート線Pr(Gm−1),Pr(Gm),Pr(Gm+1)が、それぞれ、ゲート線Gm−1,Gm,Gm+1と接続されるようにする。つまりは、垂直走査回路2により、ゲート線Gm−1,Gm,Gm+1・・・を直接的に走査するように回路が形成されればよい。
そして、表示時における垂直走査回路2及び水平走査回路3の走査としては、先に図7にて説明したのと同様のタイミングで行われればよい。つまり、垂直走査回路2は、シフトレジスタの動作によって、1水平走査期間ごとのタイミングで出力をシフトしていくことで、順次、1行目から最終行までのゲート線を走査していく。
これにより、例えば或る水平走査期間においては、ゲート線Gm−1に接続される行の画素スイッチSm−1n−1,Sm−1n,Sm−1n+1にゲート電圧が印加されてオンとなり、続く水平走査期間においては、上記画素スイッチSm−1n−1,Sm−1n,Sm−1n+1は、オフ状態とされたうえで、次のゲート線Gmに接続される行の画素スイッチSmn−1,Smn,Smn+1がオンとされる。以降、同様にして残るゲート線に対する走査が行われる。
これにより、例えば或る水平走査期間においては、ゲート線Gm−1に接続される行の画素スイッチSm−1n−1,Sm−1n,Sm−1n+1にゲート電圧が印加されてオンとなり、続く水平走査期間においては、上記画素スイッチSm−1n−1,Sm−1n,Sm−1n+1は、オフ状態とされたうえで、次のゲート線Gmに接続される行の画素スイッチSmn−1,Smn,Smn+1がオンとされる。以降、同様にして残るゲート線に対する走査が行われる。
そして、上記のようにして1つのゲート線が走査される期間内においては、水平走査回路3におけるシフトレジスタの動作によって、1桁目から最終桁までのデータ線を順次駆動していくことが行われる。ここで、データ線を駆動するとは、画素データに対応する電圧値を水平走査回路3からデータ線に対して出力することをいう。
ここで、例えばゲート線Gmを走査している期間内において、データ線Dn−1の駆動が行われたとする。このときには、ゲート線Gmにゲートが接続される画素スイッチSmn−1,Smn,Smn+1がオンとなっているわけであるが、データ線Dn−1が駆動されることで、このゲート線Gmとデータ線Dn−1の交点にある画素スイッチSmn−1に接続される画素容量Cmn−1に対して、データ線Dn−1に印加された電圧値(データ)に応じた電荷が、画素スイッチSmn−1のドレインからソースを介して蓄積される。この蓄積された電荷量に応じた電位が画素容量Cmn−1の両端に発生する。つまり、画素容量Cmn−1に対してデータの書き込みが行われたことになる。そして、このデータ書き込みによって画素容量Cmn−1に生じた電位は、同じ画素スイッチSmn−1のソースに接続された画素電極P21にも発生することになる。
ここで、例えばゲート線Gmを走査している期間内において、データ線Dn−1の駆動が行われたとする。このときには、ゲート線Gmにゲートが接続される画素スイッチSmn−1,Smn,Smn+1がオンとなっているわけであるが、データ線Dn−1が駆動されることで、このゲート線Gmとデータ線Dn−1の交点にある画素スイッチSmn−1に接続される画素容量Cmn−1に対して、データ線Dn−1に印加された電圧値(データ)に応じた電荷が、画素スイッチSmn−1のドレインからソースを介して蓄積される。この蓄積された電荷量に応じた電位が画素容量Cmn−1の両端に発生する。つまり、画素容量Cmn−1に対してデータの書き込みが行われたことになる。そして、このデータ書き込みによって画素容量Cmn−1に生じた電位は、同じ画素スイッチSmn−1のソースに接続された画素電極P21にも発生することになる。
そして、データ線Dn−1によるデータの書き込みが終了したとされると、画素容量Cmn−1に書き込まれたデータは保持した上で、次のデータ線Dnに対する駆動が行われる。従って、この場合には、ゲート線Gmとデータ線Dnの交点にある画素スイッチSmnに接続される画素容量Cmnに対して、データの書き込みが行われ、画素電極P22に電位が発生することになる。
ここで、画素電極Pに対しては、液晶層5が介在するようにして、電位Vcomが印加されている共通電極が対向して配置されている。
そして、上記のようにして、画素電極P21、P22においてデータに対応する電位が順次発生すると、この画素電極P21の電位と、電位Vcomとの電位差に応じて、その間に介在する液晶層5の液晶が反応して励起されることになる。つまり、画素セルの駆動が順次行われていくものである。
そして、上記のようにして、画素電極P21、P22においてデータに対応する電位が順次発生すると、この画素電極P21の電位と、電位Vcomとの電位差に応じて、その間に介在する液晶層5の液晶が反応して励起されることになる。つまり、画素セルの駆動が順次行われていくものである。
そして、上記のようにして、ゲート線Gmの走査期間内において水平走査回路3がデータ線を順次駆動していくことが行われ、1水平ラインの画素の駆動が終了したとされると、垂直走査回路2では、ゲート線Gmの走査を終了して、次のゲート線Gm−1の走査を行う。そして、このゲート線Gm−1の走査期間内において、水平走査回路3がデータ線を順次駆動して、同様に1水平ライン分の画素の駆動を行うようにされる。
このような動作が、全水平ラインごとに行われることで、1画面のデータの書き込みが完了することになる。そして、この1画面分のデータの書き込みが、例えばフィールド周期で繰り返されることで、画像表示が行われる。
このような動作が、全水平ラインごとに行われることで、1画面のデータの書き込みが完了することになる。そして、この1画面分のデータの書き込みが、例えばフィールド周期で繰り返されることで、画像表示が行われる。
そして、本実施の形態としては、液晶表示装置1を構成する半導体基板について、この半導体基板上に形成された回路に不良、欠陥がないかどうかについての検査を行うのであるが、この検査は、例えば次のようにして行うようにされる。
図2は、本実施の形態が対応する半導体基板の検査時において、所要の段階で行われるとされる画素セルの駆動タイミングを示している。この図に示す駆動タイミングによっては、結果的に、複数のゲート線を同時に立ち上げ、また、立ち下げることができる。
垂直走査回路2内のシフトレジスタによって、図2(a)に示すように、ゲート線Pr(Gm−1)に対して、例えば通常の1ゲート線走査期間よりも長い所定長の走査パルスが出力されるようにする。つまり、通常の1ゲート線走査期間が、期間t1〜t2の時間長に対応するものであるとして、この場合には、その3倍の時点t1〜t4の期間にわたって走査パルスを出力するものである。
そして、例えば次のゲート線Pr(Gm)に対する走査パルス出力としては、図7(b)に示すようにして、例えば時点t1から通常の1ゲート線走査期間分シフトしたとされる時点t2のタイミングで開始するようにされる。そして、この場合にも、そのパルス出力幅は、通常の1ゲート線走査期間の3倍となるようにしており、従って、期間t2〜t5にわたってパルスを出力する。
同様にして、次のゲート線Pr(Gm+1)に対しても、時点t2から通常の1ゲート線走査期間分シフトさせた時点から、通常の1ゲート線走査期間の3倍のパルス幅によって走査パルスを出力するようにされる。つまり、期間t3〜t6にわたってパルスを出力する。
そして、例えば次のゲート線Pr(Gm)に対する走査パルス出力としては、図7(b)に示すようにして、例えば時点t1から通常の1ゲート線走査期間分シフトしたとされる時点t2のタイミングで開始するようにされる。そして、この場合にも、そのパルス出力幅は、通常の1ゲート線走査期間の3倍となるようにしており、従って、期間t2〜t5にわたってパルスを出力する。
同様にして、次のゲート線Pr(Gm+1)に対しても、時点t2から通常の1ゲート線走査期間分シフトさせた時点から、通常の1ゲート線走査期間の3倍のパルス幅によって走査パルスを出力するようにされる。つまり、期間t3〜t6にわたってパルスを出力する。
上記のようにして、通常の1ゲート線走査期間の3倍のパルス長によってゲート線Pr(Gm−1)、Pr(Gm)、Pr(Gm+1)を走査していくことによっては、これらのゲート線が走査される期間t1〜t6において、図示するようにして、これらの走査パルス出力が重複する重複期間T3が形成されることになる。
そして、本実施の形態においては、図2(d)に示すようにして、上記各ゲート線(Gm−1)、Pr(Gm)、Pr(Gm+1)が走査される期間t1〜t6において、重複期間T3より前の期間t1〜t3においては、マスク信号をLレベルとする。これにより、ANDゲート4(m−1)、4(m)、4(m+1)からはLレベル(グランド電位Vss)が出力されることになる。この場合には、Lレベルとして、グランド電位Vssが出力されることとなっているので、ANDゲート4(m−1)、4(m)、4(m+1)の出力と接続される各ゲート線Gm−1、Gm、Gm+1は、図2(e)(f)(g)に示すようにして、期間t1〜t3においては、グランド電位Vssとなる。従って、この期間t1〜t3においては、各ゲート線Gm−1、Gm、Gm+1に接続されている画素スイッチは、オフ状態にあるようにされる。つまり、この期間においては、垂直走査回路2から出力されたパルスはマスク信号によりマスクされている状態にあることとなる。
そして、本実施の形態においては、図2(d)に示すようにして、上記各ゲート線(Gm−1)、Pr(Gm)、Pr(Gm+1)が走査される期間t1〜t6において、重複期間T3より前の期間t1〜t3においては、マスク信号をLレベルとする。これにより、ANDゲート4(m−1)、4(m)、4(m+1)からはLレベル(グランド電位Vss)が出力されることになる。この場合には、Lレベルとして、グランド電位Vssが出力されることとなっているので、ANDゲート4(m−1)、4(m)、4(m+1)の出力と接続される各ゲート線Gm−1、Gm、Gm+1は、図2(e)(f)(g)に示すようにして、期間t1〜t3においては、グランド電位Vssとなる。従って、この期間t1〜t3においては、各ゲート線Gm−1、Gm、Gm+1に接続されている画素スイッチは、オフ状態にあるようにされる。つまり、この期間においては、垂直走査回路2から出力されたパルスはマスク信号によりマスクされている状態にあることとなる。
そして、重複期間T3の開始時点である時点t3に至ったタイミングで、図2(d)に示すようにして、マスク信号をHレベル(電源電位VDD)に切り換える。この時点では、ゲート線(Gm−1)、Pr(Gm)、Pr(Gm+1)において同時にパルスが出力されているので、マスク信号がHレベルとなったことによっては、ANDゲート4(m−1)、4(m)、4(m+1)からは電源電位VDDによるHレベルが出力されることになり、ゲート線Gm−1、Gm、Gm+1には電源電位VDDが得られることになる。つまり、マスク信号によるマスクが解除され、図2(e)(f)(g)に示すように、ゲート線Gm−1、Gm、Gm+1が時点t3において同時に立ち上げられることとなる。
この後、重複期間T3が終了する時点t4に至ると、マスク信号はLレベルとなるように切り換えが行われる。これによって、時点t4においては、再度マスク信号によるマスクが再開されることとなって、ゲート線Gm−1、Gm、Gm+1には、グランド電位Vssとなる。つまり、ゲート線Gm−1、Gm、Gm+1が同時に立ち下げられる。
このようにして、本実施の形態においては、垂直走査回路2内のシフトレジスタとANDゲート4とにより、複数の連続するゲート線を同時に立ち上げ、また、立ち下げることができるようにしている。なお、この場合には、3本のゲート線を同時に立ち上げ/立ち下げるようにしているが、図2の説明からも理解されるように、例えば垂直走査回路2から出力すべきパルス幅を、同時に立ち上げ/立ち下げるべきゲート線数に応じて変更するなど、信号出力タイミングなどについて必要な変更を行うことで、同時に立ち上げ/立ち下げるべきゲート線数は、任意に変更することができる。そして、この同時に立ち上げ/立ち下げるべきゲート線数の実際としては、検査時の都合などに応じて適宜変更されるべきものである。
続いては、上記したように複数のゲート線の同時走査が可能であることを前提として、本実施の形態としての半導体基板の検査の手順例について説明を行っていくこととする。
手順1:ここでは、検査対象として、図1のデータ線Dnに接続された3つの画素セル駆動回路10を選択したものとする。つまり、データ線Dnと接続される、画素スイッチSm−1n、Smn、及びSm+1nを備えた各画素セル駆動回路10が検査対象となる。また、これらの画素セル駆動回路が検査対象とされたことに対応して、スイッチ6のうち、データ線Dnと接続されるスイッチ6(n)のみをオンとして、これ以外のスイッチ6はオフとするようにされる。これによって、データ線Dnのラインが検査装置11と接続されることになる。
そして、この手順1としては、これらの画素セル駆動回路10における3つの画素容量Cm−1n、Cmn、Cm+1nに対してデータの書き込みを行う。このためには、例えば図2により説明したようにして、垂直走査回路2により、同時にゲート線Gm−1、Gm、Gm+1を立ち上げて、画素スイッチSm−1n、Smn、Sm+1nがオンの状態となるようにしたうえで、水平走査回路3により、データ線Dnに対してデータを出力する。これによって、オン状態にある画素スイッチSm−1n、Smn、Sm+1nのドレイン→ソースを介して、画素容量Cm−1n、Cmn、Cm+1nの各々に対してデータの書き込みが行われる。つまり、画素容量Cm−1n、Cmn、Cm+1nの各々において電荷が蓄積されるものである。
なお、この画素容量Cm−1n、Cmn、Cm+1nに対するデータの書き込みに関しては、必ずしも、同時に行う必要はないものであり、例えばゲート線Gm−1、Gm、Gm+1を順次立ち上げると共に、このゲート線が立ち上がったタイミングで、順次データ線Dnに対してデータを出力するようにしてもよいものである。
手順1:ここでは、検査対象として、図1のデータ線Dnに接続された3つの画素セル駆動回路10を選択したものとする。つまり、データ線Dnと接続される、画素スイッチSm−1n、Smn、及びSm+1nを備えた各画素セル駆動回路10が検査対象となる。また、これらの画素セル駆動回路が検査対象とされたことに対応して、スイッチ6のうち、データ線Dnと接続されるスイッチ6(n)のみをオンとして、これ以外のスイッチ6はオフとするようにされる。これによって、データ線Dnのラインが検査装置11と接続されることになる。
そして、この手順1としては、これらの画素セル駆動回路10における3つの画素容量Cm−1n、Cmn、Cm+1nに対してデータの書き込みを行う。このためには、例えば図2により説明したようにして、垂直走査回路2により、同時にゲート線Gm−1、Gm、Gm+1を立ち上げて、画素スイッチSm−1n、Smn、Sm+1nがオンの状態となるようにしたうえで、水平走査回路3により、データ線Dnに対してデータを出力する。これによって、オン状態にある画素スイッチSm−1n、Smn、Sm+1nのドレイン→ソースを介して、画素容量Cm−1n、Cmn、Cm+1nの各々に対してデータの書き込みが行われる。つまり、画素容量Cm−1n、Cmn、Cm+1nの各々において電荷が蓄積されるものである。
なお、この画素容量Cm−1n、Cmn、Cm+1nに対するデータの書き込みに関しては、必ずしも、同時に行う必要はないものであり、例えばゲート線Gm−1、Gm、Gm+1を順次立ち上げると共に、このゲート線が立ち上がったタイミングで、順次データ線Dnに対してデータを出力するようにしてもよいものである。
手順2:上記手順1による画素容量Cm−1n、Cmn、Cm+1nに対するデータの書き込みが終了したら、それまで立ち上げていたゲート線Gm−1、Gm、Gm+1を立ち下げることを行う。これは、例えば上記手順1によるデータの書き込みが、図2に示した走査タイミングによって行われているものであるのならば、図2の時点t4における動作として示すように、マスク信号をLレベルとすることで実現することができる。
そして、このようにして、画素容量Cm−1n、Cmn、Cm+1nに対するデータの書き込みが行われた状態で、ゲート線Gm−1、Gm、Gm+1が立ち下げられれば、画素スイッチSm−1n、Smn、Sm+1nはオフ状態となるのであるが、これにより、データ書き込みによって画素容量Cm−1n、Cmn、Cm+1nに蓄積された電荷が放出されることなく、保持されることになる。
そして、このようにして、画素容量Cm−1n、Cmn、Cm+1nに対するデータの書き込みが行われた状態で、ゲート線Gm−1、Gm、Gm+1が立ち下げられれば、画素スイッチSm−1n、Smn、Sm+1nはオフ状態となるのであるが、これにより、データ書き込みによって画素容量Cm−1n、Cmn、Cm+1nに蓄積された電荷が放出されることなく、保持されることになる。
手順3:画素容量Cm−1n、Cmn、Cm+1nにおいて電荷が保持されている状態になったら、水平走査回路3又は検査装置によって、データ線Dnに対して任意の電圧をチャージする。これによって、データ線Dnはハイインピーダンスの状態となる。
手順4:続いては、データ線Dnがハイインピーダンスとなっている状態のもとで、図2に示したようにして、ゲート線Gm−1、Gm、Gm+1を同時に立ち上げることを行う。これによって、これまでオフ状態にあった画素スイッチSm−1n、Smn、Sm+1nは、同時にオン状態に移行することになるが、これによって、データ線Dnには、画素スイッチSm−1n、Smn、Sm+1nに接続されている画素容量Cm−1n、Cmn、Cm+1nに蓄積されていた電荷に応じた電位変化が現れることになる。つまり、3つの画素容量Cm−1n、Cmn、Cm+1nの電荷の総量に応じた電位変化が現れる。
手順5:上記のようにしてデータ線Dnに現れた3つの画素容量Cm−1n、Cmn、Cm+1nの電荷の総量に応じた電位変化は、スイッチ6(n)を介してデータ線Dnと接続された検査装置11において検出されることになる。
そして、検査装置11側では、検出された電位変化に基づいて検査結果を得るようにされる。
上記した電位変化の検出に基づいて検査すべき項目としては特に限定しないが、例えば、画素容量値が適正であるか否かの確認、画素データ書き込み時間の確認、画素容量の短絡の有無の確認、ゲート線及びデータ線の短絡、断線の有無の確認などを行うことができる。
そして、検査装置11側では、検出された電位変化に基づいて検査結果を得るようにされる。
上記した電位変化の検出に基づいて検査すべき項目としては特に限定しないが、例えば、画素容量値が適正であるか否かの確認、画素データ書き込み時間の確認、画素容量の短絡の有無の確認、ゲート線及びデータ線の短絡、断線の有無の確認などを行うことができる。
以上が本実施の形態としての検査手順となるが、ここで、検査対象を、他のデータ線に接続された画素セル駆動回路10に変更する場合には、例えば検査装置11による制御によって、スイッチ6についての切り換えを行うようにする。例えば、データ線Dnに接続された画素セル駆動回路10から、データ線Dn+1に接続された画素セル駆動回路10に検査対象を変更するのであれば、これまでオンとされていたスイッチ6(n)はオフとして、かわりにスイッチ6(n+1)をオンとするように制御すればよいことになる。
このような本実施の形態としての検査方法によれば、例えばデータ線に現れる電位の変化幅は、複数の画素容量に保持された電荷の総量に対応するものとなる。つまり、本実施の形態としては、1つの画素容量に保持された電荷によって現れる電位変化よりも大きな電位変化幅を得ることができる。
例えば液晶表示装置の小型化や高精細化にともなっては、前述したように、データ線の容量に対する画素容量の比がこれまでよりも大きくなるが、従来のように、画素セルを1つ1つ駆動して、1つの画素容量に保持された電荷によって現れる電位変化を検出するという検査方法では、的確な検査結果を得ることが困難であった。このため、現状としては、半導体基板のみによる検査を行わずに、液晶表示装置として完成させてから画像を表示させて、目視による検査を行わざるを得なかった。
例えば液晶表示装置の小型化や高精細化にともなっては、前述したように、データ線の容量に対する画素容量の比がこれまでよりも大きくなるが、従来のように、画素セルを1つ1つ駆動して、1つの画素容量に保持された電荷によって現れる電位変化を検出するという検査方法では、的確な検査結果を得ることが困難であった。このため、現状としては、半導体基板のみによる検査を行わずに、液晶表示装置として完成させてから画像を表示させて、目視による検査を行わざるを得なかった。
これに対して、本実施の形態では、データ線には、適正な検査結果を得るに足るだけの顕著な電位変化が現れるのであるから、画素容量に対するデータ線の容量の比が大きいとされる場合でも、半導体基板の検査を的確に行うことが可能となる。そして、これによっては、液晶表示装置を製造する前の、半導体基板に回路が形成された段階で検査を行うようにすることが容易に実現されるものである。
また、本実施の形態としては、一度に複数の画素セル駆動回路10を検査するようにしているために、例えば従来のようにして1つ1つの画素セル駆動回路を駆動して検査する場合より、効率よく検査を行うことも可能となる。
また、本実施の形態としては、一度に複数の画素セル駆動回路10を検査するようにしているために、例えば従来のようにして1つ1つの画素セル駆動回路を駆動して検査する場合より、効率よく検査を行うことも可能となる。
続いては、本発明の第2の実施の形態について説明を行う。
図3は、第2の実施の形態に対応する液晶表示装置1Aとしての回路構成を示している。
なお、この図において、図1と同一とされる部分については同一符号を付して、ここでの説明は省略する。また、この図3においては、液晶表示装置1Aにおいて、主として半導体基板に形成される回路部を示しているものとされる。従って、ここでは、液晶層5及び共通電位Vcomが印加される対向電極の図示は省略している。また、半導体基板上に実際に形成される部位のうち、各画素スイッチのソースに対して接続される画素電極の図示も、ここでは省略している。さらにここでは、検査装置11がスイッチ6のオン/オフを制御するための制御線の図示も省略している。
図3は、第2の実施の形態に対応する液晶表示装置1Aとしての回路構成を示している。
なお、この図において、図1と同一とされる部分については同一符号を付して、ここでの説明は省略する。また、この図3においては、液晶表示装置1Aにおいて、主として半導体基板に形成される回路部を示しているものとされる。従って、ここでは、液晶層5及び共通電位Vcomが印加される対向電極の図示は省略している。また、半導体基板上に実際に形成される部位のうち、各画素スイッチのソースに対して接続される画素電極の図示も、ここでは省略している。さらにここでは、検査装置11がスイッチ6のオン/オフを制御するための制御線の図示も省略している。
この図3に示す回路においては、例えば図1に示した回路において垂直走査回路2とゲート線との間に設けられたゲート回路は省略される。つまり、この第2の実施の形態では、垂直走査回路2からは、直接、ゲート線(Gm−1,Gm,Gm+1)が引き出されるものである。
また、この場合には、画素容量の端部は共通電極ではなく、グランドに対して設置されているが、図1の場合と同様に、共通電極に接続する回路構成としてもよいものである。
そして、この実施の形態においては、スイッチ6の出力と、検査装置11が接続される出力端子Voutとの間に、増幅回路7が設けられる。この増幅回路7もまた、半導体基板上に形成されるものである。
また、この場合には、画素容量の端部は共通電極ではなく、グランドに対して設置されているが、図1の場合と同様に、共通電極に接続する回路構成としてもよいものである。
そして、この実施の形態においては、スイッチ6の出力と、検査装置11が接続される出力端子Voutとの間に、増幅回路7が設けられる。この増幅回路7もまた、半導体基板上に形成されるものである。
この場合の増幅回路7は、スイッチ6の出力側のラインがスイッチSWの一端に対して接続されるとともに、演算増幅器OPの非反転入力端子に対して接続される。つまり、増幅回路7の入力に対しては、スイッチ6を介するようにして、画素スイッチのドレインが接続されるデータ線が接続されるものである。
スイッチSWは、例えばNチャンネル型の電界効果トランジスタとされその他端は、電位Vpcと接続される。また、電位Vpcは、抵抗R1を介して演算増幅器OPの反転入力端子に対して接続され、また、演算増幅器OPの出力端子と反転入力端子とを抵抗R2を介して接続している。このようにして、増幅回路7は、スイッチ6を介して入力されたデータ線の電位変化(電圧)を増幅する回路として形成される。
スイッチSWは、例えばNチャンネル型の電界効果トランジスタとされその他端は、電位Vpcと接続される。また、電位Vpcは、抵抗R1を介して演算増幅器OPの反転入力端子に対して接続され、また、演算増幅器OPの出力端子と反転入力端子とを抵抗R2を介して接続している。このようにして、増幅回路7は、スイッチ6を介して入力されたデータ線の電位変化(電圧)を増幅する回路として形成される。
図4は、上記図3に示した液晶表示装置1Aの半導体基板を検査する際の手順に従った、所定部位の状態遷移を示すタイミングチャートである。この図を参照して、第2の実施の形態としての検査の手順を説明していくこととする。
手順1:第2の実施の形態において、一連の検査手順によって検査される対象は、1つの画素セル駆動回路となる。ここでは、検査対象として、データ線Dnに接続された画素セル駆動回路10のうち、画素スイッチSmnを備えている画素セル駆動回路10を選択した場合について述べる。従って、この場合には、スイッチ6のうち、データ線Dnと接続されるスイッチ6(n)のみをオンとして、これ以外のスイッチ6はオフとするように制御し、これによって、データ線Dnのラインのみが検査装置11と接続されるようにする。
そして、この場合の手順1としては、検査対象となってている画素セル駆動回路10内の画素容量Cmnのみに対してデータの書き込みを行う。
このため、例えば図4に示す電荷蓄積期間において、垂直走査回路2によりゲート線Gmを走査する。これによって、ゲート線Gmに接続された各画素スイッチSmn−1、Smn、Smn+1はオン状態となる。つまり、図4(a)に示すようにして、電荷蓄積期間において画素スイッチSmnをオンとする状態が得られる。また、この期間においては、図4(b)に示すようにして、増幅回路7内のスイッチSWは、オフ状態にあるように制御しておく。
そして、この状態の下で、水平走査回路3によってデータ線Dnを駆動することで、画素スイッチSmnを介して接続される画素容量Cmnに対しては、データ線Dnから印加されたデータの電圧値に応じた電荷が蓄積されることになる。つまり、データの書き込みが行われる。ここでは、電荷が蓄積されることで、図4(c)に示すようにして、画素容量Cmnの両端電圧は、グランド電位Vssから、或る所定の電圧レベルVdが発生する状態に遷移する。
そして、この場合の手順1としては、検査対象となってている画素セル駆動回路10内の画素容量Cmnのみに対してデータの書き込みを行う。
このため、例えば図4に示す電荷蓄積期間において、垂直走査回路2によりゲート線Gmを走査する。これによって、ゲート線Gmに接続された各画素スイッチSmn−1、Smn、Smn+1はオン状態となる。つまり、図4(a)に示すようにして、電荷蓄積期間において画素スイッチSmnをオンとする状態が得られる。また、この期間においては、図4(b)に示すようにして、増幅回路7内のスイッチSWは、オフ状態にあるように制御しておく。
そして、この状態の下で、水平走査回路3によってデータ線Dnを駆動することで、画素スイッチSmnを介して接続される画素容量Cmnに対しては、データ線Dnから印加されたデータの電圧値に応じた電荷が蓄積されることになる。つまり、データの書き込みが行われる。ここでは、電荷が蓄積されることで、図4(c)に示すようにして、画素容量Cmnの両端電圧は、グランド電位Vssから、或る所定の電圧レベルVdが発生する状態に遷移する。
手順2:上記のようにして画素容量Cmnに対して電荷を蓄積させた後においては、図4における電荷保持期間として示すようにして、垂直走査回路2によりゲート線Gmの走査を終了させて、図4(a)に示すようにして画素スイッチSmnをオフとする。
また、このときには、図4(b)に示すようにスイッチSWをオン状態に切り換えることで、データ線DnがスイッチSWを介して電位Vpcと接続されるようにする。これにより、データ線Dnは、電位Vpcによりチャージされるので図4(d)に示すようにして、データ線電位Vdataとしては、電位Vpcが発生してハイインピーダンスの状態となる。
このようにして各部が動作する電荷保持期間では、画素スイッチSmnがオフとされたことで、前の電荷蓄積期間において画素容量Cmnに蓄積された電荷はそのまま保持されることになるので、その両端電圧としては、図4(c)に示すようにして、電圧レベルVdが維持されることになる。また、スイッチSWがオンとされたことによって、演算増幅器OPの出力Voutとしては、図4(e)に示すように、電圧Vpcに対応するレベルが現れる。
また、このときには、図4(b)に示すようにスイッチSWをオン状態に切り換えることで、データ線DnがスイッチSWを介して電位Vpcと接続されるようにする。これにより、データ線Dnは、電位Vpcによりチャージされるので図4(d)に示すようにして、データ線電位Vdataとしては、電位Vpcが発生してハイインピーダンスの状態となる。
このようにして各部が動作する電荷保持期間では、画素スイッチSmnがオフとされたことで、前の電荷蓄積期間において画素容量Cmnに蓄積された電荷はそのまま保持されることになるので、その両端電圧としては、図4(c)に示すようにして、電圧レベルVdが維持されることになる。また、スイッチSWがオンとされたことによって、演算増幅器OPの出力Voutとしては、図4(e)に示すように、電圧Vpcに対応するレベルが現れる。
手順3:続いては、図4(a)の電荷読み出し期間として示すように、直前の電荷保持期間においてはオフ状態にあった画素スイッチSmnをオン状態にし、また、直前の電荷保持期間においてオン状態にあったスイッチSWをオフ状態にする。この状態では、オン状態にある画素スイッチSmnを介して、画素容量Cmnに保持されていた電荷がデータ線Dnから読み出されることになる。
ここで、データ線Dnの寄生容量と、データ線Dnに接続される画素スイッチのドレイン容量とを合わせた容量をCdとする。そして、この場合において、画素容量Cmnに蓄積されていた電荷と容量Cdに蓄積されていた電荷の総和は変化しないのであるから、画素容量Cmnに蓄積されていた電荷を読み出したことによりデータ線Dnに現れる電位レベルVd1としては、
Vd1=(Cmn・Vd+Cd・Vpc)/(Cmn+Cd)
により表されることになる。
そして、このようにして電位レベルVd1が発生することで、図4(d)に示すようにして、データ線電位Vdataとしては、電荷保持期間においては電位レベルVpcが維持されていた状態から、続く電荷読み出し期間では電位レベルVd1に変化するという状態遷移が得られる。
ここで、データ線Dnの寄生容量と、データ線Dnに接続される画素スイッチのドレイン容量とを合わせた容量をCdとする。そして、この場合において、画素容量Cmnに蓄積されていた電荷と容量Cdに蓄積されていた電荷の総和は変化しないのであるから、画素容量Cmnに蓄積されていた電荷を読み出したことによりデータ線Dnに現れる電位レベルVd1としては、
Vd1=(Cmn・Vd+Cd・Vpc)/(Cmn+Cd)
により表されることになる。
そして、このようにして電位レベルVd1が発生することで、図4(d)に示すようにして、データ線電位Vdataとしては、電荷保持期間においては電位レベルVpcが維持されていた状態から、続く電荷読み出し期間では電位レベルVd1に変化するという状態遷移が得られる。
ここで、上記したデータ線電位Vdataにおける電位レベルVpcと電位レベルVd1との電位差について、
Vpc−Vd1=ΔV
として表すこととすると、演算増幅器OPは、反転入力端子の電位もVd1となるように動作することになる。このため、抵抗R1にかかる両端電圧はΔVとなり、抵抗R1を流れる電流i1は、
i1=ΔV/R1
により表されるレベルとなる。そして、この電流i1が抵抗R2に流れることになるため、演算増幅器OPの出力Voutは、
Vout=Vpc−((R1+R2)/R1)・ΔV
として表されることになる。即ち、図4(e)に示すようにして、電荷読み出し期間の出力Voutは、直前の電荷保持期間における電位レベルVoutに対して、((R1+R2)/R1)・ΔVの電位差を有したレベルに変化することとなる。
このような動作が得られることで、本実施の形態としては、図4(d)と図4(e)を比較して分かるように、増幅回路7においては、データ線における電位Vpcから電位Vd1としての電位変化であるΔVを増幅して出力することで、より大きな電位変化としていることになる。なお、増幅回路7としての増幅度は抵抗R1、R2の各抵抗値の組み合わせによって調整することができる。
Vpc−Vd1=ΔV
として表すこととすると、演算増幅器OPは、反転入力端子の電位もVd1となるように動作することになる。このため、抵抗R1にかかる両端電圧はΔVとなり、抵抗R1を流れる電流i1は、
i1=ΔV/R1
により表されるレベルとなる。そして、この電流i1が抵抗R2に流れることになるため、演算増幅器OPの出力Voutは、
Vout=Vpc−((R1+R2)/R1)・ΔV
として表されることになる。即ち、図4(e)に示すようにして、電荷読み出し期間の出力Voutは、直前の電荷保持期間における電位レベルVoutに対して、((R1+R2)/R1)・ΔVの電位差を有したレベルに変化することとなる。
このような動作が得られることで、本実施の形態としては、図4(d)と図4(e)を比較して分かるように、増幅回路7においては、データ線における電位Vpcから電位Vd1としての電位変化であるΔVを増幅して出力することで、より大きな電位変化としていることになる。なお、増幅回路7としての増幅度は抵抗R1、R2の各抵抗値の組み合わせによって調整することができる。
本実施の形態では、上記のようにしてデータ線電位を増幅した出力Voutを検査装置11に入力することになる。これにより、本実施の形態では、データ線に得られる小さな電位変化をより大きな電位変化として見ることができることになる。つまり、本実施の形態では、データ線に得られる電位変化が小さいものであるとしても、これを増幅することによって補償しているものである。
従って、本実施の形態としても、先の実施の形態と同様に、例えば画素容量に対するデータ線の容量の比が大きく、データ線に得られる電位変化が小さくなったとされても、確実な検査結果を得ることが可能になるものである。また、液晶を封入して組み込みを行う前の半導体基板が製造された段階での検査が可能となることも同様である。
従って、本実施の形態としても、先の実施の形態と同様に、例えば画素容量に対するデータ線の容量の比が大きく、データ線に得られる電位変化が小さくなったとされても、確実な検査結果を得ることが可能になるものである。また、液晶を封入して組み込みを行う前の半導体基板が製造された段階での検査が可能となることも同様である。
なお、例えば増幅回路7は、半導体回路基板に形成せずに、例えば検査装置側で増幅するようにしても、データ線の電位変化を増幅することに代わりはないのではあるが、例えば、検査装置側で増幅するとした場合には、半導体基板のデータ線と検査装置とを接続するための配線の容量や抵抗成分などの影響を受けてしまうことになる。このため、データ線の電圧を検査装置側で検出する段階では、その電位変化はより微弱なものとなっており、これを増幅しても画素セルの欠陥を判定できる程度の電位変化幅を得ることは困難となる。これに対して、本実施の形態のように半導体基板に増幅回路を備えれば、上記したような半導体基板と検査装置とを接続するための配線による伝達ロスの影響は排除できるものである。
続いては、本発明の第3の実施の形態について説明する。
図5は、第3の実施の形態に対応する液晶表示装置1Bの回路構成例を示している。なお、この図において、図1及び図3と同一部分には同一符号を付して説明を省略する。また、この図5においても、液晶表示装置1Bとしての構造のうち、主としては、半導体基板に形成される回路部を示しているものとされ、ここでも、液晶層5及び対向電極、及び画素電極の図示は省略している。
図5は、第3の実施の形態に対応する液晶表示装置1Bの回路構成例を示している。なお、この図において、図1及び図3と同一部分には同一符号を付して説明を省略する。また、この図5においても、液晶表示装置1Bとしての構造のうち、主としては、半導体基板に形成される回路部を示しているものとされ、ここでも、液晶層5及び対向電極、及び画素電極の図示は省略している。
この図5に示す液晶表示装置1Bの半導体基板の回路構成としては、図1に示したANDゲート4が備えられると共に、図3に示した増幅回路7が備えられる。このようにして形成される本実施の形態の回路は、第1の実施の形態としての回路と、第2の実施の形態としての回路が組み合わされた形態を採っていることになる。従って、検査手順としても、第1の実施の形態と第2の実施の形態により説明した手順が組み合わされることとなるものである。以下、図5に示す回路構成の半導体基板について検査を行う場合の手順を記す。
手順1:本実施の形態としても、大きくは、図4により説明した、電荷蓄積期間→電荷保持期間→電荷読み出し期間に対応する手順によって検査が行われるものとされる。但し、本実施の形態においては、電荷蓄積期間に対応する手順1によっては、同じデータ線に接続した任意の複数の画素スイッチをオン状態とした上で、これら複数の画素スイッチに接続される画素容量に対してデータ書き込みを行って電荷を蓄積させることになる。つまり、複数の画素容量において、その両端電圧Vc(図4(c))として、電位レベルVdが生じるようにするものである。
なお、ここでは、具体的には、図5においてデータ線Dnと接続される3つの画素スイッチSm−1n、Smn、Sm+1nをオンとして、これらに接続される3つの画素容量Cm−1n、Cmn、Cm+1nに対してデータ書き込みを行って、電位レベルVdを発生させたものとする。
なお、ここでは、具体的には、図5においてデータ線Dnと接続される3つの画素スイッチSm−1n、Smn、Sm+1nをオンとして、これらに接続される3つの画素容量Cm−1n、Cmn、Cm+1nに対してデータ書き込みを行って、電位レベルVdを発生させたものとする。
手順2:この場合において手順2に対応する電荷保持期間としては、画素スイッチSm−1n、Smn、Sm+1nをオフとすることで、画素容量Cm−1n、Cmn、Cm+1nに蓄積された電荷を保持させる。従ってこの場合にも、画素容量Cm−1n、Cmn、Cm+1nの両端電圧Vcとしては、電圧レベルVdが維持される(図4(d))。
また、この場合にも、スイッチSWをオン状態に切り換える(図4(b))ことで、データ線Dnを電位Vpcによりチャージさせ、データ線電位Vdataに電位Vpcを発生させる(図4(d))。これにより、データ線Dnはハイインピーダンスとなり、また、演算増幅器OPの出力Voutとしては、電圧Vpcに対応するレベルが現れる(図4(e))。
また、この場合にも、スイッチSWをオン状態に切り換える(図4(b))ことで、データ線Dnを電位Vpcによりチャージさせ、データ線電位Vdataに電位Vpcを発生させる(図4(d))。これにより、データ線Dnはハイインピーダンスとなり、また、演算増幅器OPの出力Voutとしては、電圧Vpcに対応するレベルが現れる(図4(e))。
手順3:この場合の図4の電荷読み出し期間が対応する手順3としては、3つの画素スイッチSm−1n、Smn、Sm+1nを「同時に」オン状態とする。このためには、先に図2に示したタイミングによって、画素の駆動を行えばよい。また、これと同時にスイッチSWをオフ状態にする。
従って、この場合には、オン状態にある3つの画素スイッチSm−1n、Smn、Sm+1nを介して、画素容量Cm−1n、Cmn、Cm+1nに保持されていた電荷の総容量がデータ線Dnから読み出されることになる。
従って、例えば図4(d)において示される、データ線の電位Vpcから電位Vd1への変化である電位差ΔVとしては、例えば1つの画素容量の電荷を読み出す場合よりも、大きなものとすることができる。そして、演算増幅器OPの出力Vout(図4(e))としては、この電位差ΔVが増幅されたものが得られることになる。
従って、この場合には、オン状態にある3つの画素スイッチSm−1n、Smn、Sm+1nを介して、画素容量Cm−1n、Cmn、Cm+1nに保持されていた電荷の総容量がデータ線Dnから読み出されることになる。
従って、例えば図4(d)において示される、データ線の電位Vpcから電位Vd1への変化である電位差ΔVとしては、例えば1つの画素容量の電荷を読み出す場合よりも、大きなものとすることができる。そして、演算増幅器OPの出力Vout(図4(e))としては、この電位差ΔVが増幅されたものが得られることになる。
このように、第3の実施の形態においては、先ず、先の第1の実施の形態の場合と同様にして、複数の画素容量に蓄積させた電荷を同一データ線から同時に読み出すようにしている。これにより、先ず、データ線に対して画素容量に蓄積された電荷に応じた電位変化を発生させる段階において、より大きな電位変化が得られるようにしているものである。そしてさらに、上記のようにして得られた電位変化を増幅して出力することで、その電位変化をより大きなものとしている。
従って、本実施の形態としては、検査のために検出すべきデータ線の電位変化として、例えば第1、第2の実施の形態よりもさらに大きな変化幅が得られるものであり、より確実な検査結果を得ることも可能となるものである。
従って、本実施の形態としては、検査のために検出すべきデータ線の電位変化として、例えば第1、第2の実施の形態よりもさらに大きな変化幅が得られるものであり、より確実な検査結果を得ることも可能となるものである。
なお、上記各実施の形態において検査のために形成されるANDゲート4、スイッチ6などは、必ずしも、全てのゲート線及びデータ線に対して設けられる必要はない。つまり、例えば半導体基板が形成される1枚のウェハ全体において、或る一部領域についてのみ、ANDゲート4、スイッチ6が接続されてもよいものである。
この場合、全ての画素セル駆動回路についてチェックすることはできないが、一部領域を検査するだけでも、例えば、各ウェハごとの不良、欠陥の傾向を知ることができるため、充分に製造能率の向上等には寄与できるものである。また、この場合には、例えば全ゲート線、データ線にANDゲート4やスイッチ6を設ける場合よりも、半導体基板に形成すべきANDゲート4やスイッチ6の数を著しく削減することができるので、それだけ、半導体基板の単位面積あたりにおける検査用回路の占有率を低いものとして、より多くの画素セル駆動回路を効率的に形成することも可能となる。
また、上記各実施の形態として説明した回路構成や検査手順は、これまでの記載内容に限定されるものではなく、実際に行われる検査の状況等に応じて適宜変更されて構わないものである。
この場合、全ての画素セル駆動回路についてチェックすることはできないが、一部領域を検査するだけでも、例えば、各ウェハごとの不良、欠陥の傾向を知ることができるため、充分に製造能率の向上等には寄与できるものである。また、この場合には、例えば全ゲート線、データ線にANDゲート4やスイッチ6を設ける場合よりも、半導体基板に形成すべきANDゲート4やスイッチ6の数を著しく削減することができるので、それだけ、半導体基板の単位面積あたりにおける検査用回路の占有率を低いものとして、より多くの画素セル駆動回路を効率的に形成することも可能となる。
また、上記各実施の形態として説明した回路構成や検査手順は、これまでの記載内容に限定されるものではなく、実際に行われる検査の状況等に応じて適宜変更されて構わないものである。
1,1A,1B 液晶表示装置、2 垂直走査回路、3 水平走査回路、4(m−1),4(m),4(m+1) ゲート回路、5 液晶層、6(n−1),4(n),4(n+1) スイッチ、7 増幅回路、11 検査装置、SW スイッチ、OP 演算増幅器、Gm−1,Gm,Gm+1 ゲート線、Dn−1,Dn,Dn+1 データ線、Smn 画素スイッチ、Cmn 画素容量、P 画素電極
Claims (2)
- 画素スイッチと、該画素スイッチに対して接続されて画素データを保持する画素容量とからなる画素セル駆動回路が、データ線と画素スイッチ制御線との交点位置に対応してマトリクス状に配列されて形成される半導体基板に対する検査方法であって、
1本のデータ線に対して接続される全画素スイッチのうちから選択した、データ線方向に配列が連続する複数の画素スイッチに接続される画素容量に対して電荷を保持させる電荷保持工程と、
上記電荷保持工程により複数の画素容量において保持された電荷の総和に対応する電位を上記1本のデータ線から同時に検出する検出工程と、
を含むことを特徴とする検査方法。 - 上記電荷保持工程は、
オン/オフ状態に応じて、上記1本のデータ線へのチャージ電圧の印加が実行/停止されるようにして備えられるスイッチ手段をオフに制御した状態で、選択されている上記複数の画素スイッチに接続される画素容量に電荷が蓄積されるように、これら複数の画素スイッチをオン状態としたうえでデータ線から所定の電圧を印加させる電荷蓄積工程と、
上記電荷蓄積工程に続けて、上記複数の画素スイッチをオフとして、これら複数の画素スイッチに接続される画素容量にて電荷を保持させた状態で、上記スイッチ手段をオンとして上記チャージ電圧の印加を実行させるチャージ工程とを含み、
上記検出工程は、
上記チャージ工程によりオン状態にされていた上記スイッチ手段をオフに制御した状態で、上記複数の画素スイッチを同時にオン状態とするように制御して、上記電荷保持工程によりこれら複数の画素容量において保持された電荷の総和に対応する電位を上記1本のデータ線から同時に検出し、この検出した電位を増幅して出力する、
ことを特徴とする請求項1に記載の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005157907A JP2005346069A (ja) | 2005-05-30 | 2005-05-30 | 検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005157907A JP2005346069A (ja) | 2005-05-30 | 2005-05-30 | 検査方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001236330A Division JP3707404B2 (ja) | 2001-08-03 | 2001-08-03 | 検査方法、半導体装置、及び表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005346069A true JP2005346069A (ja) | 2005-12-15 |
Family
ID=35498452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005157907A Withdrawn JP2005346069A (ja) | 2005-05-30 | 2005-05-30 | 検査方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2005346069A (ja) |
-
2005
- 2005-05-30 JP JP2005157907A patent/JP2005346069A/ja not_active Withdrawn
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Effective date: 20080226 Free format text: JAPANESE INTERMEDIATE CODE: A761 |