JP4241671B2 - 画素不良検査方法、画素不良検査プログラム及び記憶媒体 - Google Patents

Description

本発明は、液晶表示装置及びその検査方法並びに画素不良検査プログラム及び記憶媒体に関し、特に画素不良の検査に関する。

近年、ディスプレイ装置は、急速にその薄型化が進んできており、例えば、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ）が幅広く普及している。この液晶表示装置は、薄型、軽量及び低消費電力を特徴とすることから、特に携帯電話機、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、ノートパソコン、携帯用ＴＶなどのいわゆるモバイル端末に利用される機会が増えている。さらに、リア・プロジェクションやフロント・プロジェクターなどにも利用され始めている。

そして、このような液晶表示装置として、アクティブマトリクス型の液晶表示装置が主流になってきている。アクティブマトリックス型の液晶表示装置は、透明な画素電極と薄膜トランジスタ（ＴＦＴ；ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）とを配置した基板と、表示部全体に一つの透明な電極を形成した対向基板とを設け、これらの基板を対向させて液晶を封入した構造を有している。そして、スイッチング機能をもつＴＦＴを制御することによって、各画素電極に画素階調に応じた電圧（以下、「階調電圧」とする。）を印加し、各画素電極と対向基板の電極との間の電位差を発生させることにより液晶の透過率を変化させて画像を表示するものである。

また、ＴＦＴが配置された基板上には、各画素電極へ階調電圧を印加するための複数のデータ信号線と、ＴＦＴをスイッチングさせるための制御信号を印加する複数のゲート信号線とが配置されている。そして、各画素電極への階調電圧の印加はデータ信号線を介して行われ、画像表示の１フレーム期間にデータ信号線に接続される全ての画素電極への階調電圧の印加が行われることによって、液晶表示部に画像を表示するようにしている。このように各画素電極へ印加された階調電圧は、各ＴＦＴの出力電極に設けられた容量素子（コンデンサ）によって次に階調電圧が印加されるまで保持される。

また、液晶表示装置は、透過型のものが一般的であったが、最近では、ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）などの反射型のものが市場に投入され始めている。このＬＣＯＳは、シリコンウェハーを基板として使うことができることから、ガラス基板上にポリシリコンで回路形成される透過型にくらべ、高性能なトランジスタを使用することができる。

ところで、このような液晶表示装置は、多数の画素部から構成されており、これらの画素部分を検査するために、実際に液晶表示パネルを駆動させ、その表示画像を画像処理装置で解析して画素不良検査を行ったり、直接目視によって画素不良を検出する方法がとられている。しかし、このような方法は、実際に液晶表示装置を駆動させ、画像の表示後に検査を行っており、測定時間がかかってしまい、その検査を液晶の注入前に行うこともできない。

また、画素不良検査として、ＬＳＩテスタを用いてリーク電流を測定する方法もとられており、この方法によりμＡ程度のリーク電流までを測定することができる。ところが、ＬＣＯＳの液晶表示装置においては、上述の容量素子の容量が数十ＦＦ（フェムト・ファラッド）であり、例えば、１０Ｖの信号を５０ＦＦに１０ｍＳの間保持させる仕様のときは、５０ｐＡ以下のリーク電流の測定が必要となり、この方法では検査することはできない。

そこで、特許文献１には、液晶表示装置における画素不良を高精度で行うと共に、検査時間の短縮化を図ることができる液晶表示装置及びその検査方法が提案されている。

この液晶表示装置は、対とした画素部に異なる電圧をそれぞれ書き込んだ後、同一の電圧を全てのデータ信号線に基準の電圧として印加することによりプリチャージし、その後、対とした画素部に蓄積した電圧をそれぞれ読み出して比較することにより、画素不良を検出するものである。
特開２００４−２２６５５１号公報

ところが、特許文献１の液晶表示装置においては、データ信号線に対して基準の電圧をプリチャージするときに、入力端子から基準電圧を入力しなければならない。そのため、入力端子には、書き込み時の電圧に応じた基準電圧を生成しなければならなかった。また、基準電圧を生成する回路や処理が必要となっていた。
そこで、本発明は、データ信号線にプリチャージする基準電圧（以下、中間電圧ともいう。）を生成することなく、容易にプリチャージ可能とした液晶表示装置の画素不良検査方法、画素不良検査プログラム及び記憶媒体を提供することを目的とする。

そこで、請求項１に記載の発明は、画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素不良検査方法において、第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオンにして、前記複数の画素部のうち、第１の画素部の容量素子と第２の画素部の容量素子に異なる電圧を印加するステップと、第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオフにした後、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡するステップと、前記スイッチをオフにした後に、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出するステップと、を有することを特徴とする。

また、請求項２に記載の発明は、画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における前記画素部の不良検査方法において、
前記複数の画素部のうち、第１の画素部の入力電極に接続された第１のトランジスタをオンにして第１の電圧を前記入力電極に印加すると共に、第１の画素部の画素トランジスタをオンにすることにより第１の画素部の容量素子に第１の電圧を印加するステップと、前記複数の画素部のうち、第２の画素部の入力電極に接続された第２のトランジスタをオンにして第１の電圧とは電圧が異なる第２の電圧を前記入力電極に印加すると共に、第２の画素部の画素トランジスタをオンにすることにより第２の画素部の容量素子に第２の電圧を印加するステップと、第１のトランジスタ及び第２のトランジスタをオフにすると共に、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオフにするステップと、第１のトランジスタ及び第２のトランジスタがオフの状態、かつ第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタがオフの状態で、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチを所定期間オンにすることにより、これらの画素トランジスタの入力電極を短絡するステップと、前記所定期間が経過した後、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオンにして、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、読み出した第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップと、
を有することを特徴とする。

また、請求項３に記載の発明は、請求項１に記載の発明であって、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップは、センスアンプにより行なわれることを特徴とする。

また、請求項４に記載の発明は、画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素部の不良を検査するための画素不良検査プログラムにおいて、コンピュータに、第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオンにして、複数の画素部のうち、第１の画素部の容量素子と第２の画素部の容量素子に異なる電圧を印加する機能と、第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオフにした後、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡する機能と、前記スイッチをオフにした後に、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出す機能と、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出する機能と、を実行させる画素不良検査プログラムとした。

また、請求項５に記載の発明は、請求項４に記載の画素不良検査プログラムがコンピュータによって読み取り可能に記録されている記憶媒体であることを特徴とする。

請求項１に記載の発明によれば、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたトランジスタなどのスイッチをオンにすることにより、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡することとしたので、データ信号線にプリチャージする基準電圧である中間電圧を生成することなく、スイッチを用いて容易にプリチャージして中間電位とすることができる。

また、請求項２に記載の発明によれば、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたトランジスタなどのスイッチをオンにすることにより、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡することとしたので、データ信号線にプリチャージする基準電圧である中間電圧を生成することなく、スイッチを用いて容易にプリチャージして中間電位とすることができる。

また、請求項３に記載の発明によれば、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とをセンスアンプで行なうようにしたため、リーク量を的確に検出することができ、画素部の不良検出の精度を高めることができる。

また、請求項４及び請求項５に記載の発明によれば、データ信号線にプリチャージする基準電圧である中間電圧を生成することなく、スイッチを用いて容易にプリチャージして中間電位とする制御が可能となる。

次に、発明の実施の形態を説明する。図１は本発明の一実施形態である液晶表示装置の画素部の構成を示す図であり、図２は本発明の一実施形態である液晶表示装置の構成を示す図である。

まず、液晶表示装置１内にマトリックス状に複数設けられた画素部Ａについて、その構成及び動作を、図１を参照して説明する。

図１に示すように、画素部Ａは、画素トランジスタＴ１と、容量素子Ｃ１と、液晶部２とから構成される。画素トランジスタＴ１の入力電極はデータ信号線に接続され、出力電極は容量素子Ｃ１の一端及び液晶部２の画素電極に接続される。また、容量素子Ｃ１の他端はグランドに設置される。

画素トランジスタＴ１の制御電極は、ゲート信号線に接続され、このゲート信号線の信号に基づいて、この画素トランジスタＴ１のオン及びオフが制御される。すなわち、ゲート信号線にＨｉｇｈの電圧（以下、単に「Ｈｉｇｈ」とする。）が印加されたとき、画素トランジスタＴ１がオンとなり、データ信号線の電圧が容量素子Ｃ１及び液晶部２に印加される。

液晶部２に電圧が印加されると、その印加電圧に応じて液晶の反射率が制御され、階調表示制御を可能としている。また、容量素子Ｃ１が配置されているため、画素トランジスタＴ１がオフにされた後も、印加された電圧を容量素子Ｃ１に保持し、液晶の反射量が継続的に維持される構成となっている。

このように、画素部Ａは、画素トランジスタＴ１と、この画素トランジスタＴ１の出力電極に接続された容量素子Ｃ１と、この容量素子Ｃ１に保持される電圧に基づいた階調表示を行なう液晶部２とから構成される。

次に、このような画素部Ａがマトリックス状で二次元的に複数配置された液晶表示装置１について、図２を参照して、その構成及び動作を説明する。なお、本実施の形態においては、理解を容易にするため、画素部を４×３のマトリックス状の配置としている。

本実施形態の液晶表示装置１は、複数の画素部２ａ〜２ｌと、水平ドライバ１０と、垂直ドライバ２０と、検査用ロジック回路３０と、デコーダ４０と、センスアンプ５０ａ、５０ｂとを有している。

画素部２ａ、２ｅ、２ｉにおける画素トランジスタＴ１４ａ、Ｔ１５ａ、Ｔ１６ａの入力電極はデータ信号線ＤＡ１に、画素部２ｂ、２ｆ、２ｊにおける画素トランジスタＴ１４ｂ、Ｔ１５ｂ、Ｔ１６ｂの入力電極はデータ信号線ＤＡ２に、画素部２ｃ、２ｇ、２ｋにおける画素トランジスタＴ１４ｃ、Ｔ１５ｃ、Ｔ１６ｃの入力電極はデータ信号線ＤＢ１に、画素部２ｄ、２ｈ、２ｌにおける画素トランジスタＴ１４ｄ、Ｔ１５ｄ、Ｔ１６ｄの入力電極はデータ信号線ＤＢ２にそれぞれ接続される。

画素部２ａ〜２ｄにおける画素トランジスタＴ１４ａ〜ｄの制御電極はゲート信号線Ｇ１に、画素部２ｅ〜２ｈにおける画素トランジスタＴ１５ａ〜ｄの制御電極はゲート信号線Ｇ２に、画素部２ｉ〜２ｌにおける画素トランジスタＴ１６ａ〜ｄの制御電極はゲート信号線Ｇ３に接続される。なお、データ信号線ＤＡ１やＤＢ１が第１のデータ信号線に対応し、データ信号線ＤＡ２やＤＢ２が第２のデータ信号線に対応する。また、ゲート信号線は、水平ライン毎に設けられる。各画素トランジスタＴ１４ａ〜ｄ、Ｔ１５ａ〜ｄ、Ｔ１６ａ〜ｄの出力電極には、それぞれ液晶部１１ａ〜ｄ、１２ａ〜ｄ、１３ａ〜ｄが設けられている。

［水平ドライバ１０の説明］
水平ドライバ１０は、シフトレジスタ回路とテスト用ロジック回路を有しており、ＴＥＳＴ信号からの入力により、シフトレジスタ回路とテスト用ロジック回路との切替が行なわれる。すなわち、ＴＥＳＴ信号がＬｏｗの電圧（以下、単に「Ｌｏｗ」とする。）のときにはシフトレジスタ回路が動作し、Ｈｉｇｈのときにはテスト用ロジック回路が動作する。

［垂直ドライバ２０の説明］
垂直ドライバ２０は、ゲート信号線Ｇ１〜Ｇ３にそれぞれＬｏｗ又はＨｉｇｈのゲート信号を印加する回路である。なお、この垂直ドライバ２０は、一つのゲート信号線にＨｉｇｈのゲート信号を出力するときには、その他のゲート信号線はＬｏｗのゲート信号を出力する。

［検査用ロジック回路３０の説明］
検査用ロジック回路３０は、画素部２ａ〜２ｌを検査するためのテストモードと、画素部２ａ〜２ｌにより画像を表示する通常動作モードとを切り替えると共に、画素部２ａ〜２ｌを検査するためのテストモードのときに、種々の切替動作を行なうための回路である。

この検査用ロジック回路３０には、データ信号線ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２に供給する信号を切り替えるためのトランジスタＴ１１ａ、Ｔ１１ｂ、Ｔ１２ａ、Ｔ１２ｂ、Ｔ２０、Ｔ２１、Ｔ２３〜Ｔ２８及びインバータ回路２６、２７（以下、「信号切替部」とする。）と、データ信号線ＤＡ１とＤＡ２との間、データ信号線ＤＢ１とＤＢ２との間をそれぞれ電気的に接続するスイッチに機能を有するトランジスタＴ１３ａ、Ｔ１３ｂ（以下、「イコライザー部」とする。）と、垂直ドライバ２０からゲート信号線Ｇ１〜Ｇ３への出力を制御するＯＲ回路２４、インバータ回路２５及びＡＮＤ回路２１〜２３（以下、「ゲート信号線制御部」とする。）とを有している。

［信号切替部の説明］

この信号切替部は、データ信号線ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２にそれぞれ入力する信号を、第１のテスト信号ＴＳＩＧとするのか、第２のテスト信号ＸＴＳＩＧとするのか、画像表示用信号ＳＩＧとするのかを選択するための回路であり、以下その構成を説明する。

第１のテスト信号ＴＳＩＧはトランジスタＴ２１、Ｔ２３の入力電極に、第２のテスト信号ＸＴＳＩＧはトランジスタＴ２０、Ｔ２４の入力電極に接続される。また、トランジスタＴ２１、Ｔ２４の制御電極には反転信号ＴＩＮＶが入力され、トランジスタＴ２０、Ｔ２３の制御電極には反転信号ＴＩＮＶが反転した信号がインバータ回路２６を介して入力される。

また、トランジスタＴ２０、Ｔ２１の出力電極は、トランジスタＴ２５の入力電極に接続され、トランジスタＴ２３、Ｔ２４の出力電極は、トランジスタＴ２８の入力電極に接続される。トランジスタＴ２７の出力電極は、トランジスタＴ２８の出力電極と共にデータ信号線Ｄ１に接続され、トランジスタＴ２５の出力電極は、トランジスタＴ２６の出力電極と共にデータ信号線Ｄ２に接続される。なお、トランジスタＴ２５、Ｔ２７の入力電極は、画像表示用の信号ＳＩＧに接続される。また、トランジスタＴ２６、Ｔ２８の制御電極にはテスト信号ＴＥＳＴが接続され、トランジスタＴ２５、Ｔ２７の制御電極にはテスト信号ＴＥＳＴの反転信号がインバータ回路２７を介して接続される。

また、トランジスタＴ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂの制御電極（ゲート）は、それぞれ水平ドライバ１０の出力Ａ＋、Ａ−、Ｂ＋、Ｂ−に接続されており、出力電極（ソース）は、それぞれデータ信号線ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２に接続される。また、トランジスタＴ１１ａ、Ｔ１２ａの入力電極（ドレイン）は、それぞれデータ信号線Ｄ１、Ｄ２に接続され、又トランジスタＴ２８、Ｔ２６の出力電極にそれぞれ接続される。トランジスタＴ１１ｂ、Ｔ１２ｂの入力電極（ドレイン）も同様である。

以上のように信号切替部が構成されているため、例えば、データ信号線Ｄ１に第１のテスト信号ＴＳＩＧを、データ信号線Ｄ２に第２のテスト信号ＸＴＳＩＧを供給する場合には、反転信号ＴＩＮＶをＬｏｗに、テスト信号ＴＥＳＴをＨｉｇｈにする。また、その逆、すなわち、データ信号線Ｄ１に第２のテスト信号ＸＴＳＩＧを、データ信号線Ｄ２に第１のテスト信号ＴＳＩＧを供給する場合には、反転信号ＴＩＮＶをＨｉｇｈに、テスト信号ＴＥＳＴをＨｉｇｈにする。また、データ信号線Ｄ１、Ｄ２の信号は、トランジスタＴ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂの制御電極に水平ドライバ１０からＨｉｇｈをそれぞれ入力することにより、それぞれデータ信号線ＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２へ供給することができる。

なお、トランジスタＴ２０、Ｔ２１、Ｔ２３、Ｔ２４及びインバータ回路２６とにより、第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとを切り替える電圧反転入力回路を構成する。

［イコライザー部の説明］
イコライザー部は、スイッチとしてのトランジスタＴ１３ａ、Ｔ１３ｂにより構成されており、トランジスタＴ１３ａはデータ信号線ＤＡ１とデータ信号線ＤＡ２との間に接続され、これらのデータ信号線間を低インピーダンスで短絡することによって、データ信号線ＤＡ１、ＤＡ２の電圧が短絡前のこれらの電圧の中間電圧になるようにする。例えば、データ信号線ＤＡ１に４Ｖ、データ信号線ＤＡ２に５ＶのときにトランジスタＴ１３ａが所定期間オンにされると、データ信号線ＤＡ１、ＤＡ２の電圧はその中間電圧である４．５Ｖとなる。また、同様に、トランジスタＴ１３ｂはデータ信号線ＤＢ１とデータ信号線ＤＢ２との間に接続され、これらのデータ信号線間を低インピーダンスで短絡することによって、データ信号線ＤＢ１、ＤＢ２の電圧が短絡前のこれらの電圧の中間電圧になるようにする。

なお、このトランジスタＴ１３ａがオンにされるのは、トランジスタＴ１１ａ、Ｔ１２ａがオフ（すなわち、高インピーダンスとなる）にされ、かつ画素トランジスタＴ１４ａ、Ｔ１４ｂ、Ｔ１５ａ、Ｔ１５ｂ、Ｔ１６ａ、Ｔ１６ｂがオフにされているときである。また、同様に、トランジスタＴ１３ｂがオンにされるのは、トランジスタＴ１１ｂ、Ｔ１２ｂがオフ（すなわち、高インピーダンスとなる）にされ、かつ画素トランジスタＴ１４ｃ、Ｔ１４ｄ、Ｔ１５ｃ、Ｔ１５ｄ、Ｔ１６ｃ、Ｔ１６ｄがオフにされているときである。

［ゲート信号制御部の説明］
このゲート信号制御部は、テストモード時にゲート信号線Ｇ１〜Ｇ３に垂直ドライバ２０からの信号を供給するか否かの制御を行うものである。テスト信号ＴＥＳＴは、インバータ回路２５を介して、ＯＲ回路２４の一方の入力に接続され、又このＯＲ回路２４のもう一方の入力には垂直信号制御信号ＴＶＯＮが接続される。ＯＲ回路２４の出力は、ＡＮＤ回路２１〜２３の一方の入力に接続されると共に、これらのＡＮＤ回路２１〜２３のもう一方の入力にはそれぞれ垂直ドライバ２０からのゲート信号線が接続される。また、ＡＮＤ回路２１〜２３の出力はそれぞれゲート信号線Ｇ１、Ｇ２、Ｇ３に接続されている。

このようにゲート制御信号部が構成されているため、テスト信号ＴＥＳＴがＨｉｇｈのときで、かつ垂直信号制御信号ＴＶＯＮがＬｏｗの場合には、垂直ドライバ２０からの信号は、ゲート信号線Ｇ１、Ｇ２、Ｇ３へは供給されず、垂直信号制御信号ＴＶＯＮがＨｉｇｈの場合のみ垂直ドライバ２０からの信号がゲート信号線Ｇ１、Ｇ２、Ｇ３へ供給される。

［デコーダ４０の説明］
デコーダ４０は、センスアンプ５０ａ、５０ｂから出力される差動増幅信号をＴＯＵＴ信号として出力する回路である。このように出力されるＴＯＵＴ信号は、後述のＬＳＩテスタ７０に読み取られ、画素部２ａ〜２ｌの不良検査が行なわれる。

［センスアンプ５０ａ、５０ｂの説明］
センスアンプ５０ａの反転入力及び非反転入力は、それぞれデータ信号線ＤＡ１及びＤＡ２が接続されている。そして、このセンスアンプ５０ａは、これらのデータ信号線ＤＡ１及びＤＡ２を比較してこれらの電圧差を検出し、増幅後にデコーダ４０へ出力する。センスアンプ５０ｂも同様に、その入力がデータ信号線ＤＢ１及びＤＢ２に接続されており、このデータ信号線を比較してこれらの電位差を検出し、増幅後にデコーダ４０へ出力する。このセンスアンプ５０ａ、５０ｂは、比較回路に対応する。

また、このセンスアンプ５０ａ、５０ｂには、イネーブル信号ＳＥが入力される。このイネーブル信号ＳＥがＨｉｇｈになると、センスアンプ５０ａ、５０ｂは、出力信号を最大振幅まで増幅するように動作する。

［液晶表示装置のテスト動作］
以上のように構成された液晶表示装置１の画素部２ａ〜２ｌの不良検出方法について、以下具体的に説明する。図３は、液晶表示装置１とＬＳＩテスタ７０との接続図を示しており、本実施の形態においては、このＬＳＩテスタ７０から液晶表示装置１へ各種制御信号を入力し、液晶表示装置１から出力される出力信号ＴＯＵＴに基づき、画素部２ａ〜２ｌの不良を検出するものである。図４は、液晶表示装置１におけるテストモード時のタイミングチャートである。なお、ＬＳＩテスタ７０は、画素部の不良を検査するためのコンピュータに対応する。

ここで、ＬＳＩテスタ７０は、内部にＣＰＵ７１及びプログラムを記憶した記憶部７２等を有しており、ＣＰＵ７１が記憶部７２等に記憶されたプログラム（本発明の画素不良検査プログラムを含む）を読み出して実行することにより、以下の詳解する機能を実行するようになっている。なお、この画素不良検査プログラムをＣＤ−ＲＯＭ等の記憶媒体に記録し、ＬＳＩテスタ７０の記憶媒体ドライブ（図示せず）を介して、この記憶媒体を記憶部７２に読み込ませるようにしてもよい。

このＬＳＩテスタ７０によるテストは、概略、（ａ）画素部の容量素子への電圧の書き込み動作、（ｂ）対のデータ信号線ＤＡ１，ＤＡ２若しくはＤＢ１，ＤＢ２の電圧を中間電圧にする動作、（ｃ）画素部の容量素子の電圧を読み出す動作、（ｄ）読み出した電圧を比較して画素不良を検出する動作、の４つの手順から構成される。なお、本実施の形態における液晶表示装置１においては、画素部２ａ〜２ｌの不良を検出することができるが、ここでは、画素部２ａ及び画素部２ｂを対として、これらの不良検出動作のみを説明し、他の画素部の不良の検出については画素部２ａ、２ｂと同じであるため省略する。また、画素部２ａが第１の画素部に対応し、画素部２ｂが第２の画素部に該当する。

［画素部の容量素子への電圧の書き込み動作］
まず、ＬＳＩテスタ７０は、ＴＥＳＴ信号をＨｉｇｈとすると共に、第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとを供給する。また、反転信号ＴＩＮＶにはＬｏｗを、ＴＶＯＮにはＬｏｗを供給する。これにより、データ信号線Ｄ１、Ｄ２にはそれぞれ第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとが供給される（図４−タイミングＴａ１参照）。なお、本実施形態においては、第１のテスト信号ＴＳＩＧの電圧レベルを４Ｖと、第２のテスト信号ＸＴＳＩＧの電圧レベルを５Ｖとするが、これに限られない。また、このテスト信号は直流電圧のアナログ信号である。

次に、ＬＳＩテスタ７０は、水平ドライバ１０を制御し、トランジスタＴ１１ａ，Ｔ１２ａにＨｉｇｈを出力し、これらのトランジスタＴ１１ａ，Ｔ１２ａを同時にオンにする。さらに、ＬＳＩテスタ７０は、垂直信号制御信号ＴＶＯＮをＨｉｇｈにすると共に、垂直ドライバ２０を制御してＡＮＤ回路２１の入力をＨｉｇｈにすることによって、ゲート信号線Ｇ１をＨｉｇｈとする。このように、ゲート信号線Ｇ１がＨｉｇｈとされると、画素トランジスタＴ１４ａ〜Ｔ１４ｄがオンとなる（図４−タイミングＴａ２参照）。そのため、画素部２ａの容量素子Ｃ１ａには、データ信号線ＤＡ１から第１のテスト信号ＴＳＩＧの電圧が印加されて、その電圧が保持される。また、同様に、画素部２ｂの容量素子Ｃ１ｂには、データ信号線ＤＡ２から第２のテスト信号ＸＴＳＩＧの電圧が印加されて、その電圧が保持される。このようにして、画素部２ａには第１のテスト信号ＴＳＩＧの電圧が書き込まれ、画素部２ｂには第２のテスト信号ＸＴＳＩＧの電圧が書き込まれる。

画素部２ａ及び２ｂへの書き込みが終了すると、ＬＳＩテスタ７０は、水平ドライバ１０を制御し、トランジスタＴ１１ａ，Ｔ１２ａの制御電極にＬｏｗ信号を出力し、これらのトランジスタＴ１１ａ，Ｔ１２ａをオフにする。さらに、ＬＳＩテスタ７０は、垂直信号制御信号ＴＶＯＮをＬｏｗにするか、若しくは垂直ドライバ２０を制御してＡＮＤ回路２１の入力をＬｏｗにすることによって、ゲート信号線Ｇ１をＬｏｗとする。これにより、画素部２ａ、２ｂはオフになると共に、これら画素部の画素トランジスタＴ１４ａ、Ｔ１４ｂの入力電極が第１のテスト信号ＴＳＩＧ及び第２のテスト信号ＸＴＳＩＧから切り離されて高インピーダンスとなる。

ここで、データ信号線ＤＡ１及びデータ信号線ＤＡ２には容量成分が存在するため、それぞれ第１のテスト信号の電圧レベル及び第２のテスト信号の電圧レベルの状態が保持される。すなわち、データ信号線ＤＡ１には４Ｖが、データ信号線ＤＡ２には５Ｖが保持される。なお、本実施形態においては、データ信号線ＤＡ１の容量成分とデータ信号線ＤＡ２の容量成分とが同一とする。

［データ信号線ＤＡ１，ＤＡ２を中間電圧にする動作］
続いて、ＬＳＩテスタ７０は、画素部２ａ、２ｂへの書き込みが終了して一定時間経過待つ。その後、ＬＳＩテスタ７０は、平均化信号ＥＱをＨｉｇｈとすることで、トランジスタＴ１３ａ、Ｔ１３ｂをオンにする。このようにトランジスタＴ１３ａがオンとなると、データ信号線ＤＡ１とデータ信号線ＤＡ２とが短絡し、データ信号線ＤＡ２からデータ信号線ＤＡ１へと電流が流れる。そのため、データ信号線ＤＡ１とＤＡ２との電圧が平均化された電圧となり、本実施の形態においては４．５Ｖとなる（図４−タイミングＴａ３参照）。ＬＳＩテスタ７０は、平均化信号ＥＱのＨｉｇｈ状態を所定時間継続した後、平均化信号ＥＱをＬｏｗに戻す。

［画素部の容量素子の電圧を読み出す動作］
次に、ＬＳＩテスタ７０は、垂直信号制御信号ＴＶＯＮをＨｉｇｈにすると共に、垂直ドライバ２０からＡＮＤ回路２１を介して、ゲート信号線Ｇ１をＨｉｇｈとし、画素トランジスタＴ１４ａ、Ｔ１４ｂをオンにする（図４−タイミングＴａ４参照）。このように画素トランジスタＴ１４ａがオンにされると、容量素子Ｃ１ａが保持している電圧がデータ信号線ＤＡ１を介してセンスアンプ５０ａの反転入力端子に入力される。また、画素トランジスタＴ１４ｂのオンにより、容量素子Ｃ１ｂが保持している電圧がデータ信号線ＤＡ２を介してセンスアンプ５０ａの非反転入力端子に入力される。

このように容量素子Ｃ１ａ、Ｃ１ｂの保持電圧を読み出す際に、データ信号線ＤＡ１、ＤＡ２の容量成分に４．５Ｖが保持されており、またデータ信号線の容量成分に比べ、容量素子の容量成分が小さいため、画素部２ａ、２ｂが不良でないときには、センスアンプ５０ａの反転入力端子に上述の中間電圧よりも若干高い電圧が入力され、センスアンプ５０ａの非反転入力端子に上述の中間電圧よりも若干低い電圧が入力される。なお、このような電圧変化は、データ信号線ＤＡ１、ＤＡ２の容量成分と容量素子Ｃ１ａ、Ｃ１ｂとの比に応じたものとなる。例えば、データ信号線ＤＡ１の容量成分が容量素子Ｃ１ａの４９倍の容量であるときには、センスアンプ５０ａの反転入力端子には４．５１Ｖの電圧が入力される。また、非反転入力には４．４９Ｖの電圧が入力される。

［読み出した電圧を比較して画素を検出する動作］
次に、センスアンプ５０ａは、容量素子Ｃ１ａが保持している電圧と容量素子Ｃ１ｂが保持している電圧とを比較し、その電圧差を最大振幅まで増幅してデコーダ４０へ出力する（図４−タイミングＴａ５参照）。なお、タイミング図４におけるＤＡ１，ＤＡ２の信号は、センスアンプで増幅された後の電圧を示している。

このようにセンスアンプ５０ａから出力された差分信号は、デコーダ４０によってコード化された出力信号ＴＯＵＴとして、ＬＳＩテスタ７０に入力される。ＬＳＩテスタ７０は、画素部２ａ、２ｂへの書き込み時の相対的な電位の高さが逆転していないかによって、画素部２ａ、２ｂの不良を検出する。ここでは、画素部２ａには４Ｖを、画素部２ｂには５Ｖを印加しているので、画素部２ａの容量素子Ｃ１ａから読み出した電圧が画素部２ｂの容量素子Ｃ１ｂから読み出した電圧よりも小さいときは、これらの画素が不良であるとは判定せず、大きいときに不良であると判定する。このようなときであっても、電圧差が極めて小さいときには、リークが少ないと判断することができるから、不良であると判定しないようにもできる。このようにセンスアンプ５０ａを比較回路に用いることでリーク量を検出することができ、より良品及び不良品の区別を正確にすることが可能となる。

その後、入力する電圧を反転させ、以上のテスト動作（ａ）〜（ｄ）を繰り返す。すなわち、データ信号線ＤＡ１に第２のテスト信号が、データ信号線ＤＡ２に第１のテスト信号が印加されるように、ＬＳＩテスタ７０により反転信号ＴＩＮＶをＨｉｇｈ（図４−タイミングＴａ６参照）にし、上述のテスト動作（ａ）〜（ｄ）を繰り返す。このように、入力する電圧を反転することにより、対の画素部２ａ、２ｂのいずれの不良をも検出することができる。また、反転信号ＴＩＮＶを切り替えるだけで第１のテスト信号と第２のテスト信号を反転させることができるためテスト時間の短縮にもつながる。

以上のテスト動作を、対の画素部（同一水平ラインの２つの画素部）ごとに繰り返すことで画素部２ａ〜２ｌの画素不良の検出が可能となる。

このように、テスト動作（ａ）〜（ｄ）により、画素部２ａ、２ｂの不良を容易に検出することができ、データ信号線の平均化も基準信号を生成することになく可能となるため、極めて容易となる。

なお、本実施の形態においては、１対のペアの画素部に対して、連続して（ａ）〜（ｄ）の処理を行ったが、以下のようにすることにより、時間の短縮を行なうことができる。

（ａ´）ＬＳＩテスタ７０は、水平ドライバ１０を制御して、トランジスタＴ１１ａ、Ｔ１２ａをそれぞれオンとすると共に、反転信号ＴＩＮＶをＬｏｗに、ＴＥＳＴ信号をＨｉｇｈにすることにより、データ信号線ＤＡ１、ＤＡ２にはそれぞれ第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとが供給される。

さらに、ＬＳＩテスタ７０は、ＴＶＯＮ信号をＨｉｇｈとし、垂直ドライバ２０を制御してゲート信号線Ｇ１を所定期間オンとする。これによって、画素トランジスタＴ１４ａ、Ｔ１４ｂを所定期間オンにし、画素部２ａ、２ｂへのテスト信号の書き込みを行う。

この書き込みが終了すると、ＬＳＩテスタ７０は、水平ドライバ１０を制御して、トランジスタＴ１１ａ、Ｔ１２ａをそれぞれオフにすると共に、トランジスタＴ１１ｂ、Ｔ１２ｂをそれぞれオンにする。これにより、データ信号線ＤＢ１、ＤＢ２にはそれぞれ第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとが供給される。また、ＴＶＯＮ信号をＨｉｇｈとし、垂直ドライバ２０を制御してゲート信号線Ｇ１を所定期間オンとする。これによって、トランジスタＴ１４ｃ、Ｔ１４ｄがオンとなり、画素部２ｃ、２ｄへのテスト信号の書き込みを行う。

次に、ＬＳＩテスタ７０は、水平ドライバ１０を制御して、トランジスタＴ１１ｂ、Ｔ１２ｂをそれぞれオフにすると共に、トランジスタＴ１１ａ、Ｔ１２ａをそれぞれオンとする。これにより、データ信号線ＤＡ１、ＤＡ２にはそれぞれ第１のテスト信号ＴＳＩＧと第２のテスト信号ＸＴＳＩＧとが供給される。また、ＴＶＯＮ信号をＨｉｇｈとし、垂直ドライバ２０を制御してゲート信号線Ｇ２を所定期間オンにする。これによって、画素トランジスタＴ１５ａ、Ｔ１５ｂを所定期間オンとし、画素部２ｅ、２ｆへのテスト信号の書き込みを行う。

以下同様にして、画素部２ｇと２ｈ、画素部２ｉと２ｊ、画素部２ｋと２ｌをそれぞれ対とし、上述の手順でテスト信号の書き込みを行なう。

（ｂ´）次に、ＬＳＩテスタ７０は、トランジスタＴ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂをそれぞれオンにして、データ信号線ＤＡ１、ＤＢ１に第１のテスト信号ＴＳＩＧを、データ信号線ＤＡ２、ＤＢ２に第２のテスト信号ＸＴＳＩＧを所定期間印加する。その後、ＬＳＩテスタ７０は、トランジスタＴ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂをそれぞれオフにし、平均化信号ＥＱをＨｉｇｈとすることで、トランジスタＴ１３ａ、Ｔ１３ｂを所定期間オンにする。このようにトランジスタＴ１３ａがオンとなると、データ信号線ＤＡ１とデータ信号線ＤＡ２とが短絡し、データ信号線ＤＡ２からデータ信号線ＤＡ１へと電流が流れる。また、トランジスタＴ１３ｂがオンとなることにより、データ信号線ＤＢ１とデータ信号線ＤＢ２とが短絡し、データ信号線ＤＢ２からデータ信号線ＤＢ１へと電流が流れる。

（ｃ´）次に、ＬＳＩテスタ７０は、ＴＶＯＮ信号をＨｉｇｈとし、垂直ドライバ２０を制御してゲート信号線Ｇ１のみをオンとすると共に、水平ドライバ１０を制御して一つの水平ラインの全ての画素トランジスタＴ１４ａ、Ｔ１４ｂ、Ｔ１４ｃ、Ｔ１４ｄをオンにする。このように画素トランジスタＴ１４ａがオンになると、容量素子Ｃ１ａが保持している電圧がデータ信号線ＤＡ１を介してセンスアンプ５０ａの反転入力端子に入力される。また、画素トランジスタＴ１４ｂのオンにより、容量素子Ｃ１ｂが保持している電圧がデータ信号線ＤＡ２を介してセンスアンプ５０ａの非反転入力端子に入力される。また、画素トランジスタＴ１４ｃがオンにされると、容量素子Ｃ１ｃが保持している電圧がデータ信号線ＤＢ１を介してセンスアンプ５０ｂの反転入力端子に入力される。また、画素トランジスタＴ１４ｄのオンにより、容量素子Ｃ１ｄが保持している電圧がデータ信号線ＤＢ２を介してセンスアンプ５０ｂの非反転入力端子に入力される。

（ｄ´）次に、ＬＳＩテスタ７０は、イネーブル信号ＳＥをＨｉｇｈにする。これにより、センスアンプ５０ａ、５０ｂは、それぞれ容量素子Ｃ１ａ、Ｃ１ｃが保持している電圧と容量素子Ｃ１ｂ、Ｃ１ｄが保持している電圧とを比較し、その電圧差を最大振幅まで増幅してデコーダ４０へそれぞれ出力する。

以後、（ｂ´）〜（ｄ´）の動作を、ゲート信号線Ｇ２、Ｇ３で制御される残りの２つの水平ラインについてそれぞれ行なうことによって、全ての画素部２ａ〜２ｌの不良検査をすることができ、上述の（ａ）〜（ｄ）の手順に比べ検査時間を短縮することが可能となる。

なお、第１のテスト信号と第２のテスト信号をアナログレベルで変えることができるため、画素部の電圧に対してリニア特性のリークに加え、画素部の電圧に対して非線形な特性のリークをも検出することが可能となる。

また、任意のテスト信号パターンを書き込むことができるため、隣接する画素間のリークも検出することが可能となる。また、書き込みパターンを視覚的にみることもできるので、目視検査にも応用が可能となる。

また、画素部への書き込みから読み出しまでの時間、すなわち保持時間を制御することにより、画素部のリーク不良の検出精度を上げることが可能となる。

さらに、任意のテスト信号電圧を書き込むことができるため、リークの電位依存性も検出することが可能となる。加えて、温度を変化させて上述のテストを行なうことにより、線形特性リークやジャンクションリークの別を予測判定することが可能となる。

また、不良の画素部の位置を検出することができるため、不良画素部のマップを作ることもできる。

また、本テストは、液晶注入前でも後でも行うことができ、又テスト信号の書き込み時間と読み出し時間を短くすることで応答スピード試験としても利用することができる。

また、従来の液晶表示装置では、比較回路として単なるデジタル出力のコンパレータを使用しているため、リーク量を検出することができなかった。リーク量を検出することができれば、より精度の高い画素部の不良検出を行なうことができる。本実施の形態においては、センスアンプを使用しているため、従来リーク量を検出することができなかったリーク量を検出することができ、これにより精度の高い画素部の不良検出が可能となる。

なお、本実施の形態においては、ＬＳＩテスタ７０を用いて画素部の不良のテストを行なったが、液晶表示装置１内にテスト用の制御部を設け、この制御部から各種制御信号を入力し、制御部は出力信号ＴＯＵＴに基づいて、画素部の不良を検出するようにしてもよい。

以上の実施形態によると、以下の液晶表示装置における画素不良検査方法、以下の各構成を有する液晶表示装置、以下の各機能を実行する画素不良検査プログラム及び記録媒体が実現される。

画素トランジスタ（たとえば、画素トランジスタＴ１４ａ〜Ｔ１４ｄ、Ｔ１５ａ〜Ｔ１５ｄ、Ｔ１６ａ〜Ｔ１６ｄ）と、この画素トランジスタの出力電極に接続された容量素子（たとえば、容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄ、Ｃ３ａ〜ｄ）と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部（たとえば、液晶部１１ａ〜ｄ、１２ａ〜ｄ、１３ａ〜ｄ）とを有する画素部（たとえば、画素部２ａ〜２ｌ）を複数設けた液晶表示装置（たとえば、液晶表示装置１）における画素不良検査方法において、前記複数の画素部のうち、第１の画素部（たとえば、画素部２ａ）の容量素子（たとえば、容量素子Ｃ１ａ）と第２の画素部（たとえば、画素部２ｂ）の容量素子（たとえば、容量素子Ｃ１ｂ）に異なる電圧を印加するステップと、第１の画素部における画素トランジスタ（たとえば、Ｔ１４ａ）の入力電極と第２の画素部における画素トランジスタ（たとえば、Ｔ１４ｂ）の入力電極との間に設けられたスイッチ（たとえば、Ｔ１３ａ）をオンにし、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡するステップと、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出するステップと、を有することを特徴とする画素不良検査方法。

画素トランジスタ（たとえば、画素トランジスタＴ１４ａ〜Ｔ１４ｄ、Ｔ１５ａ〜Ｔ１５ｄ、Ｔ１６ａ〜Ｔ１６ｄ）と、この画素トランジスタの出力電極に接続された容量素子（たとえば、容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄ、Ｃ３ａ〜ｄ）と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部（たとえば、液晶部１１ａ〜ｄ、１２ａ〜ｄ、１３ａ〜ｄ）とを有する画素部（たとえば、画素部２ａ〜２ｌ）を複数設けた液晶表示装置（たとえば、液晶表示装置１）における前記画素部の不良検査方法において、前記複数の画素部のうち、第１の画素部（たとえば、画素部２ａ）の入力電極に接続された第１のトランジスタ（たとえば、トランジスタＴ１１ａ）をオンにして第１の電圧を前記入力電極に印加すると共に、第１の画素部の画素トランジスタ（たとえば、Ｔ１４ａ）をオンにすることにより第１の画素部の容量素子（たとえば、容量素子Ｃ１ａ）に第１の電圧を印加するステップと、前記複数の画素部のうち、第２の画素部（たとえば、画素部２ｂ）の入力電極に接続された第２のトランジスタをオンにして第２の電圧を前記入力電極に印加すると共に、第２の画素部の画素トランジスタ（たとえば、Ｔ１４ｂ）をオンにすることにより第２の画素部の容量素子（たとえば、容量素子Ｃ１ｂ）に第２の電圧を印加するステップと、第１のトランジスタ及び第２のトランジスタをオフにすると共に、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオフにするステップと、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチ（たとえば、Ｔ１３ａ）を所定期間オンにすることにより、これらの画素トランジスタの入力電極を短絡するステップと、前記所定期間が経過した後、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオンにして、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、読み出した第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップと、を有することを特徴とする画素不良検査方法。

前記画素不良検査方法において、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップは、センスアンプ（たとえば、センスアンプ５０ａ）により行なわれることを特徴とする画素不良検査方法。

画素トランジスタ（たとえば、画素トランジスタＴ１４ａ〜Ｔ１４ｄ、Ｔ１５ａ〜Ｔ１５ｄ、Ｔ１６ａ〜Ｔ１６ｄ）と、この画素トランジスタの出力電極に接続された容量素子（たとえば、容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄ、Ｃ３ａ〜ｄ）と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部（たとえば、液晶部１１ａ〜ｄ、１２ａ〜ｄ、１３ａ〜ｄ）と有する画素部（たとえば、画素部２ａ〜２ｌ）が複数設けた液晶表示装置において、前記複数の画素部のうち、第１の画素部（たとえば、画素部２ａ）の入力電極に接続される第１のデータ信号線（たとえば、データ信号線ＤＡ１）と、前記複数の画素部のうち、第２の画素部（たとえば、画素部２ｂ）の入力電極に接続される第２のデータ信号線（たとえば、データ信号線ＤＡ２）と、第１のデータ信号線に第１のテスト信号（たとえば、第１のテスト信号ＴＳＩＧ）を供給可能とした第１のトランジスタ（たとえば、トランジスタＴ１１ａ）と、第２のデータ信号線に第２のテスト信号（たとえば、第２のテスト信号ＸＴＳＩＧ）を供給可能とした第２のトランジスタ（たとえば、トランジスタＴ１１ｂ）と、第１の画素部の画素トランジスタ（たとえば、Ｔ１４ａ）の制御電極と第２の画素部の画素トランジスタ（たとえば、Ｔ１４ｂ）の制御電極とに接続されるゲート信号線（たとえば、ゲート信号線Ｇ１）と、第１のデータ信号線と第２のデータ信号線とに接続され、これらのデータ信号線間に設けられたスイッチ（たとえば、トランジスタＴ１３ａ）と、前記第１のデータ信号線の電圧と第２のデータ信号線との電圧を比較する比較回路（たとえば、センスアンプ５０ａ）を備え、前記スイッチは、第１のデータ信号線と第２のデータ信号線とを電気的に短絡し、第１のデータ信号線の電圧及び第２のデータ信号線の電圧を中間電圧とする制御を可能としたことを特徴とする液晶表示装置。

前記液晶表示装置において、前記比較回路は、センスアンプであり、前記センスアンプは、第１の画素部の容量素子の電位と第２の画素部の容量素子の電位とを比較し、その差を増幅して出力可能としたことを特徴とする液晶表示装置。

前記液晶表示装置において、第１のテスト信号と第２のテスト信号とを切り替える電圧反転入力回路（たとえば、トランジスタＴ２０、Ｔ２１、Ｔ２３、Ｔ２４、インバータ回路２６）を備えたことを特徴とする液晶表示装置。

画素トランジスタ（たとえば、画素トランジスタＴ１４ａ〜Ｔ１４ｄ、Ｔ１５ａ〜Ｔ１５ｄ、Ｔ１６ａ〜Ｔ１６ｄ）と、この画素トランジスタの出力電極に接続された容量素子（たとえば、容量素子Ｃ１ａ〜ｄ、Ｃ２ａ〜ｄ、Ｃ３ａ〜ｄ）と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部（たとえば、液晶部１１ａ〜ｄ、１２ａ〜ｄ、１３ａ〜ｄ）とを有する画素部（たとえば、画素部２ａ〜２ｌ）を複数設けた液晶表示装置（たとえば、液晶表示装置１）における画素部の不良を検査するための画素不良検査プログラムにおいて、コンピュータ（たとえば、ＬＳＩテスタ７０）に、複数の画素部のうち、第１の画素部（たとえば、画素部２ａ）の容量素子（たとえば、容量素子Ｃ１ａ）と第２の画素部（たとえば、画素部２ｂ）の容量素子（たとえば、容量素子Ｃ１ｂ）に異なる電圧を印加する機能と、第１の画素部における画素トランジスタ（たとえば、Ｔ１４ａ）の入力電極と第２の画素部における画素トランジスタ（たとえば、Ｔ１４ｂ）の入力電極との間に設けられたスイッチ（たとえば、Ｔ１３ａ）をオンにし、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡する機能と、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出す機能と、第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出する機能と、を実行させる画素不良検査プログラム及びこの画素不良検査プログラムがコンピュータによって読み取り可能に記録されている記録媒体。

本発明の一実施形態に係る画素部の構成を示す図。 本発明の一実施形態に係る液晶表示装置の構成を示す図。 本発明の一実施形態に係る液晶表示装置とＬＳＩテスタの接続を示す図。 本発明の一実施形態に係る液晶表示装置の検査制御のタイミングチャート。

符号の説明

１ 液晶表示装置
２ 画素部
２０ 水平ドライバ
３０ 垂直ドライバ
４０ 検査用ロジック回路
５０ デコーダ
６０ センスアンプ
Ｔ１４ 画素トランジスタ
Ｃ１ 容量素子

Claims (5)

1. 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素不良検査方法において、
   第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオンにして、前記複数の画素部のうち、第１の画素部の容量素子と第２の画素部の容量素子に異なる電圧を印加するステップと、
   第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオフにした後、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡するステップと、
   前記スイッチをオフにした後に、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、
   第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出するステップと、
   を有することを特徴とする画素不良検査方法。
2. 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における前記画素部の不良検査方法において、
   前記複数の画素部のうち、第１の画素部の入力電極に接続された第１のトランジスタをオンにして第１の電圧を前記入力電極に印加すると共に、第１の画素部の画素トランジスタをオンにすることにより第１の画素部の容量素子に第１の電圧を印加するステップと、
   前記複数の画素部のうち、第２の画素部の入力電極に接続された第２のトランジスタをオンにして第１の電圧とは電圧が異なる第２の電圧を前記入力電極に印加すると共に、第２の画素部の画素トランジスタをオンにすることにより第２の画素部の容量素子に第２の電圧を印加するステップと、
   第１のトランジスタ及び第２のトランジスタをオフにすると共に、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオフにするステップと、
   第１のトランジスタ及び第２のトランジスタがオフの状態、かつ第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタがオフの状態で、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチを所定期間オンにすることにより、これらの画素トランジスタの入力電極を短絡するステップと、
   前記所定期間が経過した後、第１の画素部の画素トランジスタ及び第２の画素部の画素トランジスタをオンにして、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出すステップと、
   読み出した第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップと、
   を有することを特徴とする画素不良検査方法。
3. 第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較するステップは、センスアンプにより行なわれることを特徴とする請求項１又は請求項２に記載の画素不良検査方法。
4. 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素部の不良を検査するための画素不良検査プログラムにおいて、
   コンピュータに、
   第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオンにして、複数の画素部のうち、第１の画素部の容量素子と第２の画素部の容量素子に異なる電圧を印加する機能と、
   第１の画素部の入力電極に接続された第１のトランジスタ及び第２の画素部の入力電極に接続された第２のトランジスタをオフにした後、第１の画素部における画素トランジスタの入力電極と第２の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第１の画素トランジスタの入力電極と第２の画素トランジスタの入力電極とを短絡する機能と、
   前記スイッチをオフにした後に、第１の画素部の容量素子の電圧及び第２の画素部の容量素子の電圧を読み出す機能と、
   第１の画素部の容量素子の電圧と第２の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出する機能と、を実行させる画素不良検査プログラム。
5. 請求項４に記載の画素不良検査プログラムがコンピュータによって読み取り可能に記録されていることを特徴とする記録媒体。