JP4241671B2 - 画素不良検査方法、画素不良検査プログラム及び記憶媒体 - Google Patents
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Description
そこで、本発明は、データ信号線にプリチャージする基準電圧(以下、中間電圧ともいう。)を生成することなく、容易にプリチャージ可能とした液晶表示装置の画素不良検査方法、画素不良検査プログラム及び記憶媒体を提供することを目的とする。
前記複数の画素部のうち、第1の画素部の入力電極に接続された第1のトランジスタをオンにして第1の電圧を前記入力電極に印加すると共に、第1の画素部の画素トランジスタをオンにすることにより第1の画素部の容量素子に第1の電圧を印加するステップと、前記複数の画素部のうち、第2の画素部の入力電極に接続された第2のトランジスタをオンにして第1の電圧とは電圧が異なる第2の電圧を前記入力電極に印加すると共に、第2の画素部の画素トランジスタをオンにすることにより第2の画素部の容量素子に第2の電圧を印加するステップと、第1のトランジスタ及び第2のトランジスタをオフにすると共に、第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタをオフにするステップと、第1のトランジスタ及び第2のトランジスタがオフの状態、かつ第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタがオフの状態で、第1の画素部における画素トランジスタの入力電極と第2の画素部における画素トランジスタの入力電極との間に設けられたスイッチを所定期間オンにすることにより、これらの画素トランジスタの入力電極を短絡するステップと、前記所定期間が経過した後、第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタをオンにして、第1の画素部の容量素子の電圧及び第2の画素部の容量素子の電圧を読み出すステップと、読み出した第1の画素部の容量素子の電圧と第2の画素部の容量素子の電圧とを比較するステップと、
を有することを特徴とする。
水平ドライバ10は、シフトレジスタ回路とテスト用ロジック回路を有しており、TEST信号からの入力により、シフトレジスタ回路とテスト用ロジック回路との切替が行なわれる。すなわち、TEST信号がLowの電圧(以下、単に「Low」とする。)のときにはシフトレジスタ回路が動作し、Highのときにはテスト用ロジック回路が動作する。
垂直ドライバ20は、ゲート信号線G1〜G3にそれぞれLow又はHighのゲート信号を印加する回路である。なお、この垂直ドライバ20は、一つのゲート信号線にHighのゲート信号を出力するときには、その他のゲート信号線はLowのゲート信号を出力する。
検査用ロジック回路30は、画素部2a〜2lを検査するためのテストモードと、画素部2a〜2lにより画像を表示する通常動作モードとを切り替えると共に、画素部2a〜2lを検査するためのテストモードのときに、種々の切替動作を行なうための回路である。
イコライザー部は、スイッチとしてのトランジスタT13a、T13bにより構成されており、トランジスタT13aはデータ信号線DA1とデータ信号線DA2との間に接続され、これらのデータ信号線間を低インピーダンスで短絡することによって、データ信号線DA1、DA2の電圧が短絡前のこれらの電圧の中間電圧になるようにする。例えば、データ信号線DA1に4V、データ信号線DA2に5VのときにトランジスタT13aが所定期間オンにされると、データ信号線DA1、DA2の電圧はその中間電圧である4.5Vとなる。また、同様に、トランジスタT13bはデータ信号線DB1とデータ信号線DB2との間に接続され、これらのデータ信号線間を低インピーダンスで短絡することによって、データ信号線DB1、DB2の電圧が短絡前のこれらの電圧の中間電圧になるようにする。
このゲート信号制御部は、テストモード時にゲート信号線G1〜G3に垂直ドライバ20からの信号を供給するか否かの制御を行うものである。テスト信号TESTは、インバータ回路25を介して、OR回路24の一方の入力に接続され、又このOR回路24のもう一方の入力には垂直信号制御信号TVONが接続される。OR回路24の出力は、AND回路21〜23の一方の入力に接続されると共に、これらのAND回路21〜23のもう一方の入力にはそれぞれ垂直ドライバ20からのゲート信号線が接続される。また、AND回路21〜23の出力はそれぞれゲート信号線G1、G2、G3に接続されている。
デコーダ40は、センスアンプ50a、50bから出力される差動増幅信号をTOUT信号として出力する回路である。このように出力されるTOUT信号は、後述のLSIテスタ70に読み取られ、画素部2a〜2lの不良検査が行なわれる。
センスアンプ50aの反転入力及び非反転入力は、それぞれデータ信号線DA1及びDA2が接続されている。そして、このセンスアンプ50aは、これらのデータ信号線DA1及びDA2を比較してこれらの電圧差を検出し、増幅後にデコーダ40へ出力する。センスアンプ50bも同様に、その入力がデータ信号線DB1及びDB2に接続されており、このデータ信号線を比較してこれらの電位差を検出し、増幅後にデコーダ40へ出力する。このセンスアンプ50a、50bは、比較回路に対応する。
以上のように構成された液晶表示装置1の画素部2a〜2lの不良検出方法について、以下具体的に説明する。図3は、液晶表示装置1とLSIテスタ70との接続図を示しており、本実施の形態においては、このLSIテスタ70から液晶表示装置1へ各種制御信号を入力し、液晶表示装置1から出力される出力信号TOUTに基づき、画素部2a〜2lの不良を検出するものである。図4は、液晶表示装置1におけるテストモード時のタイミングチャートである。なお、LSIテスタ70は、画素部の不良を検査するためのコンピュータに対応する。
まず、LSIテスタ70は、TEST信号をHighとすると共に、第1のテスト信号TSIGと第2のテスト信号XTSIGとを供給する。また、反転信号TINVにはLowを、TVONにはLowを供給する。これにより、データ信号線D1、D2にはそれぞれ第1のテスト信号TSIGと第2のテスト信号XTSIGとが供給される(図4−タイミングTa1参照)。なお、本実施形態においては、第1のテスト信号TSIGの電圧レベルを4Vと、第2のテスト信号XTSIGの電圧レベルを5Vとするが、これに限られない。また、このテスト信号は直流電圧のアナログ信号である。
続いて、LSIテスタ70は、画素部2a、2bへの書き込みが終了して一定時間経過待つ。その後、LSIテスタ70は、平均化信号EQをHighとすることで、トランジスタT13a、T13bをオンにする。このようにトランジスタT13aがオンとなると、データ信号線DA1とデータ信号線DA2とが短絡し、データ信号線DA2からデータ信号線DA1へと電流が流れる。そのため、データ信号線DA1とDA2との電圧が平均化された電圧となり、本実施の形態においては4.5Vとなる(図4−タイミングTa3参照)。LSIテスタ70は、平均化信号EQのHigh状態を所定時間継続した後、平均化信号EQをLowに戻す。
次に、LSIテスタ70は、垂直信号制御信号TVONをHighにすると共に、垂直ドライバ20からAND回路21を介して、ゲート信号線G1をHighとし、画素トランジスタT14a、T14bをオンにする(図4−タイミングTa4参照)。このように画素トランジスタT14aがオンにされると、容量素子C1aが保持している電圧がデータ信号線DA1を介してセンスアンプ50aの反転入力端子に入力される。また、画素トランジスタT14bのオンにより、容量素子C1bが保持している電圧がデータ信号線DA2を介してセンスアンプ50aの非反転入力端子に入力される。
次に、センスアンプ50aは、容量素子C1aが保持している電圧と容量素子C1bが保持している電圧とを比較し、その電圧差を最大振幅まで増幅してデコーダ40へ出力する(図4−タイミングTa5参照)。なお、タイミング図4におけるDA1,DA2の信号は、センスアンプで増幅された後の電圧を示している。
2 画素部
20 水平ドライバ
30 垂直ドライバ
40 検査用ロジック回路
50 デコーダ
60 センスアンプ
T14 画素トランジスタ
C1 容量素子
Claims (5)
- 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素不良検査方法において、
第1の画素部の入力電極に接続された第1のトランジスタ及び第2の画素部の入力電極に接続された第2のトランジスタをオンにして、前記複数の画素部のうち、第1の画素部の容量素子と第2の画素部の容量素子に異なる電圧を印加するステップと、
第1の画素部の入力電極に接続された第1のトランジスタ及び第2の画素部の入力電極に接続された第2のトランジスタをオフにした後、第1の画素部における画素トランジスタの入力電極と第2の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第1の画素トランジスタの入力電極と第2の画素トランジスタの入力電極とを短絡するステップと、
前記スイッチをオフにした後に、第1の画素部の容量素子の電圧及び第2の画素部の容量素子の電圧を読み出すステップと、
第1の画素部の容量素子の電圧と第2の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出するステップと、
を有することを特徴とする画素不良検査方法。 - 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における前記画素部の不良検査方法において、
前記複数の画素部のうち、第1の画素部の入力電極に接続された第1のトランジスタをオンにして第1の電圧を前記入力電極に印加すると共に、第1の画素部の画素トランジスタをオンにすることにより第1の画素部の容量素子に第1の電圧を印加するステップと、
前記複数の画素部のうち、第2の画素部の入力電極に接続された第2のトランジスタをオンにして第1の電圧とは電圧が異なる第2の電圧を前記入力電極に印加すると共に、第2の画素部の画素トランジスタをオンにすることにより第2の画素部の容量素子に第2の電圧を印加するステップと、
第1のトランジスタ及び第2のトランジスタをオフにすると共に、第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタをオフにするステップと、
第1のトランジスタ及び第2のトランジスタがオフの状態、かつ第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタがオフの状態で、第1の画素部における画素トランジスタの入力電極と第2の画素部における画素トランジスタの入力電極との間に設けられたスイッチを所定期間オンにすることにより、これらの画素トランジスタの入力電極を短絡するステップと、
前記所定期間が経過した後、第1の画素部の画素トランジスタ及び第2の画素部の画素トランジスタをオンにして、第1の画素部の容量素子の電圧及び第2の画素部の容量素子の電圧を読み出すステップと、
読み出した第1の画素部の容量素子の電圧と第2の画素部の容量素子の電圧とを比較するステップと、
を有することを特徴とする画素不良検査方法。 - 第1の画素部の容量素子の電圧と第2の画素部の容量素子の電圧とを比較するステップは、センスアンプにより行なわれることを特徴とする請求項1又は請求項2に記載の画素不良検査方法。
- 画素トランジスタと、この画素トランジスタの出力電極に接続された容量素子と、この容量素子に保持される電圧に基づいた階調表示を行なう液晶部とを有する画素部を複数設けた液晶表示装置における画素部の不良を検査するための画素不良検査プログラムにおいて、
コンピュータに、
第1の画素部の入力電極に接続された第1のトランジスタ及び第2の画素部の入力電極に接続された第2のトランジスタをオンにして、複数の画素部のうち、第1の画素部の容量素子と第2の画素部の容量素子に異なる電圧を印加する機能と、
第1の画素部の入力電極に接続された第1のトランジスタ及び第2の画素部の入力電極に接続された第2のトランジスタをオフにした後、第1の画素部における画素トランジスタの入力電極と第2の画素部における画素トランジスタの入力電極との間に設けられたスイッチをオンにして、第1の画素トランジスタの入力電極と第2の画素トランジスタの入力電極とを短絡する機能と、
前記スイッチをオフにした後に、第1の画素部の容量素子の電圧及び第2の画素部の容量素子の電圧を読み出す機能と、
第1の画素部の容量素子の電圧と第2の画素部の容量素子の電圧とを比較した結果に基づいて画素部の不良を検出する機能と、を実行させる画素不良検査プログラム。 - 請求項4に記載の画素不良検査プログラムがコンピュータによって読み取り可能に記録されていることを特徴とする記録媒体。
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