JP2007057668A - 表示装置 - Google Patents

Abstract

【課題】 液晶を組み込む前に、液晶駆動ＬＳＩ単体で、各画素の正常動作の検査を、容易かつ高精度に行うことができる液晶駆動素子を提供する。
【解決手段】 同一ゲート線（８）に配置された一対の信号保持容量（３）それぞれに所定の検査信号を書き込むデータ書き込み部（７５、２）と、スイッチングトランジスタ（２）、データ線（６）を経由して、前記一対の信号保持容量にそれぞれ接続され、前記一対の信号保持容量に書き込まれた前記検査信号をそれぞれ入力して、２値化された検出データとして出力する差動増幅回路（４０）と、前記複数の差動増幅回路から出力された検出データを、ラッチ、出力して、画素の良否判定信号を出力する読み出し回路（５０）を備える。
【選択図】 図１

Description

本発明は、アクティブマトリックス型液晶表示装置の液晶駆動素子に係わり、液晶駆動素子の検査回路を有する液晶表示装置に関するものである。

薄型ディスプレイを中心に、液晶表示装置が広く普及している。これら液晶表示装置の検査方法について、以下ＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ）型の液晶表示装置を例にとって説明する。ＬＣＯＳ型液晶表示装置は、透明電極、液晶層、マトリクス状に配置された反射電極、シリコン基板上に液晶駆動回路が形成された液晶駆動素子とを重ねた構造の反射型液晶表示装置である。

液晶駆動素子は、図８に示すように、水平方向駆動回路１０、垂直方向駆動回路２０、スイッチ群１からなる画素選択駆動部７５、画素部３０、コントローラ６０、およびデータ線群６、ゲート線群８、水平信号線５から構成されている。図中で、各要素番号のハイフン後のサフィックスは、必要に応じて付けたもので、異なった位置にあることを示す。
画素部３０は、データ線６とゲート線８の交差部にマトリックス状に配置された画素群（画素番号１１〜１３、２１〜２３、３１〜３３の３ｘ３画素のみ図示する。）からなり、各画素は、画素選択トランジスタ２、信号保持容量３、および反射電極４を備えている。
コントローラ６０は、映像信号から各種クロック信号を生成して、水平方向駆動回路１０、垂直方向駆動回路２０に供給、制御して、映像信号と同期してデータ線６、ゲート線８を駆動することで、画素選択を行って、水平・垂直の走査を行う。そしてデータ線６とゲート線８の交差部の画素が選択されると、映像信号入力部７１から入力された映像信号は、水平方向の画素を選択するスイッチ１と各画素内にある垂直方向の画素選択トランジスタ２を経由して信号保持容量３に書き込まれる。そしてこの信号保持容量３に接続された反射電極４を介して液晶が駆動される。

これら液晶の画素数は通常１００万画素以上と大きいので、液晶駆動素子ＬＳＩを製造する過程で、欠陥や不良が発生することがある。このため、画素の欠陥などの検査を、液晶を組み込む前に液晶駆動素子単体で行うことが求められる。
映像信号の経路のどこかで、電源・ＧＮＤ・あるいは他の信号線等とショートするような故障があると、水平信号線５に、本来流れないはずの直流電流の流入や流出が起きるので、この水平信号線の端子でこの電流をモニタすれば故障の有無を検出できる。この場合は特別な検査回路を必要とせず、一般のＬＳＩテスタ等でも比較的容易に検出できる。
逆に前記映像信号の経路のどこかに断線があって、信号保持容量３に対して映像信号が書き込めない場合は、表示された画像を見れば故障の検出ができるが、モニタできるような電気的な出力は存在しない。そこで通常、液晶駆動素子に検査用の読み出し回路を追加して、信号保持容量３に所定の電荷が蓄積されたかどうかを測定して検査する。

図９に、液晶駆動素子における従来の電荷検査システムの構成例を示す。検査システムは、液晶駆動素子７０と外部の検出回路９０から構成されている。この液晶駆動素子７０は、図８に示した表示対応液晶駆動素子のブロック構成に、スイッチ９１、読み出し線９２、および読み出し線容量（浮遊容量）９３からなるデータ読み出し部９６を追加したもので、データ線容量９に蓄積された電荷による電位をスイッチ９１、読み出し線９２を介して、データ出力部７２にアナログ値として出力する構成となっている。
次に電荷測定方法について簡単に説明する。まず所定の電圧の信号を信号保持容量３に書き込む。次に、画素選択トランジスタ２、およびスイッチ９１をオフの状態で、データ線６に０ボルトを印加して、データ線容量９に蓄積された電荷を０とする。そして画素選択トランジスタ２をオンして、前記信号保持容量３に蓄積された電荷をデータ線に放電させる。データ読み出し部９２は、スイッチ９１をオンしてデータ線の電位を読み出し線９２を介してデータ出力部７２に出力する。外部の検出回路９０は、その電位変化を読み取る。以上により、電荷の有無を検出することで、画素の欠陥が検出できる。

通常、液晶表示装置の駆動回路はＣＭＯＳ ＬＳＩなどで作られており、多くの画素が高密度に集積されているので、信号保持容量３の容量Ｃｓに対してデータ線６の浮遊容量Ｃｌは、Ｃｓ＜＜Ｃｌ（例えば１：５０以上）の関係にある。このため、信号保持容量３に蓄積された電荷をデータ線容量９に放電して読出した時の電位変化は、おおよそこの容量比分の１と、かなり小さいものとなり、検出が難しい場合がある。
さらに、読み出し線容量９３がデータ線容量９と同程度とすると、前記電位変化は１／２となり、測定精度も、読み出し線を持たない場合の１／２となる。このため、データ線ごとにバッファを備え、バッファにより読み出し線容量の影響を排除して、前記信号保持容量３に書き込み蓄積された電荷を、電位変化として検出する方法も開示されている。（例えば、特許文献１参照。）
特開２００３−１１４６５８号公報（第６−７頁、１０−１２頁、第３図、第１図）

しかしながら、微弱なアナログ信号を液晶駆動素子の外部に取り出して検出する方法では、測定精度が低下する、またはデータ線ごとにバッファを備えるなど回路が複雑となる欠点を持つ。また、外部にアナログ増幅器を備えた検出回路を必要とし、一般のＬＳＩテスタだけで検査することはできない。

そこで本発明は、上記のような問題点を解消するためになされたもので、簡単な検査装置を使って、液晶駆動素子単体で、画素部断線による不良も含む画素欠陥の検出が可能な液晶駆動素子を使った表示装置を提供することを目的とする。

本願発明における第１の発明は、半導体基板上に互いに直交するように形成された複数のデータ線と複数のゲート線と、映像信号或いは検査信号が供給される信号供給線と、前記複数のデータ線と前記信号供給線とのオン・オフを行う切り換えスイッチと、前記切り換えスイッチをオンするパルスを順次供給する水平方向駆動回路と、前記複数のゲート線に走査信号を供給する垂直方向駆動回路と、前記複数のデータ線と複数のゲート線との交差部にマトリクス状に配置された複数の画素とを備え、前記複数の画素はそれぞれスイッチングトランジスタと信号保持容量部とを有し、前記スイッチングトランジスタのゲートが前記ゲート線に、ソースが前記データ線に、ドレインが前記信号保持容量部の一方の端子に接続され、前記信号保持容量部の他方の端子が共通電極に接続された表示装置に用いられる表示基板において、前記切り換えスイッチにより前記検査信号が２つのデータ線に供給され、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込むとともに、前記２つの書き込まれて蓄積された検査信号を入力して、差分値を演算して、２値化された検出データとして出力する差動増幅回路（センスアンプ４０）と、前記差動増幅回路から出力された前記検出データをラッチ、出力して、前記複数の画素の良否判定を行う信号を出力する出力回路（読み出し回路５０）とを備えたことを特徴とする表示基板を提供する。
第２の発明は、半導体基板上に互いに直交するように形成された複数のデータ線と複数のゲート線と、映像信号或いは検査信号が供給される信号供給線と、前記複数のデータ線と前記信号供給線とのオン・オフを行う切り換えスイッチと、前記切り換えスイッチをオンするパルスを順次供給する水平方向駆動回路と、前記複数のゲート線に走査信号を供給する垂直方向駆動回路と、前記複数のデータ線と複数のゲート線との交差部にマトリクス状に配置された複数の画素とを備え、前記複数の画素は、それぞれスイッチングトランジスタと信号保持容量部とを有し、前記スイッチングトランジスタのゲートが前記ゲート線に、ソースが前記データ線に、ドレインが前記信号保持容量部の一方の端子に接続され、前記信号保持容量部の他方の端子が共通電極に接続された表示装置に用いられる表示基板の良否判定方法において、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第１の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第１ステップ（ステップＳ２）と、前記第１の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第２ステップ（ステップＳ４）と、前記２つの書き込まれて蓄積された第１の検査信号を前記差動増幅回路に入力して、前記２つの第１の検査信号の差分値を演算して２値化された第１の検出データを出力する第３ステップ（ステップＳ４）と、前記差動増幅回路から出力された前記第１の検出データをラッチして出力する第４ステップ（ステップＳ５）と、前記ラッチして出力された前記第１の検出データにより良否判定した第１の結果を記憶部に記憶する第５ステップ（ステップＳ６）と、次に、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第２の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第６ステップ（ステップＳ２）と、前記第２の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第７ステップ（ステップＳ４）と、前記２つの書き込まれて蓄積された第２の検査信号を前記差動増幅回路に入力して、前記２つの第２の検査信号の差分値を演算して２値化された第２の検出データを出力する第８ステップ（ステップＳ４）と、前記差動増幅回路から出力された前記第２の検出データをラッチして出力する第９ステップ（ステップＳ５）と、前記ラッチして出力された前記第２の検出データにより良否判定した第２の結果を記憶部に記憶する第１０ステップ（ステップＳ６）と、前記記憶部に記憶された前記第１、第２の結果を読み出して、これら第１、第２の結果がともに良品と判定された場合に、前記２つの画素は良品と判定する第１１ステップ（ステップＳ８）とを有することを特徴とする表示基板の良否判定方法を提供する。

本発明における第１の発明によれば、前記切り換えスイッチにより前記検査信号が２つのデータ線に供給され、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込むとともに、前記２つの書き込まれて蓄積された検査信号を入力して、差分値を演算して、２値化された検出データとして出力する差動増幅回路と、前記差動増幅回路から出力された前記検出データをラッチ、出力して、前記複数の画素の良否判定を行う信号を出力する出力回路とを備え、
また第２の発明によれば、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第１の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第１ステップと、前記第１の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第２ステップと、前記２つの書き込まれて蓄積された第１の検査信号を前記差動増幅回路に入力して、前記２つの第１の検査信号の差分値を演算して２値化された第１の検出データを出力する第３ステップと、前記差動増幅回路から出力された前記第１の検出データをラッチして出力する第４ステップと、前記ラッチして出力された前記第１の検出データにより良否判定した第１の結果を記憶部に記憶する第５ステップと、次に、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第２の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第６ステップと、前記第２の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第７ステップと、前記２つの書き込まれて蓄積された第２の検査信号を前記差動増幅回路に入力して、前記２つの第２の検査信号の差分値を演算して２値化された第２の検出データを出力する第８ステップと、前記差動増幅回路から出力された前記第２の検出データをラッチして出力する第９ステップと、前記ラッチして出力された前記第２の検出データにより良否判定した第２の結果を記憶部に記憶する第１０ステップと、前記記憶部に記憶された前記第１、第２の結果を読み出して、これら第１、第２の結果がともに良品と判定された場合に、前記２つの画素は良品と判定する第１１ステップとを有するので、
センスアンプ出力以降のデータ読み出し回路はデジタル化できる。このため、
・簡単なセンスアンプで高精度な判定が可能となる。
・この時の検査装置には、通常のＬＳＩテスタが使用可能となる。
・シフトレジスタを共用することで、トランジスタ数を大幅に節減できる。
また、簡単かつ小規模な回路で、画素部を含む信号線の断線の検査を行うことができる。
さらに、ＬＳＩの製造後に液晶駆動素子単体での検査が可能なため、液晶組み立て工程への不良品の流出を最大限防止できて、液晶工程の負担も減り、不良品によるロスも最小限に抑えることができる。

以下、本発明の各実施形態に係る表示装置について図１〜図７を用いて説明する。
図１は、本願発明の表示装置における液晶駆動素子の構成を示す図である（実施例１）。
図２は、本願発明の液晶駆動素子におけるセンスアンプの例を示す図である。
図３は、本願発明の表示装置における検査システムの構成例を示す説明図である。
図４は、本願発明の表示装置における検査システムの動作を示すフローチャートである。
図５は、本願発明の表示装置における検査システムの各部電圧レベル設定例を示し、（Ａ）は、画素書き込み信号、（Ｂ）は、差動増幅器の差動入力の説明図である。
図６は、本願発明の表示装置における液晶駆動素子の構成を示す図である（実施例２）。
図７は、本願発明の表示装置における液晶駆動素子の構成を示す図である（実施例３）。

本発明の表示装置における液晶駆動素子７０は、図１に示すように、画素部３０、画素選択駆動部７５、コントローラ６０、データ線群６、ゲート線群８、水平信号線５からなる液晶表示部、およびセンスアンプ４０、読出し回路５０からなるデータ読み出し部から構成されている。
前記液晶表示部は、内部構成を含め、図８の構成と全く同一である。ただしコントローラ６０の機能は拡張され、液晶表示モードの制御と共に、検査モードの制御を行う。
さらに、データ読み出し部７６のセンスアンプ４０は、図２に示すように、差動増幅回路部４１、ソース接地アンプ部４２、ＣＭＯＳインバータ部４３から構成され、中和トランジスタ４４、差動入力端子４５、差動入力端子（反転ビット）４６、中和制御信号入力端子４７、定電流源バイアス端子４８、センスアンプ出力端子４９を備えている。また、読出し回路５０は、例えば、並列入力直列出力のシフトレジスタから構成されている。

そして検査時には、水平方向に隣り合う２画素を対として、所定のデータを信号保持容量３に書き込んで読み出し、それぞれの出力を差動増幅器からなるセンスアンプ４０に差動入力して、検出データを出力するよう構成されている。
すなわち、図１において、隣接する画素１１と１２、２１と２２、３１と３２は、対画素の関係にあり、これらの画素に接続されているデータ線６−１と６−２に対してセンスアンプ４０を設ける。そして、差動入力４５には奇数画素番号画素、反転差動入力４６には偶数画素番号画素のデータ線が接続される。センスアンプ４０の差動増幅回路４１に、対画素から読み出されたデータが入力されると、センスアンプ出力４９は、"１"または"０"の２値データを出力する。これらセンスアンプの出力は、並列入力直列出力シフトレジスタからなる読出し回路５０に取り込まれ、順次転送されてデータ出力部７２に出力される。
以下本発明の特徴である液晶駆動素子の検査動作について、説明する。

液晶駆動素子の検査システムは、図３に示すように、検査対象の前記液晶駆動素子と検査装置８０とからなる。そして、検査装置は、所定のパルス信号からなる検査信号を出力して、映像信号入力部７１に供給する信号出力部、液晶駆動素子の出力データを入力する信号入力部、前記入力した検出データから画素欠陥の有無を判定する記憶処理部、および液晶駆動素子のコントローラ６０と通信して、液晶駆動素子を動作制御する制御部から構成されている。

次に、図４のフローチャートにより、検査システムでの欠陥検出の動作手順を説明する。
検査装置は、コントローラ６０を介して、駆動回路素子７０を検査モードに設定する等の初期設定を行う（ステップＳ１）。
次に前記対画素を単位として、所定の検査信号データを保持容量３に書き込む（ステップＳ２）。すなわち、垂直方向駆動回路１０は、コントローラ６０にしたがって、ゲート線８を駆動して、最初の走査線を選択する。映像信号入力部７１には、検査装置により、順次“１”、“０”、“１”、“０”・・・からなる入力信号が入力される。すると水平方向駆動回路１０は、コントローラ６０にしたがって、データ線６を前記入力信号に同期して駆動し、スイッチ１を順次オンとして、一行目の画素１１、１２、１３・・・に、順次“１”、“０”、“１”、“０”・・・を書き込む。
こうして、１走査線分のデータの書き込みを終了する（ステップＳ３）。
次に前記書き込んだデータの読み出しを行う（ステップＳ４）。まず読み出しの準備として、垂直方向駆動回路１０は、ゲート線８を非選択として、まず前記書き込んだ走査線の全ての画素選択トランジスタ２をオフとする。そして、全てのセンスアンプ４０の中和トランジスタをオンとして、差動増幅器４１の２つの差動入力の電位を一致させる。そして、垂直方向駆動回路１０は、ゲート線８を選択して、前記書き込んだ走査線の全ての画素選択トランジスタ２をオンとして、書き込まれたデータを各データ線６に放電させる。すると、センスアンプ４０は、対となっているデータ線の信号（電位）を差動入力して、２値化した検出データを出力する。
次に、前記センスアンプ４０から出力された検出データを、読出し回路５０を構成するシフトレジスタの並列入力端子から、シフトレジスタにラッチして取り込み、シフトして、順次データ出力部７２に転送、出力する。尚、この読み出し回路には、シフトレジスタの代わりに、データセレクタなどを使って出力することも出来る。（ステップＳ５）。
検査装置８０は、液晶駆動素子のデータ出力部７２から、順次前記検出データを読み取り、書き込んだデータと読み出した検出データが、正しいかどうかを調べることによりデータの良否判定を行って、不良画素を内部のメモリに記憶する（ステップＳ６）。
次に、第２の検査信号として書き込みデータの論理を反転させて、以上のＳ２〜Ｓ６のステップを再度実行する（ステップＳ７）。こうして、各対画素に対して、“１”、“０”、および“０”、“１”、のデータが書き込み・読み出されて、不良画素が検査装置８０に記憶されることとなる。
そして、対画素で“１”、“０”、および“０”、“１”、の不良画素データがそろったら、検査装置８０は、対画素毎に欠陥判定を行う（ステップＳ８）。
すなわち、“１”、“０”、および“０”、“１”、のデータがどちらかが不正、または共に不正だった場合は、その対画素は欠陥画素であると判断して欠陥登録する（ステップＳ９）。
“１”、“０”、および“０”、“１”、のデータが共に正しい場合は、その対画素は正常であると判断して正常登録する（ステップＳ１０）。
以上のステップＳ８〜Ｓ１０の欠陥判定を一行目の走査線の全画素が終了するまで、繰り返す（ステップＳ１１）。
そして、全ての走査線が終了するまで、以上のステップＳ２〜Ｓ１１の手順を繰り返して画面全体の欠陥判定を行い終了する（ステップＳ１２）。
こうして、１対の２画素に対して"１"、"０"および"０"、"１"の２通りのデータを書き込んで検査するので、片方あるいは両方の画素にショートや断線などの故障があった場合でもほぼ確実に検出可能である。
なお、以上の動作手順では、走査線を単位として書き込みと読み出しを行って欠陥判定をしたが、画面全体に対して書き込んだ後に走査線単位で読み出して欠陥判定することもできる。

次に、画素部の断線の検出動作について、図５により具体的に説明する。
図５（Ａ）に、縦軸を電圧として、画素書き込み時の各部印加電圧の例を示す。
共通電極線に与える基準電圧Ｖｃｏｍは、任意の電圧で良いが、例えば電源電圧の半分程度とする。論理“１”、論理“０”の書き込み信号は、基準電圧Ｖｃｏｍに対して対称で，いずれも正電圧のＶ１、Ｖ０とする。

図５（Ｂ）に、縦軸を電圧として、センスアンプ４０の各種入力条件における差動入力を差分値として示したもので、さらに前記条件に対応させて欠陥の有無、検出データ論理値を示したものである。（ただし、以下の式で説明する読み出し時の容量分割に係る係数分、Ｋ１＝Ｃｓ／（Ｃｌ＋Ｃｓ）は省略している。）
以下、センスアンプ４０の動作を説明する。
“１”、“０”また“０”、“１”を書き込んで読み出した時の入力差分値は、
データ書き込み時の各部に蓄積された電荷は、保持容量３をＣｓ、データ線容量９をＣｌとすると以下のようになる。ただし、式中の‘ は、断線を表す。
“１”書き込み時のＣｓの電荷 正常：Ｑｓ＝Ｖ１＊Ｃｓ 断線時：Ｑ’ｓ＝０
“０”書き込み時のＣｓの電荷 正常：Ｑｓ＝Ｖ０＊Ｃｓ 断線時：Ｑ’ｓ＝０
中和時、Ｃｌに蓄積された電荷は以下のようになる。ただし、Ｖｃは中和後の電圧とする。
データ線容量の電荷 Ｑｌ＝Ｖｃ＊Ｃｌ
Ｃｓの電荷Ｑｓをデータ線に放電させた時の電位は、各種条件により以下のようになる。
“１”側 正常： Ｅ１＝（Ｑｌ＋Ｑｓ）／（Ｃｌ＋Ｃｓ）
＝（Ｖｃ＊Ｃｌ＋Ｖ１＊Ｃｓ）／（Ｃｌ＋Ｃｓ）
断線時：Ｅ１’＝（Ｖｃ＊Ｃｌ）／（Ｃｌ）＝Ｖｃ
ただし、断線のため、分母のＣｓは０とした。
“０”側 正常： Ｅ０＝（Ｑｌ＋Ｑｓ）／（Ｃｌ＋Ｃｓ）
＝（Ｖｃ＊Ｃｌ＋Ｖ０＊Ｃｓ）／（Ｃｌ＋Ｃｓ）
断線時：Ｅ０’＝（Ｖｃ＊Ｃｌ）／（Ｃｌ）＝Ｖｃ
したがって、“１”、“０”を書き込み、読み出した時の差分値“１”−“０”は、図５（Ｂ）の左側に示すように、以下のようになる。
共に正常の場合（図５では、“正−正”と記す。）
■Ｅ＝Ｅ１−Ｅ０
＝（（Ｖ１＊Ｃｓ）−（Ｖ０＊Ｃｓ））／（Ｃｌ＋Ｃｓ）
＝（Ｖ１−Ｖ０）＊Ｃｓ／（Ｃｌ＋Ｃｓ）
“１”が正常、“０”が断線の場合（図５では、“正−断” と記す。）
■Ｅ＝Ｅ１−Ｅ０’
＝（Ｖｃ＊Ｃｌ＋Ｖ１＊Ｃｓ）／（Ｃｌ＋Ｃｓ）−Ｖｃ
＝（Ｖ１−Ｖｃ）＊Ｃｓ／（Ｃｌ＋Ｃｓ）
“１”が断線、“０”が正常の場合（図５では、“断−正” と記す。）
■Ｅ＝Ｅ１’−Ｅ０
＝Ｖｃ−（Ｖｃ＊Ｃｌ＋Ｖ０＊Ｃｓ）／（Ｃｌ＋Ｃｓ）
＝（Ｖｃ−Ｖ０）＊Ｃｓ／（Ｃｌ＋Ｃｓ）
“１”、“０”とも断線の場合（図５では、“断−断” と記す。）
■Ｅ＝Ｅ１’−Ｅ０’＝０
次に、反転データ“０”、“１”を書き込み、読み出した時の差分値“０”−“１”は、同様に、図５（Ｂ）の右側に示すように、電圧０に対して折り返えして、±の符号を反転したものとなる。
これら対画素の状態によって異なる差分値を、センスアンプの利得分増幅して２値化する。対画素がともに正常な時に、書き込まれた検査データに応じて差分値は正または負の最大値をとり、正規の２値化出力“１”または“０”が得られる。

図５（Ｂ）をセンスアンプ差動入力の差分値でみると、両端は、正常で、中間部は全て異常となっている。したがって、正常か異常かは、書き込みデータが“１”、“０”、また“０”、“１”に応じて、判定閾値を正常と異常の上限の平均値に設定して、それぞれ独立に判定すればよい。例えば、前記判定閾値の絶対値は、Ｋ１＊（（Ｖ１−Ｖ０）＋（Ｖ１−Ｖｃ））／２＝Ｋ１＊（（Ｖ１−Ｖ０）＋（Ｖｃ−Ｖ０））／２＝Ｋ１＊３／４＊（Ｖ１−Ｖ０）となる。
ただし、中和動作により、Ｖｃ＝（Ｖ１−Ｖ０）／２になるものとしている。
この時の閾値は利得的な要素が強く、差分値を２値化するときのセンスアンプの利得や、保持容量の信号をデータ線に読み出すときの容量比などで決まってくる。つまり、書き込まれた検査信号を読み出して２値化するときの総合利得とも言える値になる。
従って、外部からは直流電圧的な意味でこの閾値を制御することはできないが、前記判定閾値の式に示したように、Ｖ１−Ｖ０の電位差（差分）を適切に設定することで、正常な対画素の時は閾値以上の２値化出力“１”を得、少なくともどちらか一方に断線等があって対画素からの差分信号が小さくなった時や、Ｖ１−Ｖ０が負の電圧になるような検査信号で検査したような時には閾値以下の２値化出力“０”を得るようにできる。
反対に、センスアンプの差動入力の極性を入れ替えた回路を使用するなら、正常な対画素からのみ負側の閾値以下の２値化出力“０”を得、それ以外は“１”となるようにＶ１−Ｖ０の電位差（差分）を設定して、正常か異常かの判定を行える。

本実施例では、図５（Ｂ）に示すように、正常と異常の判定の閾値を、例えば書き込みデータ“１”、“０”の閾値Ｋ１＊（（Ｖ１−Ｖ０）＋（Ｖ１−Ｖｃ））／２ に１つだけ設定して、検査結果を得る。この場合、“１”、“０”に対しては、正常な場合は、“１”となり、異常な場合は“０”となりどちらも正しい判定がなされる。ところが、“０”、“１”に対しては、共に正常の場合は、“０”となり正しい判定となるが、異常の場合も“０”となり、誤った判定となる。すなわち、閾値を前記のように１つだけ設定すると、共に正常な時は正しい２つの検査結果となるが、異常な場合は、必ずどちらか検査結果が誤った判定となる。本実施例では、前記検査結果をそのまま検出データとして、センスアンプから出力する。すなわち検出データそのものは、単独でみると判定が誤っている場合がある。そこで、検査装置では、ステップ８、９、１０に示すように、“１”、“０”と“０”、“１”の２つの対となった検出データチェックして、共に正しい場合のみ、画素に断線による欠陥がないと判定させたものである。

以上のように、本発明の実施例１によれば、上記した構成により、センスアンプ出力が２値化されているので、センスアンプ出力以降のデータ読み出し回路はデジタル化できる。このため、液晶駆動素子にアナログ伝送のための読み出し線は不要となり、信号保持容量Ｃｓに蓄積された電荷の放電先はデータ線容量Ｃｌだけとなり、簡単なセンスアンプで高精度な判定が可能となる。また、この時の検査装置８０には、通常のＬＳＩテスタが使用可能となり、外部に特別な検出回路は不要である。
さらに、２画素に対して、"１"、"０"または"０"、"１"と互いに逆のデータを書き込み、差動検出して読み出すので、差動入力が大きくとれ、保持容量とデータ線の容量比が大きい素子にも対応し易い。また、２画素のデータを差動検出することや、差動増幅器の中和回路により、ＤＣ増幅で厄介なバイアス調整の問題も解消できる。

実施例１における、読出し回路５０と水平方向駆動回路１０は、どちらもシフトレジスタで構成できる。そして、両方のシフトレジスタを同時に使うことはない。そこで、実施例２は、両者を統合して、１つのシフトレジスタで構成したものである。
本発明の実施例２について図６を用いて説明する。本発明における液晶駆動素子の水平方向駆動回路１０と、読出し回路５０は、図６に示すように、１つの直・並列入力、直・並列出力のシフトレジスタ５５から構成されている。そして、直列入力はコントローラ６０のパルスを入力し、並列出力はスイッチ１のオン・オフの制御信号を出力する。また並列入力端子には、各センスアンプ４０の出力が接続され、直列出力はデータ出力７２となる。

各画素にデータを書き込む時は、前記直・並列入力、直・並列出力のシフトレジスタ５５を、直列入力並列出力のシフトレジスタとして動作させて、水平方向駆動回路を構成して、前記水平方向駆動回路と垂直方向駆動回路２０とで、ゲート線８、データ線６を駆動して、画素を順次選択しながら、映像信号入力７１からデータを全画素に書き込む。
またデータを読み出す時は、前記直・並列入力、直・並列出力のシフトレジスタ５５を、並列入力直列出力のシフトレジスタとして動作させて、読出し回路を構成する。そして、垂直方向駆動回路２０、センスアンプ４０、および前記読出し回路を使用して、実施例１同様、ゲート線８を駆動して、１走査線全てのセンスアンプ４０からの出力を、シフトレジスタの並列入力端子からラッチして取り込んで、順次データ出力部７２に直列出力する。

以上のように、本発明の第２実施例によれば、上記した構成があるので、シフトレジスタ５５は、書き込み時には直列入力並列出力動作、読出し時には並列入力直列出力に切り替えて動作させることで、図１における読出し回路５０を削除でき、トランジスタ数を大幅に節減できる。

実施例３は、実施例２をベースとして、画素選択駆動部を２系統備え、データ線、ゲート線を並列駆動するとともに、映像信号を複数に分割して並列処理することで、液晶駆動素子の動作周波数を下げたものである。
実施例３について、４相で並列駆動する場合を例にとって、図７により説明する。
水平信号線５、シフトレジスタ５５、スイッチ１は、画素部の上部と下部に配置されデータ線６を上下から並列に駆動する。この時センスアンプ４０は、その入力を隣接する対画素のデータ線と接続して、1つおきに上下交互に配置する。垂直方向駆動回路２０は、左右に配置され、ゲート線８を左右から並列に駆動する。これら２系統の画素選択駆動部には、外部またはコントローラ６０から同一の信号が供給され、２系統で並列に駆動するだけなので、１系統で駆動するのと変わらず、実施例２の場合と全く同じように動作する。

また、入力映像信号は、外部の信号変換部により、４サンプル毎のデータからなる４系統の信号に分けられ、さらに各信号は、それぞれ所定量遅延され、同期が取られて出力される。液晶駆動素子は、４本構成の水平信号線５の映像信号入力７１より、４系統に分割された前記映像信号を入力する。これにより、シフトレジスタ５５の出力信号１つで、４個のスイッチを同時に駆動して、書き込みを行うことができる。また読み出し時には、フローチャートにより説明した動作手順のステップＳ４〜ステップＳ６に従って、読み出しが可能である。この場合、シフトレジスタの段数と、センスアンプの数は一致し、整合性がよい。ただし検出データは、データ出力７２，７２’の２系統に出力される。
こうして、４画素を並列処理することで、液晶駆動素子は入力映像信号のサンプルクロックの１／４の周波数のクロックで動作して、従来例２の場合と全く同様に、各画素へのデータの書き込みが可能となる。

以上のように、本発明の実施例３によれば、ゲート線、データ線は同一信号により両側から並列に駆動されるので、ゲート線、データ線に１箇所なら断線が起こっても表示は変わらないので、断線対策の効果をもつ。
また、シフトレジスタ５５の１本の出力でスイッチ１を複数個駆動することで、並列処理が可能となり、トランジスタ素子数の削減、また書き込み時の動作周波数の低減ができる。

本実施例では、水平方向に隣り合う２画素を対の画素として説明したが、同一走査線上の任意の２画素を対の画素としてもよい。
さらに、本実施例では、反射型液晶表示装置を例にとって説明したが、透過型液晶表示装置にも適用可能である。

本願発明の表示装置における液晶駆動素子の構成を示す図である（実施例１）。 本願発明の液晶駆動素子におけるセンスアンプの例を示す図である。 本願発明の表示装置における検査システムの構成例を示す説明図である。 本願発明の表示装置における検査システムの動作を示すフローチャートである。 本願発明の表示装置における検査システムの各部電圧レベル設定例を示し、（Ａ）は、画素書き込み信号、（Ｂ）は、差動増幅器の差動入力の説明図である。 本願発明の表示装置における液晶駆動素子の構成を示す図である。（実施例２） 本願発明の表示装置における液晶駆動素子の構成を示す図である。（実施例３） 表示装置における液晶駆動素子の構成を示す図である。 液晶駆動素子における従来の検査システムの構成例を示す図である。

符号の説明

１ スイッチ、２ 画素選択トランジスタ、３ 信号保持容量、４ 反射電極、５ 水平信号線、６ データ線、７ 共通電極線、８ ゲート線、９ データ線容量、１０ 水平方向駆動回路、２０ 垂直方向駆動回路、３０ 画素部、１１〜１３，２１〜２３，３１〜３３ 各画素、４０ センスアンプ、５０ 読出し回路、６０ コントローラ、７１ 映像信号入力部、７２ データ出力部、７５ 画素選択駆動部

Claims (2)

1. 半導体基板上に互いに直交するように形成された複数のデータ線と複数のゲート線と、映像信号或いは検査信号が供給される信号供給線と、前記複数のデータ線と前記信号供給線とのオン・オフを行う切り換えスイッチと、前記切り換えスイッチをオンするパルスを順次供給する水平方向駆動回路と、前記複数のゲート線に走査信号を供給する垂直方向駆動回路と、前記複数のデータ線と複数のゲート線との交差部にマトリクス状に配置された複数の画素とを備え、前記複数の画素はそれぞれスイッチングトランジスタと信号保持容量部とを有し、前記スイッチングトランジスタのゲートが前記ゲート線に、ソースが前記データ線に、ドレインが前記信号保持容量部の一方の端子に接続され、前記信号保持容量部の他方の端子が共通電極に接続された表示装置に用いられる表示基板において、
   前記切り換えスイッチにより前記検査信号が２つのデータ線に供給され、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込むとともに、前記２つの書き込まれて蓄積された検査信号を入力して、差分値を演算して、２値化された検出データとして出力する差動増幅回路と、
   前記差動増幅回路から出力された前記デジタル差分値をラッチ、出力して、前記複数の画素の良否判定を行う信号を出力する出力回路と、
   を備えたことを特徴とする表示基板。
2. 半導体基板上に互いに直交するように形成された複数のデータ線と複数のゲート線と、映像信号或いは検査信号が供給される信号供給線と、前記複数のデータ線と前記信号供給線とのオン・オフを行う切り換えスイッチと、前記切り換えスイッチをオンするパルスを順次供給する水平方向駆動回路と、前記複数のゲート線に走査信号を供給する垂直方向駆動回路と、前記複数のデータ線と複数のゲート線との交差部にマトリクス状に配置された複数の画素とを備え、前記複数の画素は、それぞれスイッチングトランジスタと信号保持容量部とを有し、前記スイッチングトランジスタのゲートが前記ゲート線に、ソースが前記データ線に、ドレインが前記信号保持容量部の一方の端子に接続され、前記信号保持容量部の他方の端子が共通電極に接続された表示装置に用いられる表示基板の良否判定方法において、
   前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第１の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第１ステップと、
   前記第１の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第２ステップと、
   前記２つの書き込まれて蓄積された第１の検査信号を前記差動増幅回路に入力して、前記２つの第１の検査信号の差分値を演算して、２値化された第１の検出データを出力する第３ステップと、
   前記差動増幅回路から出力された前記第１の検出データをラッチして出力する第４ステップと、
   前記ラッチして出力された前記第１の検出データにより良否判定した第１の結果を記憶部に記憶する第５ステップと、
   次に、前記水平方向駆動回路から前記パルスを前記複数の切り換えスイッチに順次供給すると共に、前記垂直方向駆動回路から前記走査信号を前記複数のゲート線に順次供給して、第２の前記検査信号を２つのデータ線に供給し、前記２つのデータ線および前記同一のゲート線に接続された２つの前記スイッチングトランジスタを介して２つの前記信号保持容量部に書き込む第６ステップと、
   前記第２の検査信号を読み出して入力する差動増幅回路の端子間の電圧を中和して０とする第７ステップと、
   前記２つの書き込まれて蓄積された第２の検査信号を前記差動増幅回路に入力して、前記２つの第２の検査信号の差分値を演算して、２値化された第２の検出データを出力する第８ステップと、
   前記差動増幅回路から出力された前記第２の検出データをラッチして出力する第９ステップと、
   前記ラッチして出力された前記第２の検出データにより良否判定した第２の結果を記憶部に記憶する第１０ステップと、
   前記記憶部に記憶された前記第１、第２の結果を読み出して、これら第１、第２の結果がともに良品と判定された場合に、前記２つの画素は良品と判定する第１１ステップと、
   を有することを特徴とする表示基板の良否判定方法。
   
   

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