-
Die
vorliegende Erfindung betrifft eine Steuerschaltung, die eine interne
Schaltung basierend auf einer externen Betriebsanforderung und einer
internen Betriebsanforderung steuert, und ein Halbleiterspeichergerät, umfassend
solch eine Steuerschaltung.
-
Heutzutage
wird ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM, engl.
dynamic random access memory), der eine große Speicherkapazität besitzt,
in elektronischen Informationsgeräten eingesetzt. Ein DRAM wird
mit einer Selbst-Auffrischfunktion versehen, die Zelldaten einer
Speicherzelle basierend auf einem Zählerbetrieb einer internen
Schaltung auffrischt. Ein DRAM, der mit der Selbst-Auffrischfunktion
versehen ist, erfordert keine externe Auffrischbedienung. Somit
wird ein Energieverbrauch reduziert und das Entwerfen einer Schaltung um
den DRAM herum wird erleichtert.
-
1 ist
ein Blockschaltbild, das einen Eingabeschaltungsabschnitt eines
DRAM 100 des Standes der Technik illustriert, der mit einer
Selbst-Auffrischfunktion versehen ist.
-
Der
DRAM 100 empfängt
ein Ausgabefreigabesignal /OE, ein Schreibfreigabesignal /WE und
ein Chipfreigabesignal /CE1, welche alle Steuersignale sind. Die
Signale /OE, /WE, /CE1 werden alle Filtern 14, 15, 16 jeweils über Eingabepuffer 11, 12, 13 bereitgestellt.
Jeder der Eingabepuffer 11 bis 13 ist eine Eingabeanfangsstufenschaltung,
die ein Eingabesignal in ein Signal mit einem Level konvertiert,
der einer internen Spannung eines Geräts entspricht, und ist beispielsweise
eine CMOS Inverterschaltung oder eine C/M (Stromspiegel) Differentialverstärkungsschaltung.
-
Jedes
der Filter 14 bis 16 entfernt Rauschkomponenten,
wie z.B. einen Störimpuls,
aus dem Signal, das von einer externen Schaltung bereitgestellt wird.
Die Daten des DRAM werden gehalten, indem eine Ladungshaltetechnik
eingesetzt wird. Wenn ein unbestimmtes Rauschen in dem Eingabesignal
enthalten ist, wird der Level einer Wortleitung in einen Zustand
umgeschaltet, in dem der interne Betrieb eines Geräts noch
nicht bestimmt wurde. Das Entfernen einer Rauschkomponente verhindert,
dass die Daten einer Speicherzelle beschädigt werden.
-
Der
Rauschstatus jedes Signals ändert
sich gemäß einer
Systemplatine, in welcher der DRAM 100 eingesetzt wird.
Somit werden die Filter 14 bis 16 normalerweise
ausgebildet, um Rauschen zu widerstehen, das in den ungünstigsten
Fällen
erzeugt werden kann. Dementsprechend schränkt der Sollwert der Filter 14 bis 16 normalerweise
die Zugriffszeit zum Lesen und Schreiben von Daten ein. Somit wirkt sich
der Sollwert signifikant auf die Zugriffszeit aus.
-
Ausgabesignale
oeb5z, web5z, clb5z der Filter 14, 15, 16 werden
ersten, zweiten und dritten Steuerungsübergangsdetektoren (CTDs, engl.
control transition detectors) 17, 18, 19 und
einem Steuerungsdatendecoder (CTLDEC, engl. control data decoder) 20 bereitgestellt.
Die Übergangsdetektoren 17, 18, 19 erkennen
jeweils den Übergang
des Status des Eingabesignals und erzeugen Erkennungssignale oerex,
werex, cerex.
-
Der
Steuerungsdecoder 20 decodiert Befehle basierend auf dem
Spannungslevel (hoher Level oder niedriger Level) der externen Steuersignale
(in diesem Beispiel das Chipfreigabesignal /CE1, das Ausgabefreigabesignal
/OE und das Schreibfreigabesignal /WE). Die Befehle umfassen beispielsweise einen
Schreibbefehl und einen Lesebefehl. Der Steuerungsdecoder 20 stellt
ein Steuersignal bereit (z.B. ein Schreibsteuersignal wrz basierend
auf einem Schreibbefehl oder ein Lesesteuersignal rdz basierend
auf einem Lesebefehl), welches auf dem decodierten Befehl an einen
Aktivie rungspulssignalgenerator (ACTPGEN, engl. activation pulse
signal generator) 21 basiert.
-
Ein
externes Adresssignal Add wird einem Adressübergangsdetektor (ATD, engl.
adress transition detector) 24 über einen Eingabepuffer 22 und
ein Filter 23 bereitgestellt. Der Adressübergangsdetektor 24 erkennt
den Übergang
eines externen Adresssignals Add (z.B. die Änderung im niedrigsten Bit
A<0> des externen Adresssignals
Add) und erzeugt ein Erkennungssignal adrex.
-
Die
Erkennungssignale oerex, werex, cerex, adrex der jeweiligen Übergangsdetektoren 17, 18, 19 und
das Erkennungssignal adrex des Adressübergangsdetektors 24 werden
einem Adressübergangserkennungssignal-(ATDS)
Generator (ATDGEN) 25 bereitgestellt.
-
Der
ATDS Generator 25 führt
eine logische Operation an den Erkennungssignalen oerex, werex, cerex,
adrex durch und erzeugt ein Aktivierungssignal atdpz basierend auf
den letztendlich bereitgestellten Steuersignalen /OE, /WE, /CE1
und dem externen Adresssignal Add. Das Aktivierungssignal atdpz wird
einem externen Aktivlatchgenerator (EALGEN, engl. external active
latch generator) 26 und einer Auffrischsteuerung (REFCTL,
engl. refresh controller) 27 bereitgestellt.
-
Der
externe Aktivlatchgenerator 26 erzeugt ein Hauptsignal
mpealz, welches ein Gerät
basierend auf dem Aktivierungssignal atdpz aktiviert, und stellt das
Hauptsignal mpealz dem Aktivierungspulssignalgenerator 21 bereit.
Der Aktivierungspulssignalgenerator 21 erzeugt ein Schreibsignal
wrtz, ein Lesesignal redz und ein Aktivierungspulssignal actpz basierend
auf den Steuersignalen wrz, rdz vom Steuerungsdecoder 20 und
dem Hauptsignal mpealz. Das Aktivierungspulssignal actpz wird einem
Reihenadressengenerator (RASGEN) 28 bereitgestellt. Das Aktivierungspulssignal
actpz ist ein Signal, das eine Reihenschaltung akti viert, welche
Wortleitungen steuert, die mit einer Speicherzelle oder einem Leseverstärker verbunden
sind, der mit Bitleitungen verbunden ist, und eine Spaltenschaltung
aktiviert, welche Spaltengates steuert, die mit einem Datenbus verbunden
sind.
-
Die
Auffrischsteuerung 27 ist ein so genannter Arbiter. Die
Auffrischsteuerung 27 bestimmt, ob eine interne Auffrischanforderung
(Selbst-Auffrischanforderungssignal srtz) ausgewählt (vorrangig behandelt) werden
soll oder eine Zugriffsanforderung (Aktivierungssignal atdpz) von
einem externen Gerät, und
erzeugt ein Bestimmungssignal refz basierend auf der Bestimmung.
Das Bestimmungssignal refz wird dem Reihenadressengenerator 28 bereitgestellt.
-
Der
Reihenadressengenerator 28 erzeugt ein Basissignal rasz
des Wortleitungsauswahlsignals basierend auf dem Bestimmungssignal
refz und dem Aktivierungspulssignal actpz. Wenn die Auffrischsteuerung 27 eine
interne Auffrischanforderung auswählt, wird die Wortleitung,
die der Auffrischadresse entspricht, basierend auf dem Basissignal
rasz aktiviert. Wenn die externe Zugriffsanforderung ausgewählt wird,
wird die Wortleitung, die dem externen Adresssignal Add entspricht,
basierend auf dem Basissignal rasz aktiviert. Die Auffrischadresse
wird durch einen Adresszähler
(nicht gezeigt) erzeugt.
-
Der
Betrieb des DRAM 100 wird nun diskutiert werden.
[Wenn
auf eine externe Zugriffsanforderung geantwortet wird]
-
2 ist
eine Wellenformgrafik die erfasst wird, wenn auf eine Zugriffsanforderung
von einem externen Gerät
geantwortet wird.
-
Wenn
das Chipfreigabesignal /CE1 niedrig wird, werden die Erkennungssignale
oerex, werex, cerex der jeweiligen Übergangsdetektoren 17, 18, 19 ausgegeben.
Dann erzeugt der ATDS Generator 25 das Aktivierungssignal
atdpz. Das Haupt signal mpealz wird basierend auf dem Aktivierungssignal atdpz
erzeugt, und das Aktivierungspulssignal actpz wird basierend auf
dem Hauptsignal mpealz erzeugt.
-
Wenn
auf eine externe Zugriffsanforderung geantwortet wird, ist das Selbst-Auffrischanforderungssignal
srtz niedrig. Somit bleibt das Bestimmungssignal refz unverändert (niedriger
Level). Der Aktivierungspulssignalgenerator 21 erzeugt
das Aktivierungspulssignal actpz und das Schreibsignal wrtz oder
das Lesesignal redz basierend auf dem Hauptsignal mpealz von dem
externen Aktivlatchgenerator 26 und den Steuersignalen
wrz, rdz von dem Steuerungsdecoder 20. Das Schreibsignal
wrtz indiziert den Schreibmodus, und das Lesesignal redz indiziert den
Lesemodus. Der Level der Steuersignale (/WE, /OE) bestimmt, welches
von dem Schreibsignal wrtz und dem Lesesignal redz erzeugt werden
soll.
-
Der
Reihenadressengenerator 28 erzeugt das Basissignal rasz,
welches die Wortleitungen auswählt,
basierend auf dem Aktivierungspulssignal actpz. Da die Schaltung,
die auf das Basissignal rasz antwortet, keine Auffrischanforderung
besitzt, wird die Wortleitung ausgewählt, die dem externen Adresssignal
Add entspricht.
[Wenn eine Auffrischanforderung ausgewählt wird]
-
3 ist
eine Wellenformgrafik die erfasst wird, wenn die Auffrischanforderung
und die externe Zugriffsanforderung einander überlappen und die Auffrischanforderung
ausgewählt
wird.
-
Wenn
die Auffrischanforderung ausgewählt wird,
vergleicht die Auffrischsteuerung 27 das Aktivierungssignal
atdpz und das interne Auffrischanforderungssignal srtz. Wenn das
Auffrischanforderungssignal srtz früher ist als das Aktivierungssignal
atdpz, gibt die Auffrischsteuerung 27 das Bestimmungssignal
refz bei einem hohen Level aus. Somit behandelt der Reihenadressengenerator 28 die
interne Auffrischanforderung vorrangig und erzeugt das Basissignal rasz,
um die Wortleitung zu aktivieren, die der internen Auffrischadresse
entspricht.
-
Dann,
wenn der Auffrischvorgang abgeschlossen ist, erzeugt der Reihenadressengenerator 28 das
Basissignal rasz basierend auf dem Aktivierungspulssignal actpz.
Das aktiviert die Wortleitung, die dem externen Adresssignal Add
entspricht.
-
Dementsprechend
erzeugt, wenn der interne Auffrischvorgang vorrangig behandelt wird,
die Auffrischsteuerung 27 das Basissignal rasz, welches
die Wortleitung aktiviert, die in Übereinstimmung mit dem externen
Adresssignal Add ausgewählt
wird.
[Wenn die externe Zugriffsanforderung ausgewählt wird]
-
4 ist
eine Wellenformgrafik die erfasst wird, wenn sich die Auffrischanforderung
und die externe Zugriffsanforderung einander überlappen und die externe Zugriffsanforderung
ausgewählt
wird.
-
Wenn
die Auffrischsteuerung 27 bestimmt, dass das Auffrischanforderungssignal
srtz von dem Aktivierungssignal atdpz verzögert wird, gibt die Auffrischsteuerung 27 das
Bestimmungssignal refz bei einem niedrigen Level aus. Somit behandelt
der Reihenadressengenerator 28 die externe Zugriffsanforderung
vorrangig und erzeugt das Basissignal rasz, um die Wortleitung zu
aktivieren, die dem externen Adresssignal Add entspricht.
-
Dann,
wenn der externe Zugriffsvorgang abgeschlossen ist, erzeugt der
Reihenadressengenerator 28 das Basissignal rasz basierend
auf dem Auffrischanforderungssignal srtz. Dies aktiviert die Wortleitung,
die der internen Auffrischadresse entspricht.
-
Auf
diese Art und Weise behandelt ein Speicher (DRAM), der automatisch
einen Auffrischvorgang in einem Gerät durchführt, grundsätzlich den internen Auffrischvorgang
vorrangig, um die Information einer Speicherzelle zu hal ten, wenn
sich die interne Auffrischanforderung und die Zugriffsanforderung von
dem externen Gerät
einander überlappen.
Dies ist so, da das interne Auffrischanforderungstiming (Auffrischintervall)
durch die Speicherhaltekapazität (Datenhaltezeit)
der Speicherzelle bestimmt wird.
-
Dementsprechend
ist, wenn sich die interne Auffrischanforderung und die Zugriffsanforderung von
dem externen Gerät
einander überlappen,
die Antwortzeit des Geräts
relativ zu der externen Zugriffsanforderung die Summe der normalen
Zeit die für
das externe Gerät
erforderlich ist, um einen Zugriffsvorgang durchzuführen, und
der Zeit die erforderlich ist, um den internen Auffrischvorgang
durchzuführen.
Dementsprechend ist die Zeit, die durch das Gerät benötigt wird, um auf die externe
Zugriffsanforderung zu antworten, ungefähr doppelt so lang als wenn
sich die externe Zugriffsanforderung und die interne Auffrischanforderung
nicht einander überlappen.
Die Zunahme der Antwortzeit macht es schwierig, die Geschwindigkeit
des Geräts
zu erhöhen.
-
EP 0715311 offenbart eine
Halbleiterspeichervorrichtung, in der eine Zugriffssteuerschaltung steuerbar
zwischen einem Signal zum Auffrischen jeder dynamischen Einheit
und einem Signal zum externen Zugriff gemäß Auffrisch- und Zugriffstimings umschaltet.
-
Es
ist ein Ziel der vorliegenden Erfindung, eine Steuerschaltung bereitzustellen,
welche die Geschwindigkeit eines Geräts erhöht, um auf eine Steueranforderung
von einem externen Gerät
zu antworten, wenn eine interne Steueranforderung des Geräts die externe
Steueranforderung überlappt,
und ein Halbleitergerät
bereitzustellen, umfassend solch eine Steuerschaltung.
-
Um
das obige Ziel zu erreichen, stellt die vorliegende Erfindung eine
Steuerschaltung gemäß Anspruch
1 und ein Halbleiterspeichergerät
gemäß Anspruch
6 bereit.
-
Andere
Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden
Beschreibung deutlich werden, die zusammen mit den beigefügten Zeichnungen
gelesen werden soll, welche beispielhaft die Prinzipien der Erfindung
illustrieren.
-
Die
Erfindung sowie bevorzugte Ziele und Vorteile davon können am
besten durch Bezugnahme auf die folgende Beschreibung der bestimmten, als
Beispiel dienenden Ausführungsbeispiele
zusammen mit den beigefügten
Zeichnungen verstanden werden, in denen:
-
1 ein
schematisches Blockschaltbild ist, welches ein Halbleiterspeichergerät des Standes
der Technik zeigt;
-
2 eine
Zeitwellenformgrafik ist, welche den Betrieb des Halbleiterspeichergeräts der 1 zeigt;
-
3 eine
Zeitwellenformgrafik ist, welche den Betrieb des Halbleiterspeichergeräts der 1 zeigt;
-
4 eine
Zeitwellenformgrafik ist, welche den Betrieb des Halbleiterspeichergeräts der 1 zeigt;
-
5 ein
schematisches Blockschaltbild einer Steuerung gemäß einer
ersten Anordnung in einem ersten Ausführungsbeispiel der vorliegenden Erfindung
ist;
-
6 ein
schematisches Blockschaltbild eines Halbleiterspeichergeräts gemäß einer
zweiten Anordnung ist, welche kein Ausführungsbeispiel der vorliegenden
Erfindung ist, sondern nur zur Information gezeigt ist;
-
7 ein
Schaltplan eines Eingabepuffers ist, der in dem Gerät der 6 verwendet
wird;
-
8 ein
schematischer Schaltplan eines Filters ist, das in dem Gerät der 6 verwendet wird;
-
9 ein
schematischer Schaltplan eines weiteren Filters ist, das in dem
Gerät der 6 verwendet
wird;
-
10 ein
schematischer Schaltplan eines Übergangsdetektors
ist, der in dem Gerät
der 6 verwendet wird;
-
11 ein
schematischer Schaltplan eines Steuerungsdecoders ist, der in dem
Gerät der 6 verwendet
wird;
-
12 ein
schematischer Schaltplan eines Übergangserkennungssignalgenerators
ist, der in dem Gerät
der 6 verwendet wird;
-
13 ein
schematischer Schaltplan eines externen Aktivlatchgenerators ist,
der in dem Gerät der 6 verwendet
wird;
-
14 ein
schematischer Schaltplan eines aktiven Pulsgenerators ist, der in
dem Gerät
der 6 verwendet wird;
-
15 ein
schematischer Schaltplan einer Auffrischsteuerung ist, die in dem
Gerät der 6 verwendet
wird;
-
16 ein
schematischer Schaltplan eines Reihenadressengenerators ist, der
in dem Gerät
der 6 verwendet wird;
-
17 eine
Wellenformgrafik des Geräts
der 6 ist;
-
18 ein
schematisches Blockschaltbild einer Steuerung gemäß einer
dritten Anordnung ist, welche ein zweites Ausführungsbeispiel der vorliegenden
Erfindung bildet;
-
19 ein
schematisches Blockschaltbild eines Halbleiterspeichergeräts gemäß einer
vierten Anordnung ist, welche kein Ausführungsbeispiel der vorliegenden
Erfindung ist, sondern nur zu Informationszwecken gezeigt ist;
-
20 ein
schematischer Schaltplan eines Filters ist, das in dem Gerät der 19 verwendet wird;
und
-
21 eine
Wellenformgrafik des Geräts
der 19 ist.
-
In
den Zeichnungen werden durchweg gleiche Ziffern für gleiche
Elemente verwendet.
-
(Erstes Ausführungsbeispiel)
-
5 ist
ein schematisches Blockschaltbild einer Steuerschaltung gemäß einer
ersten Anordnung, welche ein erstes Ausführungsbeispiel der vorliegenden
Erfindung bildet. Die Steuerschaltung kommt in einem Eingabeschaltungsabschnitt 30 eines
Halbleitergeräts
zum Einsatz. Die Eingabeschaltung 30 umfasst erste und
zweite Signalverarbeitungseinheiten 31, 32, einen
Arbiter 33 und einen Hauptsignalgenerator 34.
-
Die
ersten und zweiten Signalverarbeitungseinheiten 31, 32 sind
mit dem gleichen externen Anschluss P1 verbunden und empfangen ein
Eingabesignal (erstes Steuersignal) IN über den externen Anschluss
P1. Das Eingabesignal IN ist ein externes Anforderungssignal, dass
eine interne Schaltung (nicht gezeigt) des Halbleitergeräts dazu
veranlasst, einen vorbestimmten Prozess durchzuführen.
-
Die
erste Signalverarbeitungseinheit 31 umfasst ein Filter 35 und
eine Signalverarbeitungsschaltung 36. Das Filter 35 führt einen
vorbestimmten Filterungsprozess an dem Eingabesignal IN durch, um ein
rauschfreies Signal S1 zu erzeugen, von dem Rauschkomponenten, wie
z.B. ein Störimpuls,
entfernt wurden. Das Rauschentfernungssignal S1 wird der Signalverarbeitungsschaltung 36 bereitgestellt.
-
Die
Signalverarbeitungsschaltung 36 führt einen vorbestimmten Signalprozess
an dem rauschfreien Signal S1 durch, um ein erstes Ausgabesignal (erstes
verarbeitetes Signal) S2 zu erzeugen. Das erste Ausgabesignal S2
wird einem Hauptsignalgenerator 34 bereitgestellt.
-
Die
zweite Signalverarbeitungseinheit 32 umfasst eine Signalverarbeitungsschaltung 37.
Die Signalverarbeitungsschaltung 37 führt einen vorbestimmten Signalprozess
an dem Eingabesignal durch und erzeugt ein zweites Ausgabesignal
(zweites verarbeitetes Signal) S3. Das zweite Ausgabesignal S3 wird
dem Arbiter 33 bereitgestellt. Die Struktur der Si gnalverarbeitungsschaltung 37 ist
die gleiche wie die der Signalverarbeitungsschaltung 36.
-
Der
Arbiter 33 empfängt
ein erstes Signal (zweites Steuersignal) S4 und das zweite Ausgabesignal
S3. Das erste Signal S4 ist ein internes Anforderungssignal, welches
durch den Signalgenerator erzeugt wird, um eine interne Schaltung
des Halbleitergeräts
dazu zu veranlassen, einen vorbestimmten Prozess durchzuführen. Der
Arbiter 33 bestimmt, ob das erste Signal S4 oder das zweite
Ausgabesignal S3 bevorzugt behandelt werden soll und erzeugt ein Bestimmungssignal
S5 basierend auf der Bestimmung. Das Bestimmungssignal S5 wird dem
Hauptsignalgenerator 34 bereitgestellt. Der Arbiter 33 führt beispielsweise
eine logische Operation mit dem ersten Signal S4 und dem zweiten
Ausgabesignal S3 durch, um ein Bestimmungssignal S5 zu erzeugen.
-
Der
Hauptsignalgenerator 34 empfängt das erste Ausgabesignal
S2 und das Bestimmungssignal S5, um eine logische Operation mit
den zwei Signalen S2, S5 durchzuführen, und erzeugt ein Hauptsignal
S6.
-
Die
Wellenform des ersten Ausgabesignals S2 ist im Wesentlichen die
gleiche wie die des zweiten Ausgabesignals S3. Dementsprechend wird
in dem Arbiter 33 ein Bestimmungsergebnis, ähnlich zu dem,
wenn das erste Ausgabesignal S2 verwendet wird, aus dem zweiten
Ausgabesignal S3 erhalten.
-
Da
die erste Signalverarbeitungseinheit 31 das Filter 35 umfasst,
wird das erste Ausgabesignal S2 nach dem zweiten Ausgabesignal S3
erzeugt. Dementsprechend erzeugt der Arbiter 33 das Bestimmungssignal
S5, indem das zweite Ausgabesignal S3 verwendet wird, um eine Bestimmung
früher durchzuführen als
wenn das erste Ausgabesignal S2 verwendet wird.
-
Der
Hauptsignalgenerator 34 erzeugt das Hauptsignal durch Durchführen einer
logischen Operation mit dem Bestimmungssignal S5 von dem Arbiter 33 und
dem ersten Ausgabesi gnal S2. Dementsprechend wird das Hauptsignal
S6 früher
erzeugt als wenn der Arbiter 33 eine Bestimmung durchführt, wobei
das erste Ausführungssignal
S2 verwendet wird. Somit wird die interne Schaltung des Halbleitergeräts basierend
auf dem Hauptsignal S6 schnell betrieben.
-
Der
Eingabeschaltungsabschnitt (Steuerschaltung 30) des Halbleiterspeichergeräts des ersten
Ausführungsbeispiels
hat die nachstehend beschriebenen Vorteile.
- (1)
Der Arbiter 33 des Eingabeschaltungsabschnitts 30 empfängt das
zweite Ausgabesignal S3 über
die zweite Signalverarbeitungseinheit 32, welche kein Filter
enthält.
Der Arbiter 33 bestimmt, ob das zweite Ausgabesignal S3
oder das erste Signal S4 bevorzugt behandelt werden soll, und erzeugt
das Bestimmungssignal S5 basierend auf der Bestimmung. Das Bestimmungssignal
S5 wird früher
erzeugt als wenn es basierend auf dem ersten Ausgabesignal S2 der
ersten Signalverarbeitungseinheit 31 erzeugt wird, welche ein
Filter enthält.
Der Hauptsignalgenerator 34 erzeugt das Hauptsignal S6
basierend auf dem Bestimmungssignal S5 und stellt das Hauptsignal
S6 der internen Schaltung des Halbleiterspeichergeräts bereit.
Somit wird die interne Schaltung des Halbleitergeräts früher betrieben
als wenn der Arbiter 33 eine Bestimmung basierend auf dem
ersten Ausgabesignal durchführt.
-
(Zweite Anordnung)
-
6 ist
ein Blockschaltbild, welches einen Eingabeschaltungsabschnitt eines
DRAM 40 zeigt, der mit einer Funktion zum automatischen
Durchführen
einer Auffrischung in einem Gerät
versehen ist.
-
Der
DRAM 40 empfängt
ein Ausgabefreigabesignal /OE, ein Schreibfreigabesignal /WE und
ein Chipfreigabesignal /CE1, welche Steuersignale sind. Die Signale
/OE, /WE, /CE1 werden jeweils Eingabepuffern (Eingabeanfangsstufenschaltungen) 11, 12, 13 bereitgestellt.
-
Der
erste Eingabepuffer 11 konvertiert das Eingabesignal /OE
in ein Signal, welches einen Level entsprechend der internen Spannung
des Geräts
besitzt, und stellt das levelkonvertierte Eingabesignal /OE einer
ersten Übergangserkennungseinheit
(erste Erkennungseinheit) 41a und einer zweiten Übergangserkennungseinheit
(zweite Erkennungseinheit) 41b bereit. In der gleichen
Art und Weise stellt der zweite Eingabepuffer 12 das levelkonvertierte
Eingabesignal /WE einer dritten Übergangserkennungseinheit
(erste Erkennungseinheit) 42a und einer vierten Übergangserkennungseinheit
(zweite Erkennungseinheit) 42b bereit. Der dritte Eingabepuffer 13 konvertiert
das Eingabesignal /CE1 in ein Signal clb0z, welches einen Level
entsprechend der internen Spannung des Gerätes besitzt, und stellt das
levelkonvertierte Eingabesignal clb0z einer fünften Übergangserkennungseinheit (erste
Erkennungseinheit) 43a und einer sechsten Übergangserkennungseinheit
(zweite Erkennungseinheit) 43b bereit.
-
7 ist
ein Schaltplan, der ein Beispiel des dritten Eingabepuffers zeigt.
Ein Freigabesignal enx wird von einem Eingabepuffer bereitgestellt,
welcher ein zweites Chipfreigabesignal CE2 (nicht gezeigt) von einem
externen Gerät
empfängt.
Der dritte Eingabepuffer 13 empfängt ein externes Signal (Chipfreigabesignal
/CE1), wenn das Freigabesignal enx niedrig ist. Der dritte Eingabepuffer 13 konvertiert das
Chipfreigabesignal /CE1 in einen Level, welcher der internen Spannung
entspricht, und erzeugt ein Konvertierungsfreigabesignal clb0z.
Die Konfiguration der ersten und zweiten Eingabepuffer 11, 12 ist die
gleiche wie die des dritten Eingabepuffers 13.
-
Die
erste Übergangserkennungseinheit 41a umfasst
ein erstes Anforderungssignalfilter (erstes Filter) 14 und
einen ersten Übergangsdetektor 17a. Das
erste Anforderungssignalfilter 14 entfernt Rauschkomponenten,
wie z.B. einen Störimpuls,
von dem Signal, welches von dem ersten Eingabepuffer 11 empfangen
wird, und erzeugt ein rauschfreies Signal oeb5z. Das rauschfreie
Signal oeb5z wird dem ersten Übergangsdetektor 17a und
einem Steuerungsdecoder 20 bereitgestellt. Der erste Übergangsdetektor 17a erkennt
den Übergang
des rauschfreien Signals oeb5z und erzeugt ein erstes Steuerungsübergangserkennungssignal
(erstes Erkennungssignal) oerex-a. Das erste Steuerungsübergangserkennungssignal
oerex-a wird einer ersten Signalsyntheseschaltung 44 oder
einem ersten Übergangserkennungssignalgenerator
(erster ATDGEN) 25 bereitgestellt.
-
Die
zweite Übergangserkennungseinheit 41b umfasst
einen zweiten Übergangsdetektor 17b. Der
zweite Übergangsdetektor 17b erkennt
den Übergang
eines Signals, das von dem ersten Eingabepuffer 11 bereitgestellt
wird, und erzeugt ein zweites Steuerungsübergangserkennungssignal (zweites Erkennungssignal)
oerex-r. Das zweite Steuerungsübergangserkennungssignal
oerex-r wird einem zweiten Übergangserkennungssignalgenerator
(zweiter ATDGEN oder zweite Signalsyntheseschaltung) 49 bereitgestellt.
-
Der
zweite Übergangsdetektor 17b besitzt die
gleiche Konfiguration wie der erste Übergangsdetektor 17a.
Dementsprechend ist die Wellenform des zweiten Steuerungsübergangserkennungssignals oerex-r
im Wesentlichen die gleiche wie die des ersten Steuerungsübergangserkennungssignals oerex-a,
und wird vor dem Erkennungssignal oerex-a ausgegeben.
-
Die
dritte Übergangserkennungseinheit 42a umfasst
ein zweites Anforderungssignalfilter (erstes Filter) 15 und
einen dritten Übergangsdetektor 18a. Das
zweite Anforderungssignalfilter 15 entfernt Rauschkomponenten
von dem Signal, welches von dem zweiten Eingabepuffer 12 empfangen
wird, und erzeugt ein zweites rauschfreies Signal web5z. Das zweite
rauschfreie Signal web5z wird dem dritten Übergangs detektor 18a und
dem Steuerungsdecoder 20 bereitgestellt. Der dritte Übergangsdetektor 18a erkennt
den Übergang
des zweiten rauschfreien Signals web5z und erzeugt ein drittes Steuerungsübergangserkennungssignal
(erstes Erkennungssignal) werex-a. Das dritte Steuerungsübergangserkennungssignal
werex-a wird dem ersten ATDGEN 25 bereitgestellt.
-
Die
vierte Übergangserkennungseinheit 42b umfasst
einen vierten Übergangsdetektor 18b.
Der vierte Übergangsdetektor 18b erkennt
den Übergang eines
Signals, welches von dem zweiten Eingabepuffer 12 bereitgestellt
wird, und erzeugt ein viertes Steuerungsübergangserkennungssignal (zweites
Erkennungssignal) werex-r. Das vierte Steuerungsübergangserkennungssignal werex-r
wird dem zweiten ATDGEN 49 bereitgestellt.
-
Der
vierte Übergangsdetektor 18b besitzt
die gleiche Konfiguration wie der dritte Übergangsdetektor 18a.
Dementsprechend ist die Wellenform des vierten Steuerungsübergangserkennungssignals werex-r
im Wesentlichen die gleiche wie die des dritten Steuerungsübergangserkennungssignals werex-a,
und wird vor dem Erkennungssignal werex-a ausgegeben.
-
Die
fünfte Übergangserkennungseinheit 43a umfasst
ein drittes Anforderungssignalfilter (erstes Filter) 16 und
einen fünften Übergangsdetektor 19a. Das
dritte Anforderungssignalfilter 16 entfernt Rauschkomponenten
von dem Signal, welches von einem externen Geräte empfangen wird, und erzeugt ein
drittes rauschfreies Signal clb5z. Das dritte rauschfreie Signal
clb5z wird dem fünften Übergangsdetektor 19a und
dem Steuerungsdecoder 20 bereitgestellt.
-
8 ist
ein Schaltplan, welcher ein Beispiel des dritten Anforderungssignalfilters 16 illustriert.
Die Konfiguration der ersten und zweiten Anforderungssignalfilter 14, 15 ist
die gleiche wie die des dritten Anforderungs signalfilters 16.
Die Filter 14 bis 16 können wie in 9 konfiguriert
sein.
-
10 ist
ein Schaltplan, der ein Beispiel des fünften Übergangsdetektors 19a zeigt.
Der fünfte Übergangsdetektor 19a erkennt
den Übergang
des Eingabesignals clb5z und erzeugt ein fünftes Steuerungsübergangserkennungssignal
(erstes Erkennungssignal) ctd-a. Das Erkennungssignal ctd-a wird dem
ersten ATDGEN 25 bereitgestellt. Wenn das Eingabesignal
clb5z von einem hohen Level auf einen niedrigen Level umschaltet
oder von einem niedrigen Level auf einen hohen Level umschaltet,
erzeugt der fünfte Übergangsdetektor 19a ein
einmaliges Pulserkennungssignal ctd-a. Die Konfiguration der ersten,
zweiten, dritten und vierten Übergangsdetektoren 17a, 17b, 18a, 18b ist
die gleiche wie die des fünften Übergangsdetektors 19a.
-
Die
sechste Übergangserkennungseinheit 43b umfasst
einen sechsten Übergangsdetektor 19b. Der
sechste Übergangsdetektor 19b erkennt
den Übergang
von dem Eingabesignal clb0z und erzeugt ein sechstes Steuerungsübergangserkennungssignal
(zweites Erkennungssignal) ctd-r. Das sechste Steuerungsübergangserkennungssignal
ctd-r wird dem zweiten ATDGEN 49 bereitgestellt.
-
Der
sechste Übergangsdetektor 19b besitzt die
gleiche Konfiguration wie der fünfte Übergangsdetektor 19a.
Dementsprechend ist die Wellenform des sechsten Steuerungsübergangserkennungssignals
ctd-r im Wesentlichen die gleiche wie die des fünften Steuerungsübergangserkennungssignals ctd-a
und wird vor dem Erkennungssignal ctd-a ausgegeben.
-
Ein
Eingabepuffer 22 empfängt
ein externes Adresssignal Add, welches eine Vielzahl von Bits besitzt.
Die Konfiguration des Eingabepuffers 22 ist die gleiche
wie die der ersten bis dritten Eingabepuffer 11 bis 13.
Der Eingabepuffer 22 besitzt die gleiche Konfiguration
wie die ersten bis dritten Eingabepuffer 11 bis 13.
Der Eingabepuf fer 22 konvertiert das externe Adresssignal
in einen Level, welcher der internen Spannung des Geräts entspricht,
und erzeugt ein levelkonvertiertes Signal a0z. Das levelkonvertierte
Signal a0z wird den ersten und zweiten Adressübergangserkennungseinheiten 46a, 46b bereitgestellt.
-
Die
erste Adressübergangserkennungseinheit 46a umfasst
ein Filter (zweites Filter) 23 und einen ersten Adressübergangsdetektor 24.
Die Konfiguration des Filters 23 ist die gleiche wie die
der ersten bis dritten Anforderungssignalfilter 14 bis 16.
Das Filter 23 entfernt Rauschkomponenten von den levelkonvertierten
Signalen a0z und erzeugt ein viertes rauschfreies Signal a5z. Das
vierte rauschfreie Signal a5z wird einem ersten Adressübergangsdetektor 24 bereitgestellt.
Die Konfiguration des ersten Adressübergangsdetektors 24 ist
die gleiche wie die der Übergangsdetektoren 17a, 17b-19a, 19b.
Der erste Adressübergangsdetektor 24 erkennt
den Übergang
des rauschfreien Signals a5z und erzeugt ein erstes Adresserkennungssignal
atd-a. Das Erkennungssignal atd-a wird dem ersten ATDGEN 25 bereitgestellt.
-
Die
zweite Adressübergangserkennungseinheit 46b umfasst
einen zweiten Adressübergangsdetektor 48.
Der zweite Adressübergangsdetektor 48 erkennt
den Übergang
des levelkonvertierten Signals a0z und erzeugt ein zweites Adresserkennungssignal
adt-r. Das zweite Adresserkennungssignal atd-r wird dem zweiten
ATDGEN 49 bereitgestellt.
-
Die
Konfiguration des zweiten Adressübergangsdetektors 48 ist
die gleiche wie die des ersten Adressübergangsdetektors 24.
Dementsprechend besitzt das zweite Adresserkennungssignal atd-r
die gleiche Wellenform wie das erste Adresserkennungssignal atd-a
und wird vor dem Erkennungssignal atd-a ausgegeben.
-
Die
erste Signalsyntheseschaltung 44 umfasst den ersten Übergangserkennungssignalgenerator
(ATDGEN) 25, einen externen Aktivlatchgenerator 26 und
einen Aktivierungspulssignalgenerator 21.
-
11 ist
ein Schaltplan, der ein Beispiel des Steuerungsdecoders 20 illustriert. 11 zeigt eine
Schaltung, die ein Schreibsteuersignal wrz, welches einem Schreibbefehl
entspricht, und ein Lesesteuersignal rdz, welches einem Lesebefehl
entspricht, erzeugt. Der Steuerungsdecoder 20 führt eine
logische Operation mit den Signalen oeb5z, web5z, clb5z von den
ersten bis dritten Anforderungssignalfiltern 11 bis 13 durch
und erzeugt das Schreibsteuersignal wrz und das Lesesteuersignal rdz.
-
12 illustriert
ein Beispiel eines ersten Übergangserkennungssignalgenerators 25.
Der erste Übergangserkennungssignalgenerator 25 führt eine
logische Operation mit den Erkennungssignalen oerex-a, werex-a,
ctd-a, atd-a durch und erzeugt ein erstes Aktivierungssignal atdpz-a.
Das erste Aktivierungssignal atdpz-a wird dem Latchgenerator 26 bereitgestellt.
Die Signale atd0x bis atd7x sind die unteren acht Bits des ersten
Adressübergangsdetektors 24.
-
13 ist
ein Schaltplan, der ein Beispiel des externen Aktivlatchgenerators 26 illustriert.
Der Latchgenerator 26 erzeugt ein Hauptsignal mpealz, um
das Gerät
basierend auf dem ersten Aktivierungssignal atdpz-a zu aktivieren,
und stellt das Hauptsignal mpealz dem Aktivierungspulssignalgenerator 21 bereit.
-
14 ist
ein Schaltplan, der ein Beispiel des Aktivierungspulssignalgenerators 21 illustriert. Der
Aktivierungspulssignalgenerator 21 erzeugt das Schreibsignal
wrtz, ein Lesesignal redz und ein Aktivierungspulssignal actpz.
Das Aktivierungspulssignal actpz wird einem Reihenadressengenerator 28 bereitgestellt.
-
Der
zweite Übergangserkennungssignalgenerator
(zweite Signalsyntheseschaltung) 49 führt eine logische Operation
mit den Erkennungssignalen oerex-r, werex-r, ctd-r, atd-r durch
und erzeugt ein zweites Aktivierungssignal atdpz-r. Das zweite Aktivierungssignal
atdpz-r wird der Auffrischsteuerung (Arbiter) 27 bereitgestellt.
-
Die
Konfiguration des zweiten Übergangserkennungssignalgenerators 49 ist
die gleiche wie die des ersten Übergangserkennungssignalgenerators 25.
Dementsprechend besitzen die ersten und zweiten Aktivierungssignale
atdpz-a, atdpz-r, welche von den ersten und zweiten Übergangserkennungssignalgeneratoren 25, 49 ausgegeben
werden, die gleiche Wellenform. Da das zweite Aktivierungssignal atdpz-r
nicht durch das Filter 16 passiert, wird das zweite Aktivierungssignal
atdpz-r früher
ausgegeben als das erste Aktivierungssignal atdpz-a. Das heißt, der
zweite Übergangserkennungssignalgenerator 49 führt eine
logische Operation vor dem ersten Übergangserkennungssignalgenerator 25 durch.
-
15 ist
ein Schaltplan, der ein Beispiel der Auffrischsteuerung 27 illustriert.
-
Die
Auffrischsteuerung 27 bestimmt, ob eine interne Auffrischanforderung
(Selbst-Auffrischanforderungssignal srtz) ausgewählt (bevorzugt behandelt) wird
oder eine Zugriffsanforderung (zweites Aktivierungssignal atdpz-r)
von einem externen Gerät, und
erzeugt ein Bestimmungssignal refz basierend auf der Bestimmung.
Das Bestimmungssignal refz wird dem Reihenadressengenerator 28 bereitgestellt.
-
16 illustriert
ein Beispiel des Reihenadressengenerators 28.
-
Der
Reihenadressengenerator 28 erzeugt ein Basissignal rasz
aus einem Wortleitungsauswahlsignal basierend auf dem Bestimmungssignal
refz und dem Aktivierungspulssignal actpz und stellt das Basissignal
rasz einer internen Schaltung (nicht gezeigt) und der Auffrischsteuerung 27 bereit.
Wenn die Auffrischsteuerung 27 eine interne Auffrischanforderung
auswählt,
wird die Wortleitung, welche der Auffrischadresse entspricht, die
durch einen Adresszähler
(nicht gezeigt) erzeugt wird, basierend auf dem Basissignal rasz
aktiviert. Wenn die externe Zugriffsanforderung ausgewählt wird,
wird die Wortleitung, welche dem externen Adresssignal Add entspricht,
aktiviert.
-
Der
Reihenadressengenerator 28 erzeugt ein Signal icsx und
stellt das Signal icsx der Auffrischsteuerung 27 bereit.
Ein Signal sprx, welches in 16 gezeigt
ist, wird bereitgestellt, um ein Flip-Flop zurückzusetzen, das durch eine
NAND Schaltung gebildet wird, nachdem eine bestimmte zeit von dem
Zeitpunkt an abläuft,
wenn das Basissignal rasz ausgegeben wird.
-
In
der zweiten Anordnung (welche kein Ausführungsbeispiel ist), wird das
zweite Aktivierungssignal atdpz-r vor dem ersten Aktivierungssignal
atdpz-a ausgegeben. Somit liefert die Auffrischsteuerung 27 eine
Bestimmung früher
als im Stand der Technik und erzeugt schnell das Bestimmungssignal refz.
Dementsprechend wird das Basissignal rasz früher als im Stand der Technik
erzeugt. Somit wird die Wortleitung, welche der Auffrischadresse
oder dem externen Adresssignal Add entspricht, früher aktiviert
als im Stand der Technik und die externe Zugriffszeit wird verkürzt.
-
Der
Betrieb des DRAM 40 wird nun in Bezug auf 17 diskutiert
werden. 17 ist eine Wellenformgrafik
die erfasst wird, wenn eine Auffrischanforderung eine Anforderung
von einem externen Gerät überlappt
und die Auffrischanforderung ausgewählt wird.
-
Wenn
das Chipfreigabesignal /CE1 niedrig wird, geben die ersten, dritten
und fünften Übergangserkennungseinheiten 41a, 42a, 43a jeweils
Erkennungssignale oerex-a, werex-a,
ctd-a aus. Des Weiteren geben die zweiten, vierten und sechsten Übergangserkennungseinheiten 41b, 42b, 43b jeweils
Erkennungssignale oerex-r, werex-r, ctd-r aus. Auf die gleiche Art
und Weise, wenn sich das Adresssignal Add ändert (z.B. wenn sich das unterste
Bit A<0> ändert), gibt die erste Adressübergangserkennungseinheit 46a das
Erkennungssignal atd-a aus und gibt die zweite Adressübergangserkennungseinheit 46b das
Erkennungssignal atd-r aus.
-
Der
erste Übergangserkennungssignalgenerator 25 führt eine
logische Operation mit den Erkennungssignalen oerex-a, werex-a,
ctd-a, atd-a durch und erzeugt das erste Aktivierungssignal atdpz-a. Der
zweite Übergangserkennungssignalgenerator 49 führt eine
logische Operation mit den Erkennungssignalen oerex-r, werex-r,
ctd-r, atd-r durch und erzeugt das zweite Aktivierungssignal atdpz-r.
-
Der
Latchgenerator 26 erzeugt das Hauptsignal mpealz, welches
das Gerät
basierend auf dem ersten Aktivierungssignal atdpz-a aktivert. Die
Auffrischsteuerung 27 vergleicht das zweite Aktivierungssignal
atdpz-r und das interne Auffrischanforderungssignal srtz. Da das
Auffrischanforderungssignal srtz früher ist als das zweite Aktivierungssignal
atdpz-r, erzeugt die Auffrischsteuerung 27 ein aktives (z.B.
mit hohem Level) Bestimmungssignal refz. Der Reihenadressengenerator 28 behandelt
die interne Auffrischanforderung bevorzugt und erzeugt das Basissignal
rasz, um die Wortleitung zu aktivieren, welche der internen Auffrischadresse
entspricht.
-
Das
zweite Aktivierungssignal atdpz-r ist früher als das erste Aktivierungssignal
atdpz-a (das Aktivierungssignal atdpz im Beispiel des Standes der Technik).
Dementsprechend wird das Bestimmungssignal refz früher aktiv
als im Beispiel des Standes der Technik. Somit wird, selbst wenn
die interne Auffrischanforderung zur selben Zeit wie im Beispiel
des Standes der Technik erzeugt wird, der Auffrischvorgang, der
in Antwort auf die interne Auffrischanforderung durchgeführt wird,
früher
gestartet als im Stand der Technik.
-
Wenn
der Auffrischvorgang abgeschlossen ist, erzeugt der Reihenadressgenerator 28 das
Basissignal rasz basierend auf dem Aktivierungspulssignal actpz.
Die Wortleitung, die dem externen Adresssignal Add entspricht, wird
basierend auf dem Basissignal rasz aktiviert.
-
Der
interne Auffrischvorgang wird früher
als im Stand der Technik gestartet und abgeschlossen. Somit wird
das Basissignal rasz basierend auf dem Aktivierungspulssignal actpz
früher
als im Stand der Technik erzeugt. Dementsprechend ist die Zeit,
die für
den externen Zugriff erforderlich ist, kürzer als im Stand der Technik.
-
Der
DRAM der zweiten Anordnung besitzt den nachfolgend beschriebenen
Vorteil.
-
Das
zweite Aktivierungssignal atdpz-r, welches der Auffrischsteuerung
(Arbiter) 27 bereitgestellt wird, wird basierend auf den
Erkennungssignalen oerex-r, werex-r, ctd-r, atd-r erzeugt, ohne gefiltert zu
werden. Die Auffrischsteuerung 27 vergleicht das zweite
Aktivierungssignal atdpz-r und das Auffrischanforderungssignal srtz,
um das Bestimmungssignal refz zu erzeugen. Der Reihenadressengenerator 28 erzeugt
das Basissignal rasz, um eine Wortleitung basierend auf dem Bestimmungssignal
refz zu aktivieren. Somit wird, im Vergleich dazu, wenn ein gefiltertes
Erkennungssignal verwendet wird, das Basissignal rasz früher erzeugt
und die interne Auffrischung wird früher gestartet. Demzufolge wird
der externe Zugriff früher
gestartet und die Zeit, die für
einen externen Zugriff erforderlich ist, wird verkürzt.
-
(Zweites Ausführungsbeispiel)
-
18 ist
ein schematisches Blockschaltbild, welches eine Steuerschaltung
gemäß einer
dritten Anordnung illustriert, die das zweite Ausführungsbeispiel
der vorliegenden Erfindung bildet. Die Steuerschaltung des zweiten
Ausführungsbeispiels kommt
in einem Eingabeschaltungsabschnitt 50 eines Halbleiterspeichergeräts zum Einsatz.
-
Der
Eingabeschaltungsabschnitt 50 umfasst erste und zweite
Signalverarbeitungseinheiten 51, 52, einen Arbiter 33,
einen Hauptsignalgenerator 34 und eine variable Filtereinheit 53.
-
Die
ersten und zweiten Signalverarbeitungseinheiten 51, 52 werden
mit dem gleichen externen Anschluss P1 verbunden und empfangen ein
Eingabesignal IN über
den externen Anschluss P1. Das Eingabesignal IN ist ein externes
Anforderungssignal zum Durchführen
eines vorbestimmten Prozesses in einer internen Schaltung des Halbleiterspeichergeräts.
-
Die
erste Signalverarbeitungseinheit 51 umfasst ein Filter 54 und
eine erste Signalverarbeitungsschaltung 57. Das Filter 54 führt einen
vorbestimmten Filterungsprozess an dem Eingabesignal IN durch und
erzeugt ein rauschfreies Signal S11, von dem Rauschkomponenten,
wie z.B. ein Störimpuls,
entfernt wurden.
-
Die
zweite Signalverarbeitungseinheit 52 umfasst nur eine zweite
Signalverarbeitungsschaltung 58. Die Signalverarbeitungsschaltung 58 erzeugt
ein zweites verarbeitetes Signal S12 basierend auf dem Eingabesignal
IN und stellt das zweite verarbeitete Signal S12 dem Arbiter 33 bereit.
Die Konfiguration der zweiten Signalverarbeitungsschaltung 58 ist
die gleiche wie die der ersten Signalverarbeitungsschaltung 57.
-
Der
Arbiter 33 empfängt
das erste Signal S4 und das zweite verarbeitete Signal S12. Das
erste Signal S4 ist ein internes Anforderungssignal, welches durch
einen vorbestimmten Signalgenerator erzeugt wird, um eine interne
Schaltung des Halbleitergeräts dazu
zu veranlassen, einen vorbestimmten Prozess durchzuführen. Der
Arbiter 33 bestimmt, ob das erste Signal S4 oder das zweite
verarbeitete Signal S12 bevorzugt behandelt wird und stellt ein
Bestimmungssignal S13, welches auf der Bestimmung basiert, dem Hauptsignalgenerator 34 bereit.
Beispielsweise führt
der Arbiter 33 eine logische Operation mit dem ersten Signal
S4 und dem zweiten verarbeiteten Signal S12 durch, um ein Bestimmungssignal
S13 zu erzeugen.
-
Der
Hauptsignalgenerator 34 empfängt das erste verarbeitete
Signal S11 und das Bestimmungssignal S13, führt eine logische Operation
mit den zwei Signalen S11, S13 durch und erzeugt ein Hauptsignal
S14 basierend auf dem logischen Operationsergebnis.
-
Die
variable Filtereinheit 53 umfasst eine Festlegungsschaltung 55 und
mindestens ein Register 56. Die variable Filtereinheit 53 erzeugt
ein Einstellsignal S15, welches das Eingabesignal IN verzögert, und
stellt das Einstellsignal S15 dem Filter 54 bereit.
-
Die
Festlegungsschaltung 55 legt Daten, welche das Einstellsignal
S15 erzeugen, in dem Register 56 fest. Die Festlegungsschaltung 55 legt
Daten in dem Register 56 basierend auf einem Steuersignal
fest, welches über
den externen Anschluss P2 empfangen wird. Das Einstellsignal S15,
welches den Daten entspricht, die im Register 56 festgelegt werden,
wird dem Filter 54 bereitgestellt.
-
Die
Wellenform des zweiten verarbeiteten Signals S12 ist im Wesentlichen
die gleiche wie die des ersten verarbeiteten Signals S11. Dementsprechend erhält der Arbiter 33 die
gleichen Bestimmungsergebnisse als wie wenn das erste verarbeitete
Signal S11 verwendet wird. Jedoch wird das erste verarbeitete Signal
S11 von dem zweiten verarbeiteten Signal S12 verzögert, da
die erste Signalverarbeitungseinheit 51 das Filter 54 umfasst.
Dementsprechend erzeugt der Arbiter 33 das Bestimmungssignal
S13 früher
als wenn das erste verarbeitete Signal S11 verwendet wird.
-
Somit
wird auch das Hauptsignal S14 früher erzeugt
als wenn das erste verarbeitete Signal S11 in dem Arbiter 33 verwendet
wird. Demzufolge arbeitet die interne Schaltung des Halbleitergeräts früher als wenn
eine Bestimmung basierend auf dem ersten verarbeiteten Signal S11
gemacht wird.
-
Die
Verzögerung
des ersten verarbeiteten Signals S11 von dem zweiten verarbeiteten
Signal S12 wird durch den Filterwert des Filters 54 bestimmt.
In einem System, mit welchem das Halbleitergerät tatsächlich verbunden ist, werden
Filtereinstelldaten einer variablen Filtereinheit 53 bereitgestellt,
so dass der Filterwert entsprechend der Rauschkomponenten des Eingabesignals
IN eingestellt wird. Dies betreibt die interne Schaltung des Halbleitergeräts in einer
optimalen Zeit, die mit dem System des Benutzers übereinstimmt.
-
Der
Eingabeschaltungsabschnitt (Steuerschaltung) 50 des Halbleitergeräts in dem
zweiten Ausführungsbeispiel
hat die nachfolgend beschriebenen Vorteile.
- (1)
Der Filterwert des Filters 54 ist einstellbar. Somit wird
durch Einstellen des Filterwerts entsprechend dem Rauschen einer
Systemplatine des Benutzers die Zeit für eine interne Schaltung, um in
Antwort auf das Eingabesignal IN zu arbeiten, optimiert.
- (2) Der Eingabeschaltungsabschnitt 50 umfasst eine
variable Filtereinheit 53, welche den Filterwert des Filters 54 einstellt.
Somit kann ein Benutzer den Filterwert leicht entsprechend der Systemplatine ändern.
-
(Vierte Anordnung)
-
19 ist
ein Blockschaltbild, das einen Eingabeschaltungsabschnitt eines
DRAM 60 illustriert, der mit einer Funktion versehen ist,
die automatisch eine Auffrischung in einem Gerät durchführt. 19 zeigt
einen Eingabeschaltungsabschnitt für das Chipfreigabesignal /CE1
in einem DRAM 60.
-
Der
Eingabepuffer 13 des DRAM 60 empfängt das
Chipfreigabesignal /CE1 und erzeugt ein Pufferausgabesignal clb0z
basierend auf dem Signal /CE1. Das Pufferausgabesi gnal clb0z wird
einer ersten Übergangserkennungseinheit
(erste Erkennungseinheit) 61 und einer zweiten Übergangserkennungseinheit
(zweite Erkennungseinheit) 62 bereitgestellt.
-
Die
erste Übergangserkennungseinheit 61 umfasst
ein Filter 63 und einen Übergangsdetektor 19a.
Das Filter 63 empfängt
Einstellsignale pos, neg von einem Modusregister (variable Filtereinheit) 64 und ändert den
Filterwert basierend auf den Einstellsignalen pos, neg.
-
Das
Modusregister 64 empfängt
einen externen Befehl von dem Steuerungsdecoder 20 und
das interne Adresssignal a5z (6), welches
auf dem externen Adresssignal Add basiert. Der Steuerungsdecoder 20 decodiert
ein Steuersignal, welches von einem externen Gerät empfangen wird, und erzeugt einen
Modusregisterfestlegungsbefehl. Der Modusregisterfestlegungsbefehl
wird dem Modusregister 64 bereitgestellt. Das Modusregister 64 speichert
Daten, welche auf dem internen Adresssignal a5z basieren, als Filterwerteinstelldaten
in Antwort auf den Modusregisterfestlegungsbefehl. Das Modusregister 64 erzeugt
Einstellsignale pos, neg basierend auf den gespeicherten Filterwerteinstelldaten.
-
Das
Filter 63 entfernt Rauschkomponenten des Pufferausgabesignals
clb0z mit dem Filterwert, der den Einstellsignalen pos, neg entspricht,
und erzeugt ein rauschfreies Signal clbfz. Das rauschfreie Signal
clbfz wird dem Steuerungsdecoder 20 und dem Übergangsdetektor 19a bereitgestellt.
Der Übergangsdetektor 19a erkennt
den Übergang
des rauschfreien Signals clbfz und erzeugt das Erkennungssignal
ctd-a.
-
Die
zweite Übergangserkennungseinheit 62 umfasst
einen Übergangsdetektor 19b.
Der Übergangsdetektor 19b erkennt
den Übergang
des Pufferausgabesignals c1b0z und erzeugt ein Erkennungssignal
ctd-r. Der Unterschied zwischen dem Ausgabetiming des Erkennungssignals
ctd-r und dem Ausgabetiming des Erkennungssignals ctd-a der ersten Übergangserkennungseinheit 61 entspricht
dem Filterwert des Filters 63.
-
Gemäß dem Zustand
der Systemplatine, mit welcher der DRAM 60 verbunden ist,
wird ein Modusregisterfestlegungsbefehl während der Anfangseinstellung
der Systemplatine ausgegeben, und die Filtereinstelldaten werden
in dem Modusregister 64 gespeichert. Der Filterwert des
Filters 63 wird gemäß den Daten
eingestellt.
-
Der
DRAM 60 bestimmt, ob ein Befehl eine interne Auffrischanforderung
ist oder eine Zugriffsanforderung von einem externen Gerät. Der DRAM 60 verkürzt die
Zeit, die für
den externen Zugriff erforderlich ist, wenn die interne Auffrischanforderung
und die externe Zugriffsanforderung überlappen. Ferner wird, durch
Einstellen des Filterwerts des Filters 63 gemäß der Systemplatine,
die interne Schaltung des DRAM 60 in einer Zeit betrieben,
die optimal ist für das
System des Benutzers.
-
20 ist
ein Schaltplan, der ein Beispiel des Filters 63 illustriert.
Das Filter 63 umfasst erste und zweite Verzögerungsschaltungen 71, 72,
eine Latchschaltung 73, erste bis dritte Inverter 74 bis 76 und
erste bis dritte NAND Schaltungen 77 bis 79.
-
Die
ersten und zweite Verzögerungsschaltungen 71, 72 empfangen
das Eingabesignal clb0z. Die erste Verzögerungsschaltung 71 verzögert die hintere
Flanke des Eingabesignals clb0z und erzeugt ein erstes Verzögerungssignal
nfd. Die zweite Verzögerungsschaltung 72 verzögert die
vordere Flanke des Eingabesignals clb0z und erzeugt ein zweites Verzögerungssignal
nrd.
-
Das
Eingabesignal clb0z wird einer ersten NOR Schaltung 81 der
ersten Verzögerungsschaltung 71 und
einer Verzögerungsschaltung 82 bereitgestellt.
Die Verzögerungsschaltung 82 umfasst
eine gerade Anzahl (im vierten Ausfüh rungsbeispiel vier) hintereinander
geschalteter Invertern 83 bis 86.
-
Das
Ausgabesignal der Verzögerungsschaltung 82 wird
einem Inverter 87 bereitgestellt und das Ausgabesignal
des Inverters 87 wird einem ersten Eingabeanschluss einer
zweiten NOR Schaltung 88 bereitgestellt. Ein zweiter Eingabeanschluss
der zweiten NOR Schaltung 88 wird mit dem Einstellsignal
pos über
eine Inverterschaltung 89 versehen. Dementsprechend gibt
die Verzögerungsschaltung 82 das
verzögerte
Eingabesignal clb0z aus, wenn das Einstellsignal pos hoch ist und
erzeugt ein Ausgabesignal bei einem niedrigen Level, wenn das Einstellsignal
pos niedrig ist. Das Ausgabesignal der zweiten NOR Schaltung 88 wird
einem zweiten Eingabeanschluss der ersten NOR Schaltung 81 bereitgestellt.
Das Ausgabesignal eines bestimmten Inverters (in der vierten Anordnung
der zweite Inverter 84) in der Verzögerungsschaltung 82 wird
einem Inverter 90 bereitgestellt. Das Ausgabesignal des
Inverters 90 wird einem ersten Eingabeanschluss einer dritten NOR
Schaltung 91 bereitgestellt. Ein zweiter Eingabeanschluss
der dritten NOR Schaltung 91 wird mit dem Einstellsignal
pos versehen. Dementsprechend erzeugt, wenn das Einstellsignal pos
niedrig ist, die dritte NOR Schaltung 91 ein Signal durch
Verzögern des
Eingabesignals clb0z mit den zwei Invertern 83, 84 der
Verzögerungsschaltung 82.
Wenn das Einstellsignal pos hoch ist, erzeugt die dritte NOR Schaltung 91 ein
Signal bei einem niedrigen Level. Das Ausgabesignal der dritten
NOR Schaltung 91 wird einem dritten Eingabeanschluss der
ersten NOR Schaltung 81 bereitgestellt.
-
Dementsprechend
führt,
wenn das Einstellsignal pos niedrig ist, die erste NOR Schaltung 81 eine logische
Operation mit dem Eingabesignal clb0z und dem Ausgabesignal der
dritten NOR Schaltung 91 durch. Wenn das Einstellsignal
pos hoch ist, führt
die erste NOR Schaltung 81 eine logi sche Operation mit dem
Eingabesignal clb0z und dem Ausgabesignal der zweiten NOR Schaltung 88 durch.
Mit anderen Worten erzeugt die erste NOR Schaltung 81 basierend
auf dem Level des Einstellsignals pos ein Signal durch Verzögern des
Eingabesignals clb0z um eine vorbestimmte Zeit (erster Filterwert)
oder erzeugt ein Signal durch Verzögern des Eingabesignals clb0z
um eine Zeit, die zwei Invertern (zweiter Filterwert) von dem ersten
Filterwert entspricht.
-
Das
Ausgabesignal der ersten NOR Schaltung 81 wird direkt einem
ersten Eingabeanschluss einer vierten NOR Schaltung 93 über einen
Inverter 92 bereitgestellt. Das Ausgabesignal der ersten
NOR Schaltung 81 wird auch einem zweiten Eingabeanschluss
der vierten NOR Schaltung 93 über eine Verzögerungsschaltung 94 bereitgestellt,
welche eine ungerade Anzahl hintereinander geschalteter Inverter
umfasst. Die vierte NOR Schaltung 93 erzeugt das erste
Verzögerungssignal
nfd basierend auf dem bereitgestellten Signal.
-
Das
Eingabesignal clb0z wird einem Inverter 101 der zweiten
Verzögerungsschaltung 72 bereitgestellt.
Das Eingabesignal clb0z, welches durch den Inverter 101 invertiert
wird, wird einem ersten Eingabeanschluss einer ersten NOR Schaltung 102 und
einem ersten Eingabeanschluss einer Verzögerungsschaltung 103 bereitgestellt.
Die Verzögerungsschaltung 103 umfasst
eine gerade Anzahl (in der vierten Anordnung vier) von Invertern 104 bis 107.
-
Das
Ausgabesignal der Verzögerungsschaltung 103 wird
einem Inverter 108 bereitgestellt. Das Ausgabesignal des
Inverters 108 wird einem ersten Eingabeanschluss einer
zweiten NOR Schaltung 109 bereitgestellt. Das Einstellsignal
pos wird dem zweiten Eingabeanschluss der zweiten NOR Schaltung 109 über einen
Inverter 110 bereitgestellt. Dementsprechend gibt, wenn
das Einstellsignal pos hoch ist, die zweite NOR Schaltung 109 das
Eingabesignal clb0z aus, welche durch die Verzögerungsschaltung 103 verzögert wird, und
erzeugt ein Ausgabesignal bei einem niedrigen Level, wenn das Einstellsignal pos
niedrig ist. Das Ausgabesignal der zweiten NOR Schaltung 109 wird
einem zweiten Eingabeanschluss der ersten NOR Schaltung 102 bereitgestellt.
-
Das
Ausgabesignal eines bestimmten Inverters (in der vierten Anordnung
der zweite Inverter 105) in der Verzögerungsschaltung 103 wird
einem ersten Eingabenanschluss einer dritten NOR Schaltung 112 über einen
Inverter 111 bereitgestellt. Ein zweiter Eingabeanschluss
der dritten NOR Schaltung 112 wird mit dem Einstellsignal
pos versehen. Dementsprechend erzeugt, wenn das Einstellsignal pos niedrig
ist, die dritte NOR Schaltung 112 ein Signal durch Verzögern des
Eingabesignals clb0z mit den zwei Invertern 104, 105 der
Verzögerungsschaltung 103.
Wenn das Einstellsignal pos hoch ist, erzeugt die dritte NOR Schaltung 112 ein
Signal bei einem niedrigen Level. Das Ausgabesignal der dritten
NOR Schaltung 112 wird einem dritten Eingabeanschluss der
ersten NOR Schaltung 102 bereitgestellt.
-
Dementsprechend
führt,
wenn das Einstellsignal pos hoch ist, die erste NOR Schaltung 102 eine logische
Operation mit dem Eingabesignal clb0z und dem Ausgabesignal der
zweiten NOR Schaltung 109 durch. Wenn das Einstellsignal
pos hoch ist, führt
die erste NOR Schaltung 102 eine logische Operation mit
dem Eingabesignal clb0z und dem Ausgabesignal der dritten NOR Schaltung 112 durch.
Mit anderen Worten erzeugt, basierend auf dem Level des Einstellsignals
pos, die erste NOR Schaltung 102 ein Signal durch Verzögern des
Eingabesignals clb0z um eine vorbestimmte Zeit (erster Filterwert)
oder erzeugt ein Signal durch Verzögern des Eingabesignals clb0z
um eine Zeit, die zwei Inverterschaltungen (zweiter Filterwert)
von dem ersten Filterwert entspricht.
-
Das
Ausgabesignal der ersten NOR Schaltung 102 wird direkt
einem ersten Ausgabeanschluss einer NAND Schaltung 114 über einen
Inverter 113 bereitgestellt. Das Ausgabesignal der ersten
NOR Schaltung 102 wird auch einem zweiten Eingabeanschluss
der NAND Schaltung 114 über
eine Verzögerungsschaltung 115 bereitgestellt,
welche eine ungerade Anzahl hintereinander geschalteter Inverter
umfasst. Das Ausgabesignal der NAND Schaltung 114 wird
einem Inverter 116 bereitgestellt, und der Inverter 116 erzeugt
das zweite Verzögerungssignal
nrd.
-
Das
erste Verzögerungssignal
nfd und das zweite Verzögerungssignal
nrd werden der Latchschaltung 73 bereitgestellt. Die Latchschaltung 73 umfasst
erste und zweite NOR Schaltungen 121, 122. Das
erste Verzögerungssignal
nfd wird einem ersten Eingabeanschluss der ersten NOR Schaltung 121 bereitgestellt,
und das zweite Verzögerungssignal
nrd wird einem ersten Eingabeanschluss der zweiten NOR Schaltung 122 bereitgestellt.
Das Ausgabesignal der zweiten NOR Schaltung 122 wird einem
zweiten Eingabeanschluss der ersten NOR Schaltung 121 bereitgestellt.
Das Ausgabesignal der ersten NOR Schaltung 121 wird einem
zweiten Eingabeanschluss der zweiten NOR Schaltung 122 bereitgestellt.
Ein dritter Eingabeanschluss der zweiten NOR Schaltung 122 wird
mit einem Steuersignal sttz versehen. Das Steuersignal sttz ist
ein Pulssignal, welches durch eine Erkennungsschaltung (nicht gezeigt)
erzeugt wird, wenn der DRAM mit Energie versorgt (aktiviert) wird.
-
Das
Ausgabesignal der ersten NOR Schaltung 121 wird einem ersten
Eingabeanschluss der ersten NAND Schaltung 77 bereitgestellt.
Das Einstellsignal neg wird einem zweiten Eingabeanschluss der ersten
NAND Schaltung 77 über
den Inverter 74 bereitgestellt. Des Weiteren wird das Einstellsignal neg
einem ersten Eingabeanschluss der zweiten NAND Schaltung 78 bereitgestellt.
Das Eingabesignal clb0z wird einem zweiten Eingabeanschluss der zweiten
NAND Schaltung 78 bereitgestellt. Das Ausgabesignal der
ersten und zweiten NAND Schaltungen 77, 78 wird
der dritten NAND Schaltung 79 bereitgestellt. Das Ausgabesignal
der dritten NAND Schaltung 79 wird dem Inverter 76 über den
Inverter 75 bereitgestellt. Der Inverter 76 erzeugt
das Signal clb0z basierend auf dem Ausgabesignal der dritten NAND
Schaltung 79.
-
Die
erste NAND Schaltung 77 erzeugt ein Signal bei einem hohen
Level, wenn das Einstellsignal neg hoch ist. Wenn das Einstellsignal
neg niedrig ist, fixiert (engl. to latch) die erste NAND Schaltung 77 die
ersten und zweiten Verzögerungssignale
nfd, nrd, invertiert die fixierten ersten und zweiten Verzögerungssignale
nfd, nrd, und gibt die invertierten ersten und zweiten Verzögerungssignale
nfd, nrd aus.
-
Die
zweite NAND Schaltung 78 erzeugt ein Signal durch Invertieren
des Eingabesignals clb0z, wenn das Einstellsignal neg hoch ist und
erzeugt ein Signal bei einem hohen Level, wenn das Einstellsignal
neg niedrig ist.
-
Dementsprechend
erzeugt, wenn das Einstellsignal neg hoch ist, das Filter 63 das
Signal clbfz aus dem Eingabesignal clb0z durch die zweiten und dritten
NAND Schaltungen 78, 79 und die Inverterschaltungen 75, 76.
Wie in 21 gezeigt, wenn das Einstellsignal
neg niedrig ist, erzeugt das Filter 63 das Signal clbfz,
von dem Rauschkomponenten durch die Verzögerung entfernt wurden, die
durch den ersten oder zweiten Filterwert gemäß dem Einstellsignal pos erzeugt
wird.
-
Der
DRAM (Halbleiterspeichergerät) 60 der vierten
Anordnung besitzt den nachfolgend beschriebenen Vorteil.
-
Das
Modusregister (variable Filtereinheit) 64 des DRAM 60 speichert
Daten zum Festlegen des Filterwerts des Filters 63 gemäß einem
externen Befehl. Somit kann der Filterwert mit einer einfachen Sequenz
gemäß der Systemplatine
festgelegt werden.
-
Es
sollte für
einen Fachmann ersichtlich sein, dass die vorliegende Erfindung
in vielen anderen spezifischen Formen ausgeführt werden kann, ohne vom Schutzbereich
der Erfindung, wie er durch die Ansprüche definiert wird, abzuweichen.
Insbesondere sollte verstanden werden, dass die vorliegende Erfindung
in den folgenden Formen ausgeführt
werden kann.
-
In
den ersten und zweiten Ausführungsbeispielen
kann der Hauptsignalgenerator 34 die zweiten Ausgabesignale
S3, S12 von den zweiten Signalverarbeitungseinheiten 32, 52 empfangen
und die Hauptsignale S6, S14 aus den ersten Ausgabesignalen S2,
S11 oder den zweiten Ausgabesignalen S3, S12 basierend auf den Bestimmungssignalen
S5, S13 erzeugen.
-
Die
vorliegenden Beispiele und Ausführungsbeispiele
sind als illustrativ und nicht beschränkend zu betrachten.