KR100675578B1 - 제어 회로 및 반도체 기억 장치 - Google Patents

제어 회로 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 내부 요구와 외부 요구가 중복될 경우, 외부 요구에 대한 디바이스의 응답 속도를 고속화할 수 있는 제어 회로를 제공하는 것을 목적으로 한다. 반도체 장치(30)는 필터(35)를 포함하는 제1 신호 처리 회로(31)와, 필터를 포함하지 않는 제2 신호 처리 회로(32)를 구비하고, 아비터(33)로써 제2 신호 처리 회로(32)로부터의 제2 출력 신호(S3)와 제1 신호(S4) 중 어느 것을 우선할 것인지를 판정하여 그 판정 결과에 기초하는 판정 신호(S5)를 메인 신호 생성 회로(34)로 출력한다. 메인 신호 생성 회로(34)는 제1 신호 처리 회로(31)로부터의 신호(S2)와 아비터(33)로부터의 신호(S5)를 수신하고, 양 신호(S2, S5)를 논리 합성하여 생성한 메인 신호(S6)를 출력한다. 판정 신호(S5)는 제1 신호 처리 회로(31)의 출력 신호(S2)를 이용하는 경우에 비하여 빠르게 출력되고, 마찬가지로 메인 신호(S6)도 제1 출력 신호(S2)를 이용하여 판정을 행하는 경우에 비하여 빠르게 출력된다.

Description

제어 회로 및 반도체 기억 장치{CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시예의 반도체 장치의 일부 블록 회로도.
도 2는 제1 실시예의 반도체 기억 장치의 일부 블록 회로도.
도 3은 입력 버퍼의 회로도.
도 4는 필터의 회로도.
도 5는 다른 필터의 회로도.
도 6은 천이 검출 회로의 회로도.
도 7은 컨트롤 해독기의 회로도.
도 8은 천이 검출 신호 생성 회로의 회로도.
도 9는 외부 액티브 래치 신호 생성 회로의 회로도.
도 10은 활성화 펄스 신호 생성 회로의 회로도.
도 11은 리프레시 제어 회로의 회로도.
도 12는 로우 어드레스 신호 생성 회로의 회로도.
도 13은 제1 실시예의 동작 파형도.
도 14는 제2 실시예의 반도체 장치의 일부 블록 회로도.
도 15는 제2 실시예의 반도체 기억 장치의 일부 블록 회로도.
도 16은 제2 실시예의 필터의 회로도.
도 17은 제2 실시예의 동작 파형도.
도 18은 종래의 반도체 기억 장치의 일부 블록 회로도.
도 19는 종래예의 동작 파형도.
도 20은 종래예의 동작 파형도.
도 21은 종래예의 동작 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
31 : 제1 신호 처리 회로
32 : 제2 신호 처리 회로
33 : 아비터(arbiter)
34 : 메인 신호 생성 회로
35 : 필터
in : 제1 제어 신호
S2 : 제1 신호
S3 : 제2 신호
S4 : 제2 제어 신호
S5 : 판정 신호
S6 : 메인 신호
16 : 필터
41a, 42a, 43a : 제1 변이 검출 회로로서 제1, 제3, 제5 변이 검출 회로
41b, 42b, 43b : 제2 변이 검출 회로로서 제2, 제4, 제6 변이 검출 회로
oerex-a, werex-a, ctd-a : 제1 검출 신호
oerex-r, werex-r, ctd-r : 제2 검출 신호
refz : 판정 신호
srtz : 내부 리프레시 요구 신호
rasz : 메인 신호로서 기간 신호
/CE1 : 외부 액세스 요구 신호인 칩 인에이블 신호
본 발명은 외부 동작 요구와 내부 동작 요구에 따라 내부 회로를 제어하는 제어 회로 및 반도체 기억 장치에 관한 것이다.
최근, 전자 정보 기기 등에는 대용량의 반도체 기억 장치(DRAM: Dynamic Random Access Memory)가 이용되고 있다. DRAM은 내부 회로에 있어서의 카운터 동작에 따라 메모리 셀에 대해 셀 데이터의 리프레시를 행하는 셀프 리프레시 기능을 갖고 있다. 이 셀프 리프레시 기능을 갖는 DRAM은 외부로부터의 리프레시 조작이 불필요하기 때문에 저소비 전력화를 꾀할 수 있는 동시에, DRAM 주변의 회로 설계를 간단하게 할 수 있는 이점이 있다.
이러한 셀프 리프레시 기능을 갖는 DRAM은 디바이스 내부의 리프레시 동작과 외부로부터의 액세스 요구가 중복될 경우, 셀 데이터 유지를 위하여 디바이스 내부 의 리프레시 동작을 우선하도록 설계된다. 이 경우, 외부로부터의 액세스 요구는 내부 리프레시 동작 완료 후에 행해지기 때문에 내부 리프레시 요구와 중복되지 않는 경우의 액세스에 비하여 약 2배의 액세스 시간을 요한다. 이러한 액세스 시간의 단축이 요구되고 있다.
도 18은, 종래의 디바이스 내부에서 자동적으로 리프레시를 행하는 기능을 갖는 DRAM의 입력 회로 부분을 도시하는 블록 회로도이다.
DRAM에는 복수의 제어 신호로서 출력 인에이블 신호(/0E), 기록 인에이블 신호(/WE), 칩 인에이블 신호(/CE1)가 공급된다. 각 신호(/OE, /WE, /CE1)는 각각 입력 버퍼(11, 12, 13)를 통해 필터(14, 15, 16)에 입력된다. 입력 버퍼(11, 12, 13)는 입력 신호를 디바이스의 내부 전압에 따른 레벨의 신호로 변환하는 입력 초단 회로로서, CM0S 인버터 형식 또는 C/M 차동 증폭 형식 등으로 구성되어 있다.
각 필터(14, 15, 16)는 외부로부터 입력되는 신호의 글리치(glitch) 등의 노이즈 성분을 제거한다. 이러한 이유는, DRAM의 데이터가 전하 유지 기법으로 유지되기 때문에 입력 신호에 불확정한 노이즈 성분이 포함되면 디바이스의 내부 동작이 어중간한 상태로 워드선의 레벨이 변경되어, 메모리 셀의 데이터를 파괴해 버리는 것을 막기 위함이다. 이들 필터(14, 15, 16)의 특성은 DRAM을 사용하는 고객의 시스템 보드에 따라 각 신호의 노이즈 상황이 변하므로, 일반적으로 디바이스는 최악의 경우의 노이즈를 견딜 수 있도록 설계되어 있다. 따라서, 필터(14, 15, 16)의 설정값은 일반적으로 판독이나 기록 액세스시 이들 액세스 속도를 제한하는 소자로서, 여기서의 설정값은 액세스 시간에 영향을 미친다.
각 필터(14, 15, 16)의 출력 신호(oeb5z, web5z, clb5z)는 각각 대응하는 제1∼제3 천이 검출 회로(CTD: Control Transition Detector)(17, 18, 19)와 컨트롤 해독기(CTLDEC: Control Decoder)(20)에 입력된다. 각 천이 검출 회로(17, 18, 19)는 각각 입력 신호의 상태 변이를 검출한 검출 신호(oerex, werex, cerex)를 출력한다.
컨트롤 해독기(20)는 외부 제어 신호[본 예에서는 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE), 기록 인에이블 신호(/WE)로서, 실제로는 입력 신호(oeb5z, web5z, clb5z)]의 상태(H 레벨 또는 L 레벨)로부터 기록 커맨드, 판독 커맨드 등의 각종 커맨드를 해독한다. 그리고, 컨트롤 해독기(20)는 해독한 커맨드에 대응하는 제어 신호[예컨대, 기록 커맨드에 대응한 기록 제어 신호(wrz), 판독 커맨드에 대응한 판독 제어 신호(rdz)]를 활성화 펄스 신호 생성 회로(ACTPGEN: Active Pu1se Generator)(제1 신호 생성 회로)(21)로 출력한다.
외부 어드레스 신호(Add)는 상기와 같이 구성된 입력 버퍼(22), 필터(23)를 통해 어드레스 천이 검출 회로(ATD: Address Transition Detector)(24)에 입력된다. 어드레스 천이 검출 회로(24)는 상기 제어 신호의 천이 검출 회로(17∼19)와 마찬가지로 외부 어드레스의 변이를 검출한 검출 신호(adrex)를 출력한다.
각 천이 검출 회로(17, 18, 19)로부터의 검출 신호(oerex, werex, cerex)와 어드레스 천이 검출 회로(24)로부터의 검출 신호(adrex)는 어드레스 천이 검출 신호 생성 회로(ATDGEN: ATD Generator)(제2 신호 생성 회로)(25)에 입력된다.
제2 신호 생성 회로(25)는 각 검출 신호(oerex, werex, cerex, adrex)를 논 리 합성하여, 마지막으로 입력되는 검출 신호, 즉 제어 신호(/OE, /WE, /CE1)와 외부 어드레스 신호(Add)에 의해 생성한 활성화 신호(atdpz)를 외부 액티브 래치 신호 생성 회로(EALGEN: External Active Latch Generator)(제3 신호 생성 회로)(26)와 리프레시 제어 회로(27)(REFCNTL: Refresh Control)로 출력한다.
제3 신호 생성 회로(26)는 입력받은 활성화 신호(atdpz)에 응답하여 생성한 디바이스를 활성화하는 메인 신호(mpealz)를 제1 신호 생성 회로(21)로 출력한다.
제1 신호 생성 회로(21)는 컨트롤 해독기(20)로부터의 제어 신호(wrz, rdz)와 제3 신호 생성 회로(26)로부터의 메인 신호(mpealz)에 응답하여 생성한 기록 신호(wrtz) 또는 판독 신호(redz)를 출력함과 동시에, 생성한 활성화 신호(actpz)를 로우 어드레스 신호 생성 회로(RASGEN: Row Address Generator)(제4 신호 생성 회로)(28)로 출력한다. 이 활성화 신호(actpz)는 메모리 셀에 연결되는 워드선이나 비트선에 연결되는 센스 앰프 등을 제어하는 로우계의 회로, 데이터 버스에 연결되는 컬럼 게이트 등을 제어하는 컬럼계의 회로를 활성화하는 신호이다.
리프레시 제어 회로(27)를 소위 아비터하고 부르며, 이 회로는 내부의 리프레시 요구[셀프 리프레시 요구 신호(srtz)]를 선택(우선)할 것인지, 혹은 외부로부터의 액세스 요구[(활성화 신호(atdpz)]를 선택(우선)할 것인지를 판정한 판정 신호(refz)를 제4 신호 생성 회로(28)로 출력한다.
제4 신호 생성 회로(28)는 판정 신호(refz)와 활성화 신호(actpz)에 기초하여 생성한 워드선 선택 신호의 기간(基幹)신호(rasz)를 출력한다. 이 기간 신호(rasz)에 의해 내부 리프레시 요구를 선택한 경우에는 도시하지 않은 어드레스 카운터에 의해 생성된 리프레시 어드레스에 대응한 워드선이 활성화되고, 외부 액세스 요구를 선택한 경우에는 외부 어드레스 신호(Add)에 대응한 워드선이 활성화된다.
전술한 바와 같이 구성된 DRAM의 동작을 설명한다.
[외부 액세스 요구에 응답하는 경우]
도 19는 외부로부터의 액세스 요구에 응답하는 경우의 동작 파형도이다.
칩 인에이블 신호(/CE1)가 하강하고, 각 천이 검출 회로(17, 18, 19)로부터 검출 신호(oerex, werex, cerex)가 출력된다. 어드레스 천이 검출 회로(24)는 외부 어드레스 신호(Add)의 천이(예컨대 외부 어드레스 신호(Add)의 최하위 비트 A〈0〉의 변화)를 검출하여 검출 신호(adrex)를 출력한다.
이들 검출 신호(oerex, werex, cerex, adrex)가 제2 신호 생성 회로(25)에서 논리 합성되어 활성화 신호(atdpz)가 출력된다. 이 신호(atdpz)를 수신하여, 제3 신호 생성 회로(26)로부터 메인 신호(mpealz)가 출력된다. 내부에서의 리프레시 요구가 없는 경우는 셀프 리프레시 요구 신호(srtz)가 L 레벨이기 때문에, 그것에 의해 출력되는 판정 신호(refz)는 변화하지 않는다(L 레벨). 제3 신호 생성 회로(26)로부터의 메인 신호(mpealz)와 컨트롤 해독기(20)로부터의 제어 신호(wrz, rdz)를 수신하여, 제1 신호 생성 회로(21)로부터 활성화 신호(actpz)와, 기록 신호(writez) 또는 판독 신호(readz)가 출력된다. 기록 신호(wrtz)는 기록 모드를 나타내며, 판독 신호(redz)는 판독 모드를 나타낸다. 이들 중 어느 것을 출력할 것인지는 그 밖의 제어 신호(/WE, /OE)의 상태를 따른다.
제1 신호 생성 회로(21)로부터의 출력 신호(actpz)가 제4 신호 생성 회로(28)에 입력되어, 워드선을 선택하는 기간 신호(rasz)를 출력한다. 이 기간 신호(rasz)에 응답하는 회로는 리프레시 요구가 없기 때문에 외부 어드레스 신호(Add)에 대응하는 워드선이 선택된다.
[리프레시 요구를 선택한 경우]
도 20은 리프레시 요구가 외부로부터의 요구와 중복되어, 리프레시 요구를 선택한 경우의 동작 파형도이다.
상기와 마찬가지로, 각 천이 검출 회로(17, 18, 19)로부터 검출 신호(oerex, werex, cerex)와 어드레스 천이 검출 회로(24)로부터 검출 신호(adrex)가 출력된다. 이들 검출 신호(oerex, werex, cerex, adrex)가 합성되어 활성화 신호(atdpz)가 제2 신호 생성 회로(25)로부터 출력된다. 그 신호(atdpz)와 내부 리프레시 요구 신호(srtz)가 비교되어, 리프레시 요구 신호(srtz)가 활성화 신호(atdpz)보다 빠른 경우에는, 리프레시 제어 회로(27)로부터 H 레벨의 판정 신호(refz)가 출력된다. 그 때문에, 우선 제4 신호 생성 회로(28)는 내부의 리프레시 요구를 우선하여, 내부 리프레시용 어드레스에 대응하는 워드선을 활성화하기 위해 기간 신호(rasz)를 출력한다.
다음으로, 리프레시 동작이 종료되면, 제4 신호 생성 회로(28)는 활성화 신호(actpz)에 응답하여 기간 신호(rasz)를 출력하고, 외부 어드레스 신호(Add)에 대응하는 워드선이 활성화된다.
따라서, 아비터인 리프레시 제어 회로(27)에 있어서, 내부 리프레시 동작이 우선된 경우에 외부 액세스 요구(외부 액세스 커맨드)는 내부 리프레시 동작이 종료가 완료하고 나서 외부 어드레스 신호(Add)에 응답하여 선택한 워드선을 활성화하기 위한 기간 신호(rasz)를 출력한다.
[외부 액세스 요구를 선택한 경우]
도 21은 리프레시 요구가 외부로부터의 요구와 중복되어, 외부 액세스 요구를 선택한 경우의 동작 파형도이다.
상기와 마찬가지로, 각 천이 검출 회로(17, 18, 19)로부터 검출 신호(oerex, werex, cerex)와 어드레스 천이 검출 회로(24)로부터 검출 신호(adrex)가 출력된다. 이들 검출 신호(oerex, werex, cerex, adrex)가 합성되어 활성화 신호(atdpz)가 제2 신호 생성 회로(25)로부터 출력된다. 그 신호(atdpz)와 내부 리프레시 요구 신호(srtz)가 비교되어, 리프레시 요구 신호(srtz)가 활성화 신호(atdpz)보다 느린 경우에는, 리프레시 제어 회로(27)로부터 L 레벨의 판정 신호(refz)가 출력된다. 그 때문에, 우선 제4 신호 생성 회로(28)는, 외부 액세스 요구를 우선하여, 외부 어드레스 신호(Add)에 대응하는 워드선을 활성화하기 위해 기간 신호(rasz)를 출력한다.
다음으로, 외부 액세스 동작이 종료되어, 제4 신호 생성 회로(28)는 리프레시 요구 신호(srtz)에 응답하여 기간 신호(rasz)를 출력하고 내부 리프레시 어드레스에 대응하는 워드선이 활성화된다.
따라서, 아비터인 리프레시 제어 회로(27)에 있어서, 외부 액세스 동작이 우선된 경우는, 내부 리프레시 요구는 외부 액세스 동작 완료 후에 내부 리프레시 어 드레스에 응답하여 선택한 워드선을 활성화하기 위한 기간 신호(rasz)를 출력한다.
상기에서 설명한 바와 같이, 디바이스 내부에서 자동적으로 리프레시 동작을 행하는 메모리(DRAM)는 내부의 리프레시 요구와 외부로부터의 액세스 요구가 중복될 경우, 메모리 셀의 정보를 유지하기 위해서 원칙적으로 내부의 리프레시 동작을 우선한다. 이것은 내부의 리프레시 요구의 타이밍(리프레시 간격)이 메모리의 특성(데이터 유지 시간)의 기억 유지 능력에 의해 결정되기 때문이다.
따라서, 내부의 리프레시 요구와 외부로부터의 액세스 요구가 중복될 경우의 외부 액세스 요구에 대한 디바이스의 응답 시간은 통상의 외부로부터의 액세스 동작에 요하는 시간과, 내부 리프레시 동작에 요하는 시간의 합계값이 된다. 이 시간은 내부 리프레시 요구와 중복되지 않는 경우에 비하여 약 2배로 되어, 디바이스의 고속화를 방해하는 큰 요인이 된다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 내부 요구와 외부 요구가 중복될 경우, 외부 요구에 대한 디바이스의 응답 속도를 고속화할 수 있는 제어 회로 및 반도체 기억 장치를 제공하는 것에 있다.
전술한 목적을 달성하기 위해, 본 발명에 따르면, 제1 신호 처리 회로는 제1 제어 신호를 필터를 통해 신호 처리한 제1 신호를 생성하고, 제2 신호 처리 회로는 필터를 통하지 않고 신호 처리하여 제2 신호를 생성한다. 따라서, 아비터에 의한, 제2 신호와 제2 제어 신호에 대해 우선 판정은 제1 신호를 이용하는 경우에 비하여 빠르게 행해져 판정 신호가 생성되고, 메인 신호 생성 회로에 의해 판정 신호로부터 생성되는 메인 신호는 제1 신호를 이용하여 판정한 경우에 비하여 빠르게 출력된다.
또한, 본 발명에 따르면, 아비터는 제2 제어 신호에 기초하여 내부회로를 내부 신호로 트리거하는 내부 동작을 하게 할 것인지, 제1 제어 신호로 트리거하는 외부 동작을 하게 할 것인지를 판정한다.
또, 본 발명에 따르면, 필터는 조정 신호에 기초하여 필터값을 변경할 수 있도록 구성되어 있다. 필터값을 적절하게 설정함으로써 사용자의 시스템 보드에 적합한 타이밍에서 메인 신호가 생성된다.
본 발명에 따르면, 조정 신호를 생성하는 필터값 조정 회로가 구비된다.
또한, 본 발명에 따르면, 조정 회로는 조정 신호를 생성하기 위한 데이터를 기억하는 레지스터와, 레지스터에 데이터를 설정하기 위한 세트 회로로 구성된다.
또, 본 발명에 따르면, 조정 회로는 외부로부터의 제어 신호에 기초하여 조정 신호를 생성하기 위한 데이터를 기억하기 때문에 설정이 용이하게 행해진다.
또한, 본 발명에 따르면, 제1 변이 검출 회로는 외부 액세스 요구 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 검출 신호를 생성한다. 제2 변이 검출 회로는 외부 액세스 요구 신호의 변이를 검출한 제2 검출 신호를 생성한다. 아비터는 제2 검출 신호와 내부 리프레시 요구 신호에 기초하여 외부 액세스 요구와 내부 리프레시 요구 중 어느 것을 우선할 것인지를 나타내는 판정 신호를 생성하고, 메인 신호 생성 회로는 판정 신호에 기초하여 제1 검출 신호 또는 판정 신호로부터 메인 신호를 생성한다. 아비터 판정에 필터를 거치지 않은 제2 검출 신호를 이용함으로써 제1 검출 신호를 이용한 경우에 비하여 빠르게 메인 신호가 생성된다. 따라서, 내부 리프레시가 빠르게 시작되기 때문에, 그 만큼 외부 액세스에 요하는 시간이 짧다.
또, 본 발명에 따르면, 제1 변이 검출 회로는 외부 액세스 요구 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 검출 신호를 생성한다. 제2 변이 검출 회로는 외부 액세스 요구 신호의 변이를 검출한 제2 검출 신호를 생성한다. 제1 어드레스 변이 검출 회로는 외부 어드레스 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 어드레스 검출 신호를 생성한다. 제2 어드레스 변이 검출 회로는 외부 어드레스 신호의 변이를 검출한 제2 어드레스 검출 신호를 생성한다. 제1 신호 합성 회로는 제1 검출 신호와 제1 어드레스 검출 신호를 논리 합성하고, 제2 신호 합성 회로는 제2 검출 신호와 제2 어드레스 검출 신호를 논리 합성한다. 그리고, 아비터는 제2 신호 합성 회로의 출력 신호와 내부 리프레시 요구 신호를 논리합성하여 판정 신호를 생성한다. 따라서, 내부 리프레시가 빠르게 시작되기 때문에, 그 만큼 외부 액세스에 요하는 시간이 짧다.
또한, 본 발명에 따르면, 필터는 조정 신호에 기초하여 필터값을 변경할 수 있도록 구성되어 있다. 필터값을 적절하게 설정함으로써 사용자의 시스템 보드에 적합한 타이밍에서 메인 신호가 생성되어 외부 액세스가 행해진다.
또한, 본 발명에 따르면, 조정 신호를 생성하는 필터값 조정 회로가 구비된다.
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 14에 따라 설명한다.
도 1은 본 실시예인 반도체 장치의 입력 회로부를 도시하는 블록 회로도이다. 반도체 장치(30)는 제1 및 제2 신호 처리 회로(31, 32), 아비터(33), 메인 신호 생성 회로(34)를 포함한다.
제1 및 제2 신호 처리 회로(31, 32)는 공통의 외부 단자(P1)에 접속되고, 이 외부 단자(P1)를 통해 입력 신호(in)가 입력된다. 입력 신호(in)는 반도체 장치(30)의 내부 회로로 하여금 소정의 처리를 실행하게 하는 외부 요구 신호이다.
제1 신호 처리 회로(31)는 필터(35)와 신호 처리 회로(36)를 포함한다. 필터(35)는 입력 신호(in)에 소정의 필터 처리를 행하여 글리치 등의 노이즈 성분을 제거한 신호(S1)를 신호 처리 회로(36)로 출력한다.
신호 처리 회로(36)는 입력 신호(S1)에 소정의 신호 처리를 행하여 생성한 제1 출력 신호(S2)를 메인 신호 생성 회로(34)로 출력한다.
제2 신호 처리 회로(32)는 제1 신호 처리 회로(31)의 신호 처리 회로(36)와 구성이 동일한 신호 처리 회로(37)를 구비하며, 이 신호 처리 회로(37)는 입력 신호(in)에 소정의 신호 처리를 행하여 생성한 제2 출력 신호(S3)를 아비터(33)로 출 력한다.
아비터(33)는 제1 신호(S4)와 제2 신호 처리 회로(32)의 출력 신호(S3)를 입력받는다. 제1 신호(S4)는 반도체 장치(30)의 내부 회로에 소정의 처리를 실행시키기 위해 신호 생성 회로가 발생한 내부 요구 신호이다. 아비터(33)는 제1 신호(S4)와 출력 신호(S3) 중 어느 것을 우선할 것인지를 판정하여 그 판정 결과에 기초하여 판정 신호(S5)를 메인 신호 생성 회로(34)로 출력한다. 예컨대, 아비터(33)는 제1 신호(S4)와 출력 신호(S3)를 논리 합성하여 판정 신호(S5)를 생성한다.
메인 신호 생성 회로(34)는 제1 신호 처리 회로(31)로부터의 신호(S2)와 아비터(33)로부터의 신호(S5)를 수신하고, 양 신호(S2, S5)를 논리 합성하여 생성한 메인 신호(S6)를 출력한다.
제1 및 제2 신호 처리 회로(31, 32)는 동일 구성의 신호 처리 회로(36, 37)를 각각 구비하기 때문에, 그 제1 출력 신호(S2)의 파형은 제2 출력 신호(S3)의 파형과 거의 같다. 따라서, 아비터(33)에 있어서, 제1 출력 신호(S2)를 이용한 경우와 같은 판정 결과를 제2 출력 신호(S3)에 의해 얻을 수 있다.
그러나, 제1 신호 처리 회로(31)는 필터(35)를 구비하기 때문에, 제1 출력 신호(S2)는 제2 출력 신호(S3)보다 지연되어 출력된다. 따라서, 아비터(33)는 제2 출력 신호(S3)를 이용함으로써 제1 출력 신호(S2)를 이용할 경우보다 빠르게 판정을 행하여 판정 신호(S5)를 출력한다.
메인 신호 생성 회로(34)는 아비터(33)로부터의 판정 신호(S5)와 제1 신호 처리 회로(31)의 출력 신호(S2)를 논리 합성하여 메인 신호(S6)를 생성한다. 판정 신호(S5)는 제1 신호 처리 회로(31)의 출력 신호(S2)를 이용하는 경우에 비하여 빠르게 출력되기 때문에, 마찬가지로 메인 신호(S6)도 제1 출력 신호(S2)를 이용해 판정을 행하는 경우에 비하여 빠르게 출력된다. 이 때문에, 반도체 장치(30)의 내부 회로는 제1 출력 신호(S2)에 의해 판정을 행하는 경우에 비하여 빠르게 동작한다.
다음으로, 본 실시예를 DRAM에 적용한 예를 도 2 내지 도 14에 따라 설명한다.
또한, 설명의 편의상 도 18과 같은 구성에 대해서는 동일한 부호를 붙여 설명한다.
도 2는 디바이스 내부에서 자동적으로 리프레시를 행하는 기능을 갖는 DRAM의 입력 회로 부분을 도시하는 블록 회로도이다.
DRAM(40)에는 복수의 제어 신호로서 출력 인에이블 신호(/0E), 기록 인에이블 신호(/WE), 칩 인에이블 신호(/CE1)가 공급된다. 각 신호(/OE, /WE, /CE1)는 제1∼제3 입력 버퍼(11, 12, 13)에 각각 입력된다.
제1 입력 버퍼(11)는 입력 신호(/OE)를 디바이스의 내부 전압에 따른 레벨 신호로 변환하는 입력 초단 회로이며, 변환 후의 신호를 제1 및 제2 변이 검출 회로(41a, 41b)에 각각 출력한다.
제2 입력 버퍼(12)는 입력 신호(/WE)를 디바이스의 내부 전압에 따른 레벨 신호로 변환하는 입력 초단 회로이며, 변환 후의 신호를 제3 및 제4 변이 검출 회로(42a, 42b)에 각각 출력한다.
제3 입력 버퍼(13)는 입력 신호(/CE1)를 디바이스의 내부 전압에 따른 레벨 신호로 변환하는 입력 초단 회로이며, 변환한 신호(clb0z)를 제5 및 제6 변이 검출 회로(43a, 43b)로 출력한다.
도 3은 제3 입력 버퍼(13)의 일례를 도시하는 회로도이다. 인에이블 신호(enx)는 외부로부터 공급되는 제2 칩 인에이블 신호(CE2)(도시 생략)를 수신하는 입력 버퍼로부터 입력된다. 제3 입력 버퍼(13)는 L 레벨의 인에이블 신호(enx)에 응답하여 외부 신호(칩 인에이블 신호 /CE1)를 접수하고, H 레벨의 신호(enx)에 응답하여 그것을 접수하지 않는다. 그리고, 제3 입력 버퍼(13)는 접수한 칩 인에이블 신호(/CE1)를 내부 전압에 따른 레벨로 변환한 신호(clb0z)를 출력한다. 또한, 제1 및 제2 입력 버퍼(11, 12)의 구성은 제3 입력 버퍼(13)와 구성이 동일하기 때문에 도시 생략한다.
제1 변이 검출 회로(41a)는 제1 필터(14)와 제1 천이 검출 회로(17a)로 구성되어 있다. 제1 필터(14)는 제1 입력 버퍼(11)로부터 입력되는 신호의 글리치 등의 노이즈 성분을 제거한 신호(oeb5z)를 제1 천이 검출 회로(17a)와 컨트롤 해독기(20)로 출력한다. 제1 천이 검출 회로(17a)는 입력 신호(oeb5z)의 변이를 검출한 제1 컨트롤 천이 검출 신호(oerex-a)를 제1 신호 합성 회로(44)로 출력한다.
제2 변이 검출 회로(41b)는 제2 천이 검출 회로(17b)를 구비한다. 제2 천이 검출 회로(17b)는 제1 입력 버퍼(11)로부터 입력되는 신호의 변이를 검출한 제2 컨트롤 천이 검출 신호(oerex-r)를 제2 신호 합성 회로(45)로 출력한다.
제2 천이 검출 회로(17b)는 제1 천이 검출 회로(17a)와 구성이 동일하다. 따 라서, 제2 컨트롤 천이 검출 신호(oerex-r)는 제1 컨트롤 천이 검출 신호(oerex-a)와 거의 동일한 파형을 가지며, 그것보다도 빠르게 출력된다.
제3 변이 검출 회로(42a)는 제2 필터(15)와 제3 천이 검출 회로(18a)로 구성되어 있다. 제2 필터(15)는 제2 입력 버퍼(12)로부터 입력되는 신호의 글리치 등의 노이즈 성분을 제거한 신호(web5z)를 제3 천이 검출 회로(18a)와 컨트롤 해독기(20)로 출력한다. 제3 천이 검출 회로(18a)는 입력 신호(web5z)의 변이를 검출한 제3 컨트롤 천이 검출 신호(werex-a)를 제1 신호 합성 회로(44)로 출력한다.
제4 변이 검출 회로(42b)는 제4 천이 검출 회로(18b)를 구비한다. 제4 천이 검출 회로(18b)는 제2 입력 버퍼(12)로부터 입력되는 신호의 변이를 검출한 제4 컨트롤 천이 검출 신호(werex-r)를 제2 신호 합성 회로(45)로 출력한다.
제4 천이 검출 회로(18b)는 제3 천이 검출 회로(18a)와 구성이 동일하다. 따라서, 제4 컨트롤 천이 검출 신호(werex-r)는 제3 컨트롤 천이 검출 신호(werex-a)와 거의 동일한 파형을 가지며, 그것보다도 빠르게 출력된다.
제5 변이 검출 회로(43a)는 제3 필터(16)와 제5 천이 검출 회로(19a)로 구성되어 있다. 제3 필터(16)는 외부로부터 입력되는 신호의 글리치 등의 노이즈 성분을 제거한 신호(ceb5z)를 제5 천이 검출 회로(19a)와 컨트롤 해독기(20)로 출력한다.
도 4는 제3 필터(16)의 일례를 도시하는 회로도이다. 또한, 제1 및 제2 필터(14, 15)는 제3 필터(16)와 구성이 동일하기 때문에 도시 생략한다. 또한, 제1∼제3 필터(14, 15, 16)를 도 5에 도시한 바와 같이 구성하여도 좋다.
도 7은 컨트롤 해독기(20)의 일례를 도시하는 회로도로서, 기록 커맨드에 대응한 기록 제어 신호(wrz), 판독 커맨드에 대응한 판독 제어 신호(rdz)를 생성하는 부분 회로를 도시한다. 컨트롤 해독기(20)는 제1∼제3 필터(11, 12, 13)로부터의 신호(oeb5z, web5z, ceb5z)를 논리 합성하여 생성한 기록 제어 신호(wrz) 또는 판독 제어 신호(rdz)를 출력한다.
제5 천이 검출 회로(19a)는 입력 신호(ceb5z)의 변이를 검출한 제5 컨트롤 천이 검출 신호(ctd-a)를 제1 신호 합성 회로(44)로 출력한다. 도 6은 제5 천이 검출 회로(19a)의 일례를 도시하는 회로도이다. 제5 천이 검출 회로(19a)는 입력 신호(ceb5z)가 H 레벨에서 L 레벨로, 또는 L 레벨에서 H 레벨로 전환된 경우에, 단안정 펄스의 검출 신호(ctd-a)를 출력한다. 또한, 제1, 제2, 제3 및 제4 천이 검출 회로(17a, 17b, 18a, 18b)는 제5 천이 검출 회로(19a)와 구성이 동일하기 때문에 도시 생략한다.
제6 변이 검출 회로(43b)는 제6 천이 검출 회로(19b)를 구비한다. 제6 천이 검출 회로(19b)는 입력 신호(clb0z)의 변이를 검출한 제6 컨트롤 천이 검출 신호(ctd-r)를 제2 신호 합성 회로(45)로 출력한다.
제6 천이 검출 회로(19b)는 제5 천이 검출 회로(19a)와 구성이 동일하다. 따라서, 제6 컨트롤 천이 검출 신호(ctd-r)는 제5 컨트롤 천이 검출 신호(ctd-a)와 거의 동일한 파형을 가지며, 그것보다도 빠르게 출력된다.
DRAM(40)에는, 복수 비트로 구성된 외부 어드레스 신호(Add)가 공급되고, 그 신호(Add)는 입력 버퍼(22)에 입력된다. 입력 버퍼(22)는 상기 제1∼제3 입력 버퍼(11, 12, 13)와 구성이 동일하며, 입력 신호(Add)를 디바이스의 내부 전압에 따른 레벨로 변환한 신호(a0z)를 제1 및 제2 어드레스 변이 검출 회로(46a, 46b)로 출력한다.
제1 어드레스 변이 검출 회로(46a)는 필터(23)와 제1 어드레스 천이 검출 회로(24)로 구성되어 있다. 필터(23)는 상기 제1∼제3 필터(14, 15, 16)와 구성이 동일하며, 외부로부터 입력되는 신호의 글리치 등의 노이즈 성분을 제거한 신호(a5z)를 제1 어드레스 천이 검출 회로(24)로 출력한다. 제1 어드레스 천이 검출 회로(24)는 상기 제어 신호의 천이 검출 회로(17a, 17b∼19a, 19b)와 구성이 동일하며, 입력 신호(a5z)의 변이를 검출한 검출 신호(atd-a)를 제1 신호 합성 회로(44)로 출력한다.
제2 어드레스 변이 검출 회로(46b)는 제2 어드레스 천이 검출 회로(48)를 구비한다. 제2 어드레스 천이 검출 회로(48)는 입력 신호(a0z)의 변이를 검출한 검출 신호(atd-r)를 제2 신호 합성 회로(45)로 출력한다.
제2 어드레스 천이 검출 회로(48)는 제1 어드레스 천이 검출 회로(24)와 구성이 동일하다. 따라서, 제2 어드레스 천이 검출 신호(atd-r)는 제1 어드레스천이 검출 신호(atd-a)와 거의 동일한 파형을 가지며, 그것보다도 빠르게 출력된다.
제1 신호 합성 회로(44)는 제1 천이 검출 신호 생성 회로(25), 외부 액티브래치 신호 생성 회로(26), 활성화 펄스 신호 생성 회로(2l)를 포함한다.
도 8은 제1 천이 검출 신호 생성 회로(25)의 일례를 도시하는 회로도이다. 제1 천이 검출 신호 생성 회로(25)는 검출 신호(oerex-a, werex-a, ctd-a, atd-a) 를 논리 합성하여 생성한 활성화 신호(atdpz-a)를 래치 신호 생성 회로(26)로 출력한다. 또한, 도면 중의 신호(atdOx∼atd7x)는 외부 어드레스 신호(Add)에 대응하여 제1 어드레스 천이 검출 회로(24)로부터 출력되는 검출 신호(atd-a)의 하위 8비트이다.
도 9는 외부 액티브 래치 신호 생성 회로(26)의 일례를 도시하는 회로도이다. 래치 신호 생성 회로(26)는 입력된 활성화 신호(atdpz-a)에 응답하여, 디바이스를 활성화하는 메인 신호(mpealz)를 생성하여 이 신호를 활성화 펄스 신호 생성 회로(21)로 출력한다.
도 10은 활성화 펄스 신호 생성 회로(21)의 일례를 도시하는 회로도이다. 활성화 펄스 신호 생성 회로(21)는 컨트롤 해독기(20)로부터의 기록 또는 판독 제어 신호(wrz, rdz)와 활성화 신호(atdpz)에 응답하여 생성한 기록 또는 판독 신호(wrtz, redz)를 출력함과 동시에, 생성한 활성화 신호(actpz)를 메인 신호 생성 회로로서의 로우 어드레스 신호 생성 회로(28)로 출력한다.
제2 신호 합성 회로(45)는 제2 천이 검출 신호 생성 회로(49), 리프레시 제어 회로(27)를 구비한다.
제2 천이 검출 신호 생성 회로(49)는 검출 신호(oerex-r, werex-r, ctd-r, atd-r)를 논리 합성하여, 활성화 신호(atdpz-r)를 생성하여 이 신호를 아비터인 리프레시 제어 회로(27)로 출력한다. 제2 천이 검출 신호 생성 회로(49)는 제1 천이 검출 신호생성 회로(25)와 동일한 회로 구성을 갖는다. 따라서, 제1 및 제2 천이 검출 신호생성 회로(25, 49)로부터 출력되는 제1 및 제2 활성화 신호(atdpz-a, atdpz-r)는 동일한 파형을 가지며, 제2 활성화 신호(atdpz-r) 쪽이 제1 활성화 신호(atdpz-a)에 비하여 빠르게(구체적으로는 필터(16)를 통과하지 않는 만큼) 출력된다. 즉, 제2 천이 검출 신호 생성 회로(49)는 제1 천이 검출 신호 생성 회로(25)에 비하여 빠르게 논리 합성을 행한다.
도 11은 리프레시 제어 회로(27)의 일례를 도시하는 회로도이다. 또한, 도면 중의 신호(rasz)는 후술하는 로우 어드레스 신호 생성 회로(28)에 의해 생성되는 기간 신호이고, 신호(icsx)는 로우 어드레스 신호 생성 회로(28)에 의해 생성되어 공급되는 신호이다.
리프레시 제어 회로(27)는 내부의 리프레시 요구[셀프 리프레시 요구 신호(srtz)]를 선택(우선)할 것인지, 혹은 외부로부터의 액세스 요구[제2 활성화 신호(atdpz-r)]를 선택(우선)할 것인지를 판정하는 판정 신호(refz)를 로우 어드레스 신호 생성 회로(28)로 출력한다.
도 12는 로우 어드레스 신호 생성 회로(28)의 일례를 도시하는 회로도이다. 또한, 도면 중의 신호(sprx)는 기간 신호(rasz) 출력 후 일정 기간이 경과한 뒤에 NAND 회로로 이루어진 플립 플롭을 리셋하기 위해 생성되어 공급되는 신호이다.
로우 어드레스 신호 생성 회로(28)는 판정 신호(refz)와 활성화 신호(actpz)에 기초하여, 워드선 선택 신호의 기간 신호(rasz)를 생성하여 출력한다. 이 기간 신호(rasz)에 의해, 내부 리프레시 요구를 선택한 경우에는 도시 생략한 어드레스 카운터에 의해 생성된 리프레시 어드레스에 대응한 워드선이 활성화되고, 외부 액세스 요구를 선택한 경우에는 외부 어드레스 신호(Add)에 대응한 워드선이 활성화 된다.
제2 활성화 신호(atdpz-r)는 제1 활성화 신호(atdpz-a)에 비하여 빠르게 출력되기 때문에, 리프레시 제어 회로(27)는 제2 활성화 신호(atdpz-r)를 이용함으로써 종래에 비하여 빠르게 판정을 행하여 판정 신호(refz)를 출력한다. 따라서, 기간 신호(rasz)도 종래에 비하여 빠르게 출력되기 때문에, 리프레시 어드레스 또는 외부 어드레스 신호(Add)에 대응한 워드선이 종래보다도 빠르게 활성화되어 외부 액세스 시간이 단축된다.
다음으로, 상기와 같이 구성된 DRAM의 작용을 도 13에 따라 설명한다.
도 13은 리프레시 요구가 외부로부터의 요구와 중복되어, 리프레시 요구를 선택한 경우의 동작 파형도이다.
칩 인에이블 신호(/CE1)가 하강하고, 제1, 제3, 제5 변이 검출 회로(41a, 4 2a, 43a)로부터 검출 신호(oerex-a, werex-a, ctd-a)가 출력되고, 제2, 제4, 제6 변이 검출 회로(41b, 42b, 43b)로부터 검출 신호(oerex-r, werex-r, ctd-r)가 출력된다. 마찬가지로, 외부 어드레스 신호(Add)의 변화(예컨대 최하위 비트 A〈O〉)에 의해, 제1 어드레스 변이 검출 회로(46a)로부터 검출 신호(atd-a)가 출력되고, 제2 어드레스 변이 검출 회로(46b)로부터 검출 신호(atd-r)가 출력된다.
이들 검출 신호(oerex-a, werex-a, ctd-a, atd-a)가 제1 천이 검출 신호 생성 회로(25)에 의해 논리 합성되어 제1 활성화 신호(atdpz-a)가 출력되고, 검출 신호(oerex-r, werex-r, ctd-r, atd-r)가 제2 천이 검출 신호 생성 회로(49)에 의해 논리 합성되어 제2 활성화 신호(atdpz-r)가 출력된다.
제1 활성화 신호(atdpz-a)를 수신한 래치 신호 생성 회로(26)로부터 디바이스를 활성화하는 메인 신호(mpealz)가 출력된다.
리프레시 제어 회로(27)에 의해, 제2 활성화 신호(atdpz-r)와 내부 리프레시 요구 신호(srtz)가 비교되어, 리프레시 요구 신호(strz)가 제2 활성화 신호(atdpz-r)보다 빠르기 때문에, 리프레시 제어 회로(27)로부터 액티브(예컨대 H 레벨)의 판정 신호(refz)가 출력된다. 로우 어드레스 신호 생성 회로(28)는 내부의 리프레시 요구를 우선하여, 내부 리프레시용 어드레스에 대응하는 워드선을 활성화하기 위해 기간 신호(rasz)를 출력한다.
제2 활성화 신호(atdpz-r)는 제1 활성화 신호(atdpz-a)[종래예의 활성화 신호(atdpz)]보다 빠르다. 따라서, 종래예에 비하여 판정 신호(refz)가 빠르게 활성화된다. 그 때문에, 내부 리프레시 요구가 종래예를 동일한 타이밍에서 발생시키더라도 그것에 의한 리프레시 동작은 종래예에 비하여 빠르게 시작된다.
리프레시 동작이 종료되면, 로우 어드레스 신호 생성 회로(28)는 활성화 신호(actpz)에 응답하여 기간 신호(rasz)를 출력하여, 외부 어드레스 신호(Add)에 대응하는 워드선이 활성화된다.
내부 리프레시 동작이 종래에 비하여 빠르게 시작되는, 즉 내부 리프레시 동작이 종래에 비하여 빠르게 종료되기 때문에, 활성화 신호에 응답한 기간 신호(rasz)도 종래에 비하여 빠르게 출력된다. 이 때문에, 외부 액세스에 요하는 시간은 종래에 비하여 짧다.
그런데, 외부 신호에 글리치 등의 노이즈가 들어간 경우, 각 필터(l4, 15, 16, 23)로써 그 노이즈를 제거함으로써 디바이스가 오동작하는 것을 방지하고 있다. 상기 실시예의 구성에서는, 필터를 구비하고 있지 않은 제2, 제4, 제6 변이 검출 회로(43b)와 제2 어드레스 변이 검출 회로(46b)로부터의 검출 신호(oerex-r, werex-r, ctd-r, atd-r)를 논리 합성한 제2 활성화 신호(atdpz-r)와 내부 리프레시 요구 신호(srtz)를 비교하여 판정 신호(refz)를 생성하고 있기 때문에, 노이즈가 들어간 경우도 판정 신호(refz)를 출력한다. 그러나, 판정 신호(refz)가 출력되더라도 내부 리프레시 동작을 실행하는 것뿐이기 때문에, 메모리 셀에 기억한 데이터가 변경되는 등의 문제는 발생하지 않는다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 반도체 장치(30)는 필터(35)를 포함하는 제1 신호 처리 회로(31)와, 필터를 포함하지 않는 제2 신호 처리 회로(32)를 구비하며, 아비터(33)로써 제2 신호 처리 회로(32)로부터의 제2 출력 신호(S3)와 제1 신호(S4) 중 어느 것을 우선할 것인지를 판정하여 그 판정 결과에 기초하는 판정 신호(S5)를 메인 신호 생성 회로(34)로 출력한다. 메인 신호 생성 회로(34)는 제1 신호 처리 회로(31)로부터의 신호(S2)와 아비터(33)로부터의 신호(S5)를 수신하고, 양 신호(S2, S5)를 논리 합성하여 생성한 메인 신호(S6)를 출력한다. 그 결과, 판정 신호(S5)는 제1 신호 처리 회로(31)의 출력 신호(S2)를 이용하는 경우에 비하여 빠르게 출력되기 때문에, 마찬가지로 메인 신호(S6)도 제1 출력 신호(S2)를 이용하여 판정을 행하는 경우에 비하여 빠르게 출력된다. 이 때문에, 반도체 장치(30)의 내부 회로는 제1 출력 신호(S2)에 의해 판정을 행하는 경우에 비하여 빠르게 동작시킬 수 있다.
(2) DRAM(40)은 필터를 포함하지 않는 제2, 제4, 제6 변이 검출 회로(41b, 42b, 43b)로부터의 검출 신호(oerex-r, werex-r, ctd-r)와 제2 어드레스 변이 검출 회로(46b)로부터의 검출 신호(atd-r)를 제2 천이 검출 신호 생성 회로(49)로써 논리 합성한 제2 활성화 신호(atdpz-r)와 리프레시 요구 신호(strz)를 리프레시 제어 회로(27)로써 비교하고, 그 비교 결과에 기초하여 워드선을 활성화하기 위해서 기간 신호(rasz)를 출력하도록 하였다. 그 결과, 필터를 포함하는 제1, 제3, 제5 변이 검출 회로(41a, 42a, 43a)와 제1 어드레스 변이 검출 회로(46a)로부터의 검출 신호[oerex-a, werex-a, ctd-a(종래예에서는 oerex, werex, ctd), atd-a]를 이용하는 경우에 비하여 기간 신호(rasz)의 출력이 빨라지고, 내부 리프레시가 빠르게 시작된다. 그 때문에, 외부 액세스의 시작이 빨라지고, 외부 액세스에 요하는 시간을 짧게 할 수 있다.
(제2 실시예)
이하, 본 발명을 구체화한 제2 실시예를 도 14 내지 도 16에 따라 설명한다.
또한, 설명의 편의상, 제1 실시예와 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 14는 본 실시예의 반도체 장치의 입력 회로부를 도시하는 블록 회로도이다.
반도체 장치(50)는 제1 및 제2 신호 처리 회로(51, 52), 아비터(33), 메인 신호 생성 회로(34), 필터값 조정 회로(53)를 포함한다.
제1 및 제2 신호 처리 회로(51, 52)는 공통의 외부 단자(P1)에 접속되고, 그 외부 단자(P1)를 통해 입력 신호(in)가 입력된다. 입력 신호(in)는 반도체 장치(50)의 내부 회로가 소정의 처리를 실행하기 위한 외부 요구 신호이다.
제1 신호 처리 회로(51)는 필터(54)를 포함한다. 필터(54)는 입력 신호(in)에 소정의 필터 처리를 행함으로써 글리치 등의 노이즈 성분을 제거한 신호(S11)를 출력한다.
제2 신호 처리 회로(52)는 제1 신호 처리 회로(51)의 구성에 대하여 필터(54)를 제외한 구성을 가지며, 입력 신호(in)에 기초하는 제2 출력 신호(S12)를 아비터(33)로 출력한다.
아비터(33)는 제1 신호(S4)와 제2 신호 처리 회로(52)의 출력 신호(S12)를 입력받는다. 제1 신호(S4)는 반도체 장치(50)의 내부 회로에 소정의 처리를 실행시키기 위해서 신호 생성 회로로부터 생성된 내부 요구 신호이다. 아비터(33)는 제1 신호(S4)와 출력 신호(S12) 중 어느 것을 우선할 것인지를 판정하여 그 판정 결과에 기초하는 판정 신호(S13)를 메인 신호 생성 회로(34)로 출력한다. 예컨대, 아비터(33)는 제1 신호(S4)와 출력 신호(S12)를 논리 합성하여 판정 신호(S13)를 생성한다.
메인 신호 생성 회로(34)는 제1 신호 처리 회로(51)로부터의 신호(S11)와 아비터(33)로부터의 신호(S13)를 수신하고, 양 신호(S11, S13)를 논리 합성하여 생성한 메인 신호(S14)를 출력한다.
필터(54)는 그 값이 입력되는 조정 신호(S15)에 의해 변경할 수 있도록 구성되어 있다. 즉, 필터(54)는 조정 신호(S15)에 응답하여 입력 신호(in)에 대한 출력 신호(S11)의 지연 시간을 임의로 설정할 수 있도록 구성되어 있다. 제1 신호 처리 회로(51)는 입력 신호(in)에 대하여 필터(54)를 경유한 제1 출력 신호(S11)를 메인 신호 생성 회로(34)로 출력한다.
조정 신호(S15)는 필터값 조정 회로(53)로부터 공급된다. 필터값 조정 회로(53)는 외부 단자(P2)에 접속되고, 그 외부 단자(P2)를 통해 필터값을 조정하기 위한 데이터가 입력된다.
필터값 조정 회로(53)는 세트 회로(55)와 적어도 하나의 레지스터(56)를 포함한다. 세트 회로(55)는 조정 신호(S15)를 생성하기 위한 데이터를 레지스터(56)에 세트하기 위한 회로이다. 세트 회로(55)는 외부 단자(P2)를 통해 입력되는 제어 신호에 기초하여 레지스터(56)에 데이터를 세트한다. 그 레지스터(56)에 세트된 데이터에 대응하는 조정 신호(S15)가 필터(54)에 출력된다.
제2 신호 처리 회로(52)는 제1 신호 처리 회로(51)의 구성으로부터 필터(54)를 제외하고 구성되어 있기 때문에, 그 제2 출력 신호(S12)의 파형은 제1 출력 신호(S11)의 파형과 거의 같다. 따라서, 아비터(33)에 있어서, 제1 출력 신호(S11)를 이용한 경우와 같은 판정 결과를 제2 출력 신호(S12)에 의해 얻을 수 있다.
그러나, 제1 신호 처리 회로(51)는 필터(54)를 구비하기 때문에, 제1 출력 신호(S11)는 제2 출력 신호(S12)보다도 지연되어 출력된다. 따라서, 아비터(33)는 제2 출력 신호(S12)를 이용함으로써 제1 출력 신호(S11)를 이용한 경우보다도 빠르게 판정 신호(S13)를 출력한다.
메인 신호 생성 회로(34)는 아비터(33)로부터의 판정 신호(S13)와 제1 신호 처리 회로(51)의 출력 신호(S11)를 논리 합성하여 메인 신호(S14)를 생성한다. 판정 신호(S13)는 제1 신호 처리 회로(51)의 출력 신호(S11)를 이용하는 경우에 비하여 빠르게 출력되기 때문에, 마찬가지로 메인 신호(S14)도 제1 출력 신호(51)를 이용하여 판정을 행하는 경우에 비하여 빠르게 출력된다. 이 때문에, 반도체 장치(50)의 내부 회로는 제1 출력 신호(S14)에 의해 판정을 행하는 경우에 비하여 빠르게 동작한다.
또한, 제1 출력 신호(S11)의 제2 출력 신호(S12)에 대한 지연은 필터(54)의 필터값에 의해 결정된다. 사용자는 이 반도체 장치(50)를 실장한 시스템에 있어서, 입력 신호(in)의 노이즈 성분에 따라 필터값을 조정하도록 데이터를 필터값 조정 회로(53)에 공급한다. 이에 따라, 입력 신호(in)에 의해 내부 회로가 사용자의 시스템에 따른 최적의 시간으로 동작한다.
다음에, 본 실시예를 DRAM에 적용한 예를 도 15∼도 17에 따라 설명한다.
또한, 설명의 편의상, 도 2와 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 15는 디바이스 내부에서 자동적으로 리프레시를 행하는 기능을 갖는 DRAM(6O)의 입력 회로 부분 중, 칩 인에이블 신호(/CE1)의 입력 회로 부분을 도시하는 회로도이다.
DRAM(60)에 제어 신호로서 공급되는 칩 인에이블 신호(/CE1)는 입력 버퍼(13)에 입력되고, 그 입력 버퍼(13)의 출력 신호(clb0z)는 제1 변이 검출 회로(61)와 제2 변이 검출 회로(62)에 입력된다.
제1 변이 검출 회로(61)는 필터(63)와 천이 검출 회로(19a)를 포함하고, 그 필터(63)는 필터값 조정 회로인 모드 레지스터(64)에 의해 생성된 조정 신호(pos, neg)를 수신하여 그 조정 신호(pos, neg)에 응답하여 필터값을 변경할 수 있도록 구성되어 있다.
모드 레지스터(64)는 컨트롤 해독기(20)로부터의 외부 커맨드와, 외부 어드레스 신호(Add)에 기초하는 내부 어드레스 신호(a5z)(도 2 참조)를 입력받는다. 컨트롤 해독기(20)는 외부로부터 입력되는 제어 신호를 해독하여, 모드 레지스터 세트 커맨드를 생성하여 모드 레지스터(64)로 출력한다. 모드 레지스터(64)는 모드 레지스터 세트 커맨드에 응답하여, 내부 어드레스 신호(a5z)에 기초하는 데이터를 필터값 조정 데이터로서 기억한다. 그리고, 모드 레지스터(64)는 그 기억한 필터값 조정 데이터에 따라 조정 신호(pos, neg)를 출력한다.
필터(63)는 조정 신호(pos, neg)에 필터값으로써 입력 신호(clb0z)의 노이즈 성분을 제거하고 생성한 신호(clbfz)를 컨트롤 해독기(20)와 천이 검출 회로(19a)로 출력한다. 천이 검출 회로(19a)는 입력 신호(clbfz)의 변이를 검출하여 검출 신호(ctd-a)를 출력한다.
제2 변이 검출 회로(62)는 천이 검출 회로(19b)를 포함하고, 그 천이 검출 회로(19b)는 입력 버퍼(13)로부터의 신호(clb0z)의 변이를 검출하여 검출 신호(ctd-r)를 출력한다. 이 검출 신호(ctd-r)의 출력 타이밍과 제1 변이 검출 회로(61)의 검출 신호(ctd-a)의 출력 타이밍의 차는 필터(63)의 필터값에 대응하고 있다.
사용자는 이 DRAM(60)을 실장한 시스템 보드의 상태에 따라 그 시스템 보드의 초기 설정시 등에 있어서 모드 레지스터 세트 커맨드를 발행하여 데이터를 모드 레지스터(64)에 기억시키고, 그 데이터에 기초하여 필터(63)의 필터값을 조정한다.
따라서, 본 실시예의 DRAM(60)은 제2 변이 검출 회로(62)로부터의 검출 신호(ctd-r)에 의해 내부 리프레시 요구가 외부로부터의 액세스 요구인지를 판정함으로써, 내부 리프레시 요구와 외부 액세스 요구가 중복될 경우의 외부 액세스에 요하는 시간을 단축한다. 더욱이, 제1 변이 검출 회로(61)의 필터(63)의 필터값을 시스템 보드의 상태에 따라 조정함으로써, DRAM(60)은 사용자의 시스템에 알맞은 타이밍으로 동작한다.
도 16은 필터(63)의 일례를 도시하는 회로도이다.
필터(63)는 제1 및 제2 지연 회로(71, 72), 래치 회로(73), 제1∼제3 인버터 회로(74∼76), 제1∼제3 NAND 회로(77∼79)로 구성되어 있다.
제1 및 제2 지연 회로(71, 72)는 입력 신호(clb0z)를 입력받는다. 제1 지연 회로(71)는 입력 신호(clb0z)의 하강 엣지를 지연시킨 신호(nfd)를 출력한다. 제2 지연 회로(72)는 입력 신호(clb0z)의 상승 엣지를 지연시킨 신호(nrd)를 출력한다.
입력 신호(clb0z)는 제1 지연 회로(71)의 제1 NOR 회로(81)와 지연 회로(82)에 입력된다. 지연 회로(82)는 직렬 접속된 짝수단(본 실시예에서는 4단)의 인버터 회로(83∼86)로 구성되어 있다. 지연 회로(82)의 출력 신호는 인버터 회로(87)에 출력되고, 인버터 회로(87)의 출력 신호는 제2 NOR 회로(88)에 입력된다. 그 제2 NOR 회로(88)에는 인버터 회로(89)에 의해 조정 신호(pos)를 반전한 신호가 입력된 다. 따라서, 제2 NOR 회로(88)는 조정 신호(pos)가 H 레벨인 경우에 입력 신호(clb0z)를 지연 회로(82)의 4단의 인버터 회로(83∼86)에 의해 지연한 신호를 출력하고, 조정 신호(pos)가 L 레벨인 경우에 L 레벨의 신호를 출력한다. 그 제2 NOR 회로(88)의 출력 신호는 제1 NOR 회로(81)에 입력된다.
지연 회로(82)의 소정단[본 실시예에서는 2단째의 인버터 회로(84)]의 출력 신호는 인버터 회로(90)에 출력되고, 그 인버터 회로(90)의 출력 신호는 제3 NOR 회로(91)에 출력된다. 그 제3 NOR 회로(91)에는 조정 신호(pos)가 입력된다. 따라서, 제3 NOR 회로(91)는 조정 신호(pos)가 L 레벨인 경우에 입력 신호(clb0z)를 지연 회로(82)의 2단의 인버터 회로(83, 84)에 의해 지연한 신호를 출력하고, 조정 신호(pos)가 H 레벨인 경우에 L 레벨의 신호를 출력한다. 그 제3 NOR 회로(91)의 출력 신호는 제1 NOR 회로(81)에 입력된다.
따라서, 제1 NOR 회로(81)는 조정 신호(pos)가 L 레벨인 경우에 입력 신호(clb0z)와 제3 NOR 회로(91)의 출력 신호를 논리 합성한 신호를 출력하고, 조정 신호(pos)가 H 레벨인 경우에 입력 신호(clb0z)와 제2 NOR 회로(88)의 출력 신호를 논리 합성한 신호를 출력한다. 즉, 제1 NOR 회로(81)는 조정 신호(pos)의 레벨에 따라 입력 신호(clOz)를 소정 시간(제1 필터값) 지연시킨 신호, 또는 입력 신호(clb0z)를 제1 필터값보다도 2단분(제2 필터값) 더 많이 지연시킨 신호를 출력한다.
제1 NOR 회로(81)의 출력 신호는 인버터 회로(92)에 입력되고, 인버터 회로(92)의 출력 신호는 제4 NOR 회로(93)에 직접 입력되는 동시에, 직렬 접속된 홀수단의 인버터 회로로 이루어진 지연 회로(94)를 통해 제4 NOR 회로(93)에 입력된다. 그리고, 제4 NOR 회로(93)는 지연 신호(nfd)를 출력한다.
입력 신호(clb0z)는 제2 지연 회로(72)의 인버터 회로(101)에 입력되고, 그 인버터 회로(101)의 출력 신호는 제1 NOR 회로(102)와 지연 회로(103)에 입력된다. 지연 회로(103)는 직렬 접속된 짝수단(본 실시예에서는 4단)의 인버터 회로(104∼107)로 구성되어 있다. 지연 회로(103)의 출력 신호는 인버터 회로(108)에 출력되고, 인버터 회로(108)의 출력 신호는 제2 NOR 회로(109)에 입력된다. 그 제2 NOR 회로(109)에는 인버터 회로(110)에 의해 조정 신호(pos)를 반전한 신호가 입력된다. 따라서, 제2 NOR 회로(109)는 조정 신호(pos)가 H 레벨인 경우에 입력 신호(clb0z)를 지연 회로(103)의 4단의 인버터 회로(104∼107)에 의해 지연한 신호를 출력하고, 조정 신호(pos)가 L 레벨인 경우에 L 레벨의 신호를 출력한다. 그 제2 NOR 회로(109)의 출력 신호는 제1 NOR 회로(102)에 입력된다.
지연 회로(103)의 소정단[본 실시예에서는 2단째의 인버터 회로(105)]의 출력 신호는 인버터 회로(111)에 출력되고, 그 인버터 회로(111)의 출력 신호는 제3 NOR 회로(112)에 출력된다. 그 제3 NOR 회로(112)에는 조정 신호(pos)가 입력된다. 따라서, 제3 NOR 회로(112)는 조정 신호(pos)가 L 레벨인 경우에 입력 신호(clb0z)를 지연 회로(103)의 2단의 인버터 회로(104, 105)에 의해 지연한 신호를 출력하고, 조정 신호(pos)가 H 레벨인 경우에 L 레벨의 신호를 출력한다. 그 제3 NOR 회로(112)의 출력 신호는 제1 NOR 회로(102)에 입력된다.
따라서, 제1 NOR 회로(102)는 조정 신호(pos)가 H 레벨인 경우에 입력 신호(clb0z)와 제2 NOR 회로(109)의 출력 신호를 논리 합성한 신호를 출력하고, 조정 신호(pos)가 L 레벨인 경우에 입력 신호(clb0z)와 제3 NOR 회로(112)의 출력 신호를 논리 합성한 신호를 출력한다. 즉, 제1 NOR 회로(102)는 조정 신호(pos)의 레벨에 따라 입력 신호(clbOz)를 소정 시간(제1 필터값) 지연시킨 신호, 또는 입력 신호(clb0z)를 제1 필터값보다도 2단분(제2 필터값) 더 많이 지연시킨 신호를 출력한다.
제1 NOR 회로(102)의 출력 신호는 인버터 회로(113)에 입력되고, 인버터 회로(113)의 출력 신호는 NAND 회로(114)에 직접 입력되는 동시에, 직렬 접속된 기수단의 인버터 회로로 이루어진 지연 회로(115)를 통해 NAND 회로(114)에 입력된다. NAND 회로(114)의 출력 신호는 인버터 회로(116)에 입력되고, 그 인버터 회로(116)는 지연 신호(nrd)를 출력한다.
제1 지연 신호(nfd)와 제2 지연 신호(nrd)는 래치 회로(73)에 입력된다. 래치 회로(73)는 제1 및 제2 NOR 회로(121, 122)로 구성되어 있다. 제1 지연 신호(nfd)는 제1 NOR 회로(121)에 입력되고, 제2 지연 신호(nrd)는 제2 NOR 회로(122)에 입력된다. 제1 NOR 회로(121)에는 제2 NOR 회로(122)의 출력 신호가 입력되고, 제2 NOR 회로(122)에는 제1 NOR 회로(121)의 출력 신호와 제어 신호(sttz)가 입력된다. 이 제어 신호(sttz)는 칩의 전원 투입시(기동시)에 도시하지 않는 검출 회로에 의해 생성되는 펄스 신호이다.
제1 NOR 회로(121)의 출력 신호는 제1 NAND 회로(77)에 입력되고, 그 제1 NAND 회로(77)에는 인버터 회로(74)에 의해 조정 신호(neg)를 반전한 신호가 입력 된다. 조정 신호(neg)는 제2 NAND 회로(78)에 입력되고, 그 제2 NAND 회로(78)에는 입력 신호(clb0z)가 입력된다. 제1 및 제2 NAND 회로(77, 78)의 출력 신호는 제3 NAND 회로(79)에 입력되고, 그 제3 NAND 회로(79)의 출력 신호는 직렬 접속된 2단의 인버터 회로(75, 76)의 초단에 입력되며, 최종단의 인버터 회로(76)는 신호(clbfz)를 출력한다.
제1 NAND 회로(77)는 H 레벨의 조정 신호(neg)에 응답하여 H 레벨의 신호를 출력하고, L 레벨의 조정 신호(neg)에 응답하여 제1 및 제2 지연 신호(nfd, nrd)를 래치한 신호를 반전하여 출력한다.
제2 NAND 회로(78)는 H 레벨의 조정 신호(neg)에 응답하여 입력 신호(clb0z)를 반전한 신호를 출력하고, L 레벨의 조정 신호(neg)에 응답하여 H 레벨의 신호를 출력한다.
따라서, 필터(63)는 H 레벨의 조정 신호(neg)에 응답하여 입력 신호(clb0z)를 제1 및 제3 NAND 회로(78, 79) 및 인버터 회로(75, 76)를 통해 신호(clbfz)로서 출력한다. 한편, 필터(63)는 도 17에 도시된 바와 같이, L 레벨의 조정 신호(neg)에 응답하여 조정 신호(pos)에 따라 제1 또는 제2 필터값으로써 지연시킴으로써 노이즈 성분을 제거한 신호(clbfz)를 출력한다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 필터(54)를 그 필터값을 조정할 수 있도록 구성하였다. 그 결과, 필터값을 사용자의 시스템 보드에 있어서의 노이즈에 따라 설정함으로써, 입력 신호(in)에 대하여 내부 회로가 동작하기까지의 시간을 최적화할 수 있다.
(2) 필터(54)의 필터값을 조정하는 필터값 조정 회로(53)를 구비하였다. 그 결과, 시스템 보드에 따라 사용자가 필터값을 용이하게 변경할 수 있다.
(3) DRAM(60)에 적용했을 경우, 필터값 조정 회로인 모드 레지스터는 외부 커맨드에 응답하여 외부 어드레스 신호를 필터값을 설정하기 위한 데이터로서 기억한다. 그 결과, 필터값을 사용자가 시스템 보드에 따라 간단한 시퀀스로 용이하게 설정할 수 있다.
또한, 상기 각 실시예는 이하의 형태로 변경하여도 좋다.
·상기 제2 실시예에서는, 모드 레지스터 세트 커맨드에 의해 레지스터(56, 64)에 필터값을 설정하기 위한 데이터를 기억시키도록 했지만, 테스트 모드에 엔트리하기 위한 커맨드 등의 다른 커맨드에 의해 설정하여도 좋다. 또한, 데이터의 기억에 레지스터(56, 64)를 이용하였지만, 퓨즈의 트리밍에 의해 필터값을 설정하도록 하여도 좋다.
·상기 제2 실시예에서는, 조정 신호(pos)에 의해 필터(63)의 필터값을 2단계로 조정하도록 하였지만, 3단계 이상으로 조정할 수 있도록 구성하여도 좋다. 그 경우, 모드 레지스터[64: 필터값 조정 회로(53)]는 조정할 수 있는 단계에 따른 신호를 출력하도록 구성하는(조정하는 단계에 따른 복수의 레지스터를 갖춘) 것은 물론이다.
·상기 각 실시예에서는, 메인 신호 생성 회로(34)는 판정 신호(S5, S13)에 기초하여, 제1 출력 신호(S2, S11) 또는 판정 신호(S5, S13)로부터 메인 신호(S6, S14)를 생성하도록 하였지만, 제2 신호 처리 회로(32, 52)로부터의 제2 출력 신호(S3, S12)를 메인 신호 생성 회로(34)에 공급하고, 판정 신호(S5, S13)에 기초하여 제1 출력 신호(S2, S11) 또는 제2 출력 신호(S3, S12)로부터 메인 신호(S6, S14)를 생성하도록 하여도 좋다.
이상의 여러 가지 실시예를 정리하면, 이하와 같이 된다.
(부기 1) 제1 제어 신호와 제2 제어 신호의 각각에 응답하여 내부 회로를 제어하기 위한 메인 신호를 생성하는 제어 회로에 있어서,
상기 제1 제어 신호를 필터를 통해 신호 처리한 제1 신호를 생성하는 제1 신호 처리 회로와,
상기 제1 제어 신호를 필터링없이 신호 처리하여 제2 신호를 생성하는 제2 신호 처리 회로와,
상기 제2 신호와 상기 제2 제어 신호를 수신하고, 양 신호에 대해 우선 판정을 행하여 판정 신호를 생성하는 아비터와,
상기 판정 신호에 기초하여, 그 판정 신호 또는 상기 제1 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로를 구비한 것을 특징으로 하는 제어 회로.
(부기 2) 상기 아비터는 상기 제2 제어 신호에 기초하여 상기 내부 회로를 내부 신호로 트리거하는 내부 동작을 하게 할 것인지, 상기 제1 제어 신호로 트리거하는 외부 동작을 하게 할 것인지를 판정하는 것을 특징으로 하는 부기 1 기재의 제어 회로.
(부기 3) 상기 필터는 조정 신호에 기초하여 필터값을 변경할 수 있도록 구성되어 있는 것을 특징으로 하는 부기 1 또는 2 기재의 제어 회로.
(부기 4) 상기 조정 신호를 생성하는 필터값 조정 회로를 구비한 것을 특징으로 하는 부기 3 기재의 제어 회로.
(부기 5) 상기 조정 회로는 상기 조정 신호를 생성하기 위한 데이터를 기억하는 레지스터와, 상기 레지스터에 데이터를 설정하기 위한 세트 회로로 구성된 것을 특징으로 하는 부기 4 기재의 제어 회로.
(부기 6) 상기 조정 회로는 외부로부터의 제어 신호에 기초하여 상기 조정 신호를 생성하기 위한 데이터를 기억하는 것을 특징으로 하는 부기 4 또는 5 기재의 제어 회로.
(부기 7) 셀프 리프레시 기능을 갖는 반도체 기억 장치에 있어서,
외부 액세스 요구 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 검출 신호를 생성하는 제1 변이 검출 회로와,
상기 외부 액세스 요구 신호의 변이를 검출한 제2 검출 신호를 생성하는 제2 변이 검출 회로와,
상기 제2 검출 신호와 내부 리프레시 요구 신호에 기초하여 외부 액세스 요구와 내부 리프레시 요구 중 어느 것을 우선할 것인지를 나타내는 판정 신호를 생성하는 아비터와,
상기 판정 신호에 기초하여 상기 제1 검출 신호 또는 상기 판정 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
(부기 8) 셀프 리프레시 기능을 갖는 반도체 기억 장치에 있어서,
외부 액세스 요구 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 검출 신호를 생성하는 제1 변이 검출 회로와,
상기 외부 액세스 요구 신호의 변이를 검출한 제2 검출 신호를 생성하는 제2 변이 검출 회로와,
상기 판정 신호에 기초하여 상기 제1 검출 신호 또는 상기 판정 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로와,
외부 어드레스 신호의 노이즈 성분을 제거하는 필터를 포함하고, 그 필터의 출력 신호의 변이를 검출한 제1 어드레스 검출 신호를 생성하는 제1 어드레스 변이 검출 회로와,
상기 외부 어드레스 신호의 변이를 검출한 제2 어드레스 검출 신호를 생성하는 제2 어드레스 변이 검출 회로와,
상기 제1 검출 신호와 상기 제1 어드레스 검출 신호를 논리 합성하는 제1 신호 합성 회로와,
상기 제2 검출 신호와 상기 제2 어드레스 검출 신호를 논리 합성하는 제2 신호 합성 회로와,
상기 제2 신호 합성 회로의 출력 신호와 상기 내부 리프레시 요구 신호를 논리 합성하여 외부 액세스 요구와 내부 리프레시 요구 중 어느 것을 우선할 것인지를 나타내는 판정 신호를 생성하는 아비터를 구비한 것을 특징으로 하는 반도체 기억 장치.
(부기 9) 상기 필터는 조정 신호에 기초하여 필터값을 변경할 수 있도록 구 성되어 있는 것을 특징으로 하는 부기 7 또는 8 기재의 반도체 기억 장치.
(부기 10) 상기 조정 신호를 생성하는 필터값 조정 회로를 구비한 것을 특징으로 하는 부기 9 기재의 반도체 기억 장치.
(부기 11) 상기 조정 회로는 상기 조정 신호를 생성하기 위한 데이터를 기억하는 레지스터와, 상기 레지스터에 데이터를 설정하기 위한 세트 회로로 구성된 것을 특징으로 하는 부기 10 기재의 반도체 기억 장치.
(부기 12) 상기 조정 회로는 커맨드를 접수하고, 그 커맨드에 응답하여 외부로부터의 신호에 기초하여 상기 조정 신호를 생성하기 위한 데이터를 기억하는 것을 특징으로 하는 부기 10 또는 11 기재의 반도체 기억 장치.
이상 상세히 설명한 바와 같이, 본 발명에 따르면, 내부 요구와 외부 요구가 중복될 경우의 외부 요구에 대한 디바이스의 응답 속도를 고속화할 수 있는 제어 회로 및 반도체 기억 장치를 제공할 수 있다.

Claims (10)

  1. 반도체 장치의 내부 회로에 연결된 제어 회로로서,
    상기 제어 회로는 상기 내부 회로를 제어하기 위해 제1 제어 신호와 제2 제어 신호에 기초하여 메인 신호를 생성하며, 상기 제어 회로는,
    상기 제1 제어 신호를 필터링하는 필터를 포함하며, 상기 제1 제어 신호를 수신하여 그 제1 제어 신호로부터 제1 처리 신호를 생성하는 제1 신호 처리 회로와;
    상기 제1 제어 신호를 수신하여 제2 처리 신호를 생성하는 제2 신호 처리 회로와;
    상기 제2 처리 신호와 제2 제어 신호를 수신하여 상기 제2 처리 신호와 제2 제어 신호 중 어느 것을 우선적으로 이용할지를 판정한 다음, 그 판정에 기초하여 판정 신호를 생성하는 아비터와;
    상기 제1 신호 처리 회로와 아비터에 연결되어 있으며, 상기 판정 신호에 따라 상기 제1 처리 신호 또는 판정 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로
    를 포함하는 것인 제어 회로.
  2. 제1항에 있어서, 상기 필터는 조정 신호에 따라 변경되는 특성값을 갖는 것인 제어 회로.
  3. 제1항에 있어서, 상기 아비터는 상기 제2 제어 신호에 기초하여 내부 제어를 통해 상기 내부 회로를 동작할 것인지, 또는 상기 제1 제어 신호에 따라 외부 제어를 통해 상기 내부 회로를 동작할 것인지를 판정하는 것인 제어 회로.
  4. 내부 리프레시 요구 신호에 기초하여 셀프 리프레시 동작을 수행하는 반도체 기억 장치로서,
    외부 액세스 요구 신호를 수신하여 그 외부 액세스 요구 신호의 노이즈 성분을 제거하는 필터를 포함하고, 상기 필터의 출력 신호의 변이를 검출한 다음, 그 검출에 기초하여 제1 검출 신호를 생성하는 제1 검출 회로와;
    상기 외부 액세스 요구 신호를 수신하여 그 외부 액세스 요구 신호의 변이를 검출한 다음, 그 검출에 기초하여 제2 검출 신호를 생성하는 제2 검출 회로와;
    상기 제2 검출 회로에 연결되어 있으며, 상기 제2 검출 신호와 상기 내부 리프레시 요구 신호에 기초하여, 상기 외부 액세스 요구와 내부 리프레시 요구 중 어느 것을 우선적으로 이용할지를 나타내는 판정 신호를 생성하는 아비터와;
    상기 제1 검출 회로와 아비터에 연결되어 있으며, 상기 반도체 기억 장치의 내부 회로를 제어하기 위하여 상기 판정 신호에 따라 상기 제1 검출 신호 또는 판정 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로
    를 포함하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 필터는 조정 신호에 따라 변경되는 특성값을 갖는 것인 반도체 기억 장치.
  6. 내부 리프레시 요구 신호에 기초하여 셀프 리프레시 동작을 수행하는 반도체 기억 장치로서,
    외부 액세스 요구 신호를 수신하여 그 외부 액세스 요구 신호의 노이즈 성분을 제거하는 제1 필터를 포함하고, 상기 제1 필터의 출력 신호의 변이를 검출한 다음, 그 검출에 기초하여 제1 검출 신호를 생성하는 제1 검출 회로와;
    상기 외부 액세스 요구 신호를 수신하여 그 외부 액세스 요구 신호의 변이를 검출한 다음, 그 검출에 기초하여 제2 검출 신호를 생성하는 제2 검출 회로와;
    외부 어드레스 신호를 수신하여 그 외부 어드레스 신호의 노이즈 성분을 제거하는 제2 필터를 포함하고, 상기 제2 필터의 출력 신호의 변이를 검출한 다음 그 검출에 기초하여 제1 어드레스 검출 신호를 생성하는 제1 어드레스 변이 검출 회로와;
    상기 외부 어드레스 신호를 수신하여 그 외부 어드레스 신호의 변이를 검출한 다음, 그 검출에 기초하여 제2 어드레스 검출 신호를 생성하는 제2 어드레스 변이 검출 회로와;
    상기 제1 검출 회로와 제1 어드레스 변이 검출 회로에 연결되어 있으며, 상기 제1 검출 신호와 제1 어드레스 검출 회로로 논리 동작을 수행한 다음, 그 논리 동작의 결과에 기초하여 제1 합성 신호를 생성하는 제1 신호 합성 회로와;
    상기 제2 검출 회로와 제2 어드레스 변이 검출 회로에 연결되어 있으며, 상기 제2 검출 신호와 제2 어드레스 검출 회로로 논리 동작을 수행한 다음, 그 논리 동작의 결과에 기초하여 제2 합성 신호를 생성하는 제2 신호 합성 회로와;
    상기 제2 신호 합성 회로에 연결되어 있으며, 상기 제2 합성 신호와 내부 리프레시 요구 신호로 논리 동작을 수행한 다음, 그 논리 동작의 결과에 기초하여 외부 액세스 요구와 내부 리프레시 요구 중 어느 것을 우선적으로 이용할지를 나타내는 판정 신호를 생성하는 아비터와;
    상기 제1 신호 합성 회로와 아비터에 연결되어 있으며, 상기 반도체 기억 장치의 내부 회로를 제어하기 위하여 상기 판정 신호에 따라 상기 제1 검출 신호 또는 판정 신호로부터 메인 신호를 생성하는 메인 신호 생성 회로
    를 포함하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 및 제2 필터는 각각 조정 신호에 따라 변경되는 특성값을 갖는 것인 반도체 기억 장치.
  8. 삭제
  9. 삭제
  10. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959341B2 (ja) * 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
US6771554B1 (en) * 2002-09-11 2004-08-03 Nanoamp Soutions, Inc Access delay test circuit for self-refreshing DRAM
KR100574961B1 (ko) * 2003-12-20 2006-05-02 삼성전자주식회사 입력버퍼 및 이를 구비하는 반도체 장치
US7167400B2 (en) * 2004-06-22 2007-01-23 Micron Technology, Inc. Apparatus and method for improving dynamic refresh in a memory device
JP4516483B2 (ja) * 2005-06-07 2010-08-04 富士通セミコンダクター株式会社 半導体記憶装置及び情報処理システム
JP4996191B2 (ja) * 2006-10-02 2012-08-08 株式会社東芝 半導体記憶装置の制御方法
KR100863026B1 (ko) 2007-08-10 2008-10-13 주식회사 하이닉스반도체 반도체 집적 회로의 신호 전송 장치
EP2433366B1 (en) * 2009-05-19 2018-12-19 Marvell World Trade Ltd. Transmit architecture for wireless multi-mode applications
KR200451841Y1 (ko) * 2010-10-21 2011-01-14 김기홍 다기능 로우프 밴드 운동기구

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807196A (en) * 1986-03-24 1989-02-21 Nec Corporation Refresh address counter test control circuit for dynamic random access memory system
JPS63155494A (ja) * 1986-12-19 1988-06-28 Fujitsu Ltd 擬似スタテイツクメモリ装置
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
KR900019010A (ko) * 1989-05-08 1990-12-22 와따나베 히로시 메모리 카트리지 및 메모리 제어방법
US5469559A (en) * 1993-07-06 1995-11-21 Dell Usa, L.P. Method and apparatus for refreshing a selected portion of a dynamic random access memory
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
KR0167299B1 (ko) * 1995-12-21 1999-02-01 문정환 메모리의 컬럼스위치 인에이블신호 발생회로
US6028804A (en) * 1998-03-09 2000-02-22 Monolithic System Technology, Inc. Method and apparatus for 1-T SRAM compatible memory
JP4270707B2 (ja) * 1999-04-09 2009-06-03 株式会社東芝 ダイナミック型半導体記憶装置
JP3778417B2 (ja) * 2000-02-29 2006-05-24 富士通株式会社 半導体記憶装置

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