CN1380660A - 控制电路和半导体存储器装置 - Google Patents

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Abstract

一种控制电路,它能在一装置内部控制请求与外部控制请求重叠时提高对来自外部装置的控制请求的响应速度。该控制电路包括第一信号处理单元(31),用于接收第一控制信号和产生第一处理信号。第一信号处理单元包括滤波器(35)用于对第一控制信号滤波。第二信号处理单元(32)接收第一控制信号并产生第二处理信号。仲裁器(33)接收第二处理信号和第二控制信号,确定对所接收的信号中的哪一个给予优先权,并根据确定结果产生确定信号。主信号发生器(34)根据确定信号由该确定信号或第一处理信号产生主信号。

Description

控制电路和半导体存储器装置
技术领域
本发明涉及及根据外部操作请求和内部操作请求控制内部电路的一种控制电路以及包括这种控制电路的半导体存储器装置。
背景技术
现今，在电子信息装置中使用具有大存储器容量的动态随机存取存储器(DRAM)。DRAM具有一种自刷新功能，它根据一个内部电路的计数器操作刷新存储器存储单元(cell)的数据。提供了自刷新功能的DRAM不需要外部的刷新操作。这样，功耗降低了而且关于DRAM的电路设计变得更为方便。
图1是方框电路图，显示一个DRAM 100的现有技术输入电路部分，该DRAM 100具有自刷新功能。
DRAM 100接收输出启动(enable)信号/OE、写启动信号/WE和芯片启动信号/CE1，它们都是控制信号。信号/OE、/WE、/CE1、分别经由输入缓存器11、12、13提供给滤波器14、15、16。输入缓存器11-13每个都是输入初始级电路，它把输入信号转换成其电平与装置内部电压相对应的信号，它是例如CMOS变换器电路或C/M(电流镜象)差分放大电路。
滤波器14-16每个消除从外部电路提供的信号中的噪声分量，如突跳(glitch)。DRAM的数据使用电荷保持技术来保持。当在输入信号中包括了未确定的噪声时，字线(word line)电平被转到装置的内部操作尚未被确定的状态。消除噪声分量防止存储器单元的数据受到损害。
每个信号的噪声状态根据使用DRAM 100的系统板而改变。这样，滤波器14-16通常被设计成抗在最坏情况中可能产生的噪声。因此，滤波器14-16的设定值通常限制读和写数据的存取时间。这样，设定值显著影响存取时间。
滤波器14、15、16的输出信号oeb5z、web5z、clb5z提供给第一、第二和第三控制转换(transition)检测器(CTD)17、18、19，并提供给控制数据解码器(CTLDEC)20。转换检测器17、18、19每个检测输入信号状态的转换并产生检测信号oerex，werex，cerex。
控制解码器20根据外部控制信号(在本例中是芯片启动信号/CE1、输出启动信号/OE和写启动信号/WE)的电平(高电平或低电平)来解码命令。这些命令包括例如写命令和读命令等。控制解码器20根据解码的命令向启动脉冲信号发生器(ACTPGEN)21提供控制信号(例如根据写命令的写控制信号wrz和根据读命令的读控制信号rdz)。
外部地址信号Add经由输入缓存器22和滤波器23提供给地址转换检测器(ATD)24。地址转换检测器24检测外部地址信号Add的转换(例如外部地址信号Add最低位A(0)的改变)并产生检测信号adrex。
各转换检测器17、18、19的检测信号oerex，werex，cerex，adrex以及地址转换检测器24的检测信号adrex被提供给地址转换检测信号(ATDS)发生器(ATDGEN)25。
ATDS发生器25对检测信号oerex，werex，cerex，adrex进行逻辑运算并根据最终提供的控制信号/OE、/WE、/CE1以及外部地址信号Add产生一个启动信号atdpz。启动信号atdpz被提供给外部启动锁存发生器(active latch generator)(EALGEN)26和刷新控制器(REFCTL)27。
外部启动锁存发生器26产生一个主信号mpealz并把该主信号mpealz提供给启动脉冲信号发生器21，该主信号mpealz根据启动信号atdpz启动一个装置。
启动脉冲信号发生器21根据来自控制解码器20的控制信号wrz，rdz以及主信号mpealz产生写信号wrtz，读信号redz以及启动脉冲信号actpz。启动脉冲信号actpz被提供给行地址发生器(RASGEN)28。启动脉冲信号actpz启动行电路，它控制与存储器存储单元相连的字线(wordline)或与位线相连的读出放大器，还启动列电路，它控制与数据总线相连的列门。
刷新控制器27是一个所谓的仲裁器。刷新控制器27确定是选择(把优选权给予)一个内部刷新请求(自刷新请求信号srtz)还是选择来自外部装置的存取请求(启动信号atdpz)，并根据这一确定产生一个确定信号refz。确定信号refz被提供给行地址发生器28。
行地址发生器28根据确定信号refz和启动脉冲信号actpz产生字线选择信号的基信号rasz。当刷新控制器27选择内部刷新请求时，根据基信号rasz启动对应于刷新地址的字线。当选择外部存取请求时，根据基信号rasz启动对应于外部地址信号Add的字线。刷新地址是由地址计数器(未示出)产生的。
现在将讨论DRAM 100的操作。
[当响应一个外部存取请求时]
图2是当响应来自外部装置的存取请求时画出的波形图。
当芯片启动信号/CE1变低时，各转换检测器17、18、19的检测信号oerex、werex、cerex被输出。然后，ATDS发生器25产生启动信号atdpz。根据启动信号atdpz，产生主信号mpealz，根据主信号mpealz，产生启动脉冲信号actpz。
当响应一个外部存取请求时，自刷新请求信号srtz为低。这样，确定信号refz保持不变(低电平)。启动脉冲信号发生器21根据来自外部启动锁存发生器26的主信号mpealz和来自控制解码器20的控制信号wrz、rdz，产生启动脉冲信号actpz和写信号wrtz或读信号redz。写信号wrtz指示写方式，而读信号redz指示读方式。控制信号(/WE，/OE)的电平确定要产生写信号wrtz和读信号redz二者当中的哪一个。
行地址发生器28根据启动脉冲信号actpz产生基信号rasz，它选择字线。由于响应基信号rasz的电路并没有刷新请求，所以选择了对应于外部地址信号Add的字线。
[当选择刷新请求时]
图3是当刷新请求和外部存取请求彼此重叠(overlap)而且选择了刷新请求时画出的波形图。
当选择刷新请求时，刷新控制器27将启动信号atdpz与内部刷新请求信号srtz进行比较。如果刷新请求信号srtz早于启动信号atdpz，则刷新控制器27输出处在高电平的确定信号refz。这样，行地址发生器28把优先权给予内部刷新请求并产生基信号rasz，以启动对应于该内部刷新地址的字线。
然后，当刷新操作完成时，行地址发生器28根据启动脉冲信号actpz产生基信号rasz。这一信号启动对应于外部地址信号Add的字线。
于是，当把优先权给予内部刷新操作时，刷新控制器27产生基信号rasz，它启动对应于外部地址信号Add的字线。
[当选择外部存取请求时]
图4是当刷新请求和外部存取请求彼此重叠而且选择了外部存取请求时画出的波形图。
当刷新控制器27确定刷新请求信号srtz迟于启动信号atdpz时，刷新控制器27输出处于低电平的确定信号refz。这样，行地址发生器28把优先权给予外部存取请求并产生基信号rasz，以启动对应于外部地址信号Add的字线。
然后，当外部存取操作完成时，行地址发生器28根据刷新请求信号srtz产生基信号rasz。这一信号启动对应于内部刷新地址的字线。
以这种方式，在一个装置中自动进行刷新操作的存储器(DRAM)在内部刷新请求和来自外部装置的存取请求彼此重叠时基本上是把优先权给予内部刷新操作以保持存储器存储单元的信息。这是因为内部刷新请求定时(刷新间隔)是由存储器存储单元的存储器保持容量(数据保持时间)确定的。
于是，当内部刷新请求和来自外部装置的存取请求彼此重叠时，该装置相对于外部存取请求的响应时间是外部装置完成存取操作所需要的正常时间和完成内部刷新操作所需的时间之和。于是，该装置响应外部存取请求所需的时间大约比外部存取请求和内部刷新请求彼此不重叠时所需时间长两倍。响应时间的增加使得难于提高装置的速度。
发明内容
本发明的一个目的是提供一种控制电路，它能在一装置的内部控制请求与外部控制请求重叠时提高对来自外部装置的控制请求的响应速度，并提供包括这种控制电路的半导体装置。
为达到上述目的，本发明提供一种控制电路，该电路连接到一个半导体装置的内部电路。该控制电路根据第一控制信号和第二控制信号产生一个主信号以控制该内部电路。该控制电路包括第一信号处理单元用于接收第一控制信号并由第一控制信号产生第一处理信号。第一信号处理单元包括一个滤波器用于过滤第一控制信号。第二信号处理单元接收第一控制信号并产生第二处理信号。一个仲裁器接收第二处理信号和第二控制信号，确定要对第二处理信号和第二控制信号二者中的哪一个给予优选权，并根据这一确定产生确定信号。主信号发生器连接到第一信号处理电路和仲裁器，并根据该确定信号由确定信号或第一处理信号产生主信号。
本发明的又一方面是一个半导体存储器装置，用于根据内部刷新请求信号进行自刷新操作。该装置有一个第一检测单元，其中包括一个滤波器用于接收外部存取请求信号并从该外部存取请求信号中消除噪声分量。第一检测单元检测滤波器输出信号的转换，并根据检测结果产生第一检测信号。第二检测单元接收外部存取请求信号，检测外部存取请求信号的转换，并根据检测结果产生第二检测信号。一个仲裁器连接到第二检测单元并根据第二检测信号和内部刷新请求信号产生一个确定信号。该确定信号指明要对外部存取请求和内部刷新请求中的哪能一个给予优先权。一个主信号发生器连接到第一检测单元和仲裁器，并根据确定信号由第一检测信号或确定信号产生主信号，以控制该装置的内部电路。
本发明的又一方面是一个半导体存储器装置，用于根据内部刷新请求信号进行自刷新操作。该装置有第一检测单元，其中包括第一滤波器用于接收外部存取请求信号和从外部存取请求信号中消除噪声分量。第一检测单元检测第一滤波器输出信号的转换并根据检测结果产生第一检测信号。第二检测单元接收外部存取请求信号，检测外部存取请求信号的转换，并根据检测结果产生第二检测信号。第一地址转换检测单元包括第二滤波器用于接收外部地址信号和从外部地址信号中消除噪声分量。第一地址转换检测单元检测第二滤波器输出信号的转换并根据检测结果产生第一地址检测信号。第二地址转换检测单元接收外部地址信号，检测该外部地址信号的转换，并根据检测结果产生第二地址检测信号。第一信号合成电路连接到第一检测单元和第一地址转换检测单元，对第一检测信号和第一地址检测信号进行逻辑运算，并根据逻辑运算结果产生第一合成信号。第二信号合成电路连接到第二检测单元和第二地址转换单元，对第二检测信号和第二地址检测信号进行逻辑运算，并根据逻辑运算结果产生第二合成信号。一个仲裁器连接到第二信号合成电路，对第二合成信号和内部刷新请求信号进行逻辑运算，并根据逻辑运算结果产生确定信号。该确定信号指示要对外部存取请求和内部刷新请求中的哪一个给予优先权。一个主信号发生器连接到第一信号合成电路和该仲裁器，根据确定信号由第一检测信号或确定信号产生一个主信号，以控制该装置的内部电路。
由下文中结合附图所作的描述，将清楚看出本发明的其他方面和优点，这些附图示例性地说明本发明的原理。
附图说明
通过参考下文中结合附图对当前优选实施例的描述，可以最好地理解本发明及其目的和优点，在这些附图中：
图1是示意性方框电路图，显示现有技术的半导体存储器装置；
图2是时间波形图，显示图1的半导体存储器装置操作；
图3是时间波形图，显示图1的半导体存储器装置的操作；
图4是时间波形图，显示图1的半导体存储器装置的操作；
图5是根据本发明第一实施例的控制器的示意性方框电路图；
图6是根据本发明第二实施例的半导体存储器装置的示意性方框电路图；
图7是图6的装置中使用的输入缓存器的电路图；
图8是图6的装置中使用的一个滤波器的示意性电路图；
图9是图6的装置中使用的另一个滤波器的示意性电路图；
图10是图6的装置中使用的转换检测器的示意性电路图；
图11是图6的装置中使用的控制解码器的示意性电路图；
图12是图6的装置中使用的转换检测信号发生器的示意性电路图；
图13是图6的装置中使用的外部启动锁存发生器的示意性电路图；
图14是图6的装置中使用的启动脉冲发生器的示意性电路图；
图15是图6的装置中使用的刷新控制器的示意性电路图；
图16是图6的装置中使用的行地址发生器的示意性电路图；
图17是图6的装置的波形图；
图18是根据本发明第三实施例的控制器的示意性方框电路图；
图19是根据本发明第四实施例的半导体存储器装置的示意性方框电路图；
图20是图19的装置中使用的滤波器的示意性电路图；以及
图21是图19的装置的波形图。
具体实施方式
在附图中，所有类似部件使用类似的数字表示。
(第一实施例)
图5是根据本发明第一实施例的控制电路的示意性方框电路图。该控制电路应用于半导体装置的输入电路部分30。输入电路30包括第一和第二信号处理单元31、32，仲裁器33以及主信号发生器34。
第一和第二信号处理单元31、32连接到同一外部终端p1并经过外部终端P1接收输入信号(第一控制信号)IN。输入信号IN是一个外部请求信号，它使半导体装置的内部电路(未示出)进行一个预先确定的处理。
第一信号处理单元31包括滤波器35和信号处理电路36。滤波器35对输入信号IN进行预先确定的滤波过程，以产生一个去掉噪声的信号S1，从中已去掉了诸如突跳等噪声分量。去掉噪声的信号S1被提供给信号处理电路36。
信号处理电路36对去掉噪声的信号S1进行预先确定的信号处理以产生第一输出信号(第一处理信号)S2。第一输出信号S2被提供给主信号发生器34。
第二信号处理单元32包括信号处理电路37。信号处理电路37对输入信号进行预先确定的信号处理并产生第二输出信号(第二处理信号)S3。第二输出信号S3被提供给仲裁器33。信号处理电路37的结构与信号处理电路36的结构相同。
仲裁器33接收第一信号(第二控制信号)S4和第二输出信号S3。第一信号S4是由信号发生器产生的内部请求信号，它使半导体装置的内部电路进行预先确定的处理。仲裁器33确定对第一信号S4还是对第二输出信号S3给予优先权，并根据确定结果产生一个确定信号S5。确定信号S5被提供给主信号发生器34。仲裁器33例如对第一信号S4和第二输出信号S3进行逻辑运算，以产生确定信号S5。
主信号发生器34接收第一输出信号S2和确定信号S5，对这两个信号S2和S5进行逻辑运算并产生主信号S6。
第一输出信号S2的波形与第二输出信号S3的波形基本相同。因此，在仲裁器33中，由第二输出信号S3得到与使用第一输出信号S2时类似的确定结果。
由于第一信号处理单元31包括滤波器35，故在第二输出信号S3之后产生第一输出信号S2。于是，仲裁器33使用第二输出信号S3进行确定从而产生确定信号S5要早于使用第一输出信号S2进行确定。
主信号发生器34通过对来自仲裁器33的确定信号S5和第一输出信号S2进行逻辑运算来产生主信号。于是，主信号S6的产生早于仲裁器使用第一输出信号S2进行确定。这样，半导体装置的内部电路根据主信号S6快速地进行操作。
第一实施例的半导体存储器装置的输入电路部分(控制电路)30有下述优点：
(1)输入电路部分30的仲裁器33经由第二信号处理单元32接收第二输出信号S3，而第二信号处理单元32不包括滤波器。仲裁器33确定把优先权给予第二输出信号S3或者第一信号S4，并根据确定结果产生确定信号S5。确定信号S5的产生早于根据第一信号处理单元31的第一输出信号S2来产生确定信号，第一信号处理单元31包括一个滤波器。主信号发生器34根据确定信号S5产生主信号S6并把主信号S6提供给半导体存储器装置的内部电路。这样，该半导体装置的内部电路的操作早于仲裁器33根据第一输出信号进行的确定操作。
(第二实施例)
图6是一个方框电路图，显示一个DRAM 40的输入电路部分，DRAM40具有在装置中自动进行自刷新的功能。
DRAM 40接收输出启动信号/OE、写启动信号/WE和芯片启动信号/CE1，它们是控制信号。信号/OE、/WE、/CE1被分别提供给输入缓存器(输入端初级电路)11、12、13。
第一输入缓存器11把输入信号/OE变换成其电平对应于该装置内部电压的信号，并把这个变换电平后的输入信号/OE提供给第一转换检测单元(第一检测单元)41a和第二转换检测单元(第二检测单元)41b。以同样方式。第二输入缓存器12把变换电平后的输入信号/WE提供给第三转换检测单元(第一检测单元)42a和第四转换检测单元(第二检测单元)42b。第三输入缓存器13把输入信号/CE1变换成其电平对应于该装置内部电压的信号clboz，并把变换电平后的输入信号clboz提供给第五转换检测单元(第一检测单元)43a和第六转换检测单元(第二检测单元)43b。
图7的电路图显示第三输入缓存器的一个例子。启动信号enx由一个输入缓存器提供，该输入缓存器从外部装置接收第二芯片启动信号CE2(未示出)。当启动信号enx为低电平时，第三输入缓存器13接收一个外部信号(芯片启动信号/CE1)。第三输入缓存器13把芯片启动信号/CE1变换成对应于内部电压的电平产生变换后的启动信号clboz。第一和第二输入缓存器11、12的构成与第三输入缓存器13的构成相同。
第一转换检测单元41a包括第一请求信号滤波器(第一滤波器)14和第一转换检测器17a。第一请求信号滤波器从来自第一输入缓存器11的信号中去掉噪声分量，如突跳，并生去掉噪声的信号oeb5z。去掉噪声的信号oeb5z被提供给第一转换检测器17a和控制解码器20。第一转换检测器17a检测去掉噪声的信号oeb5z的转换并产生第一控制转换检测信号(第一检测信号)oerex-a。第一控制转换检测信号oerex-a被提供给第一信号合成电路44或第一转换检测信号发生器(第一ATDGEN)25。
第二转换检测单元41b包括第二转换检测器17b。第二转换检测器17b检测由第一输入缓存器11提供的信号的转换，并产生第二控制转换检测信号(第二检测信号)oerex-r。第二控制转换检测信号oerex-r被提供给第二转换检测信号发生器(第二ATDGEN或第二信号合成电路)49。
第二转换检测器17b的结构与第一转换检测器17a的结构相同。因此，第二控制转换检测信号oerex-r的波形与第一控制转换检测信号oerex-a的波形基本相同，但在检测信号oerex-a之前输出。
第三转换检测单元42a包括第二请求信号滤波器(第一滤波器)15以及第三转换检测器18a。第二请求信号滤波器15去掉从第二输入缓存器12接收的信号中的噪声分量，并产生第二去掉噪声后的信号web5z。第二去掉噪声后的信号web5z被提供给第三转换检测器18a和控制解码器20。第三转换检测器18a检测第二去掉噪声后的信号web5z的转换并产生第三控制转换检测信号(第一检测信号)werex-a。第三控制转换检测信号werex-a被提供给第一ATDGEN25。
第四转换检测单元42b包括第四转换检测器18b。第四转换检测器18b检测由第二输入缓存器12提供的信号的转换，并产生第四控制转换检测信号(第二检测信号)werex-r。第四控制转换检测信号werex-r被提供给第二ATDGEN49。
第四转换检测器18b的结构与第三转换检测器18a的结构相同。因此，第四控制转换检测信号werex-r的波形与第三控制转换检测信号werex-a的波形基本相同，但在检测信号werex-a之前输出。
第五转换检测单元43a包括第三请求信号滤波器(第一滤波器)16和第五转换检测器19a。第三请求信号滤波器16去掉从外部装置接收的信号中的噪声分量，并产生第三去掉噪声后的信号clb5z。第三去掉噪声后的信号clb5z被提供给第五转换检测器19a和控制解码器20。
图8的电路图显示第三请求信号滤波器16的一个例子。第一和第二请求信号滤波器14、15的结构与第三请求信号滤波器16的结构相同。滤波器14-16可按图9所示构成。
图10的电路图显示第五转换检测器19a的一个例子。第五转换检测器19a检测输入信号clb5z的转换并产生第五控制转换检测信号(第一检测信号)ctd-a。检测信号ctd-a被提供给第一ATDGEN25。当输入信号clb5z从高电平转到低电平或从低电平转到高电平时，第五转换检测器19a产生一个单脉冲检测信号ctd-a。第一、第二、第三和第四转换检测器17a、17b、18a、18b的结构与第五转换检测器19a的结构相同。
第六转换检测单元43b包括第六转换检测器19b。第六转换检测器19b检测输入信号clboz的转换并产生第六控制转换检测信号(第二检测信号)ctd-r。第六控制转换检测信号ctd-r被提供给第二ATDGEN49。
第六转换检测器19b的结构与第五转换检测器19a的结构相同。因此，第六控制转换检测信号ctd-r的波形与第五控制转换检测信号ctd-a的波形基本相同，但在检测信号ctd-a之前输出。
输入缓存器22接收有多个二进制位的外部地址信号Add。输入缓存器22的结构与第一至第三输入缓存器11-13的结构相同。输入缓存器22有与第一至第三输入缓存器11-13相同的结构。输入缓存器22把外部地址信号变换成与该装置的内部电压相对应的电平，并产生电平变换后的信号aoz。电平变换后的信号aoz被提供给第一和第二地址转换检测单元46a、46b。
第一地址转换检测单元46a包括滤波器(第二滤波器)23和第一地址转换检测器24。滤波器23的结构与第一至第三请求信号滤波器14-16的结构相同。滤波器23消除电平变换后的信号aoz中的噪声分量，并产生第四去掉噪声的信号a5z。第四去掉噪声的信号a5z被提供给第一地址转换检测器24。第一地址转换检测器24的结构与转换检测器17a、17b-19a、19b的结构相同。第一地址转换检测器24检测去掉噪声的信号a5z的转换，并产生第一地址检测信号atd-a。检测信号atd-a被提供给第一ATDGEN25。
第二地址转换检测单元46b包括第二地址转换检测器48。第二地址转换检测器48检测电平变换后的信号aoz的转换并产生第二地址检测信号adt-r。第二地址检测信号atd-r被提供给第二ATDGEN49。
第二地址转换检测器48的结构与第一地址转换检测器24的结构相同。因此，第二地址检测信号atd-r有与第一地址检测信号atd-a相同的波形，但在检测信号atd-a之前输出。
第一信号合成电路44包括第一转换检测信号发生器(ATDGEN)25，外部启动锁存发生器26以及启动脉冲信号发生器21。
图11的电路图显示控制检测器20的一个例子。图11显示的电路产生对应于写命令的写控制信号wrz和对应于读命令的读控制信号rdz。控制检测器20对来自第一至第三请求信号滤波器11-13的信号oeb5z、web5z、clb5z进行逻辑运算，并产生写控制信号wrz和读控制信号rdz。
图12显示第一转换检测信号发生器25的一个例子。第一转换检测信号发生器25对检测信号oerex-a、werex-a、ctd-a、atd-a进行逻辑运算，并产生第一启动信号atdpz-a。第一启动信号atdpz-a被提供给闩锁发生器26。信号atdox-atd7x是第一地址转换检测器24的低八位。
图13的电路图显示外部启动锁存发生器26。闩锁发生器26根据第一启动信号atdpz-a产生主信号mpealz以启动该装置，并把主信号mpealz提供给启动脉冲信号发生器21。
图14的电路图显示启动脉冲信号发生器21的一个例子。启动脉冲信号发生器21产生写信号wrtz，读信号redz和启动脉冲信号actpz。启动脉冲信号actpz被提供给行地址发生器28。
第二转换检测信号发生器(第二信号合成电路)49对检测信号oerex-r、werex-r、ctd-r、atd-r进行逻辑运算，并产生第二启动信号atdpz-r。第二启动信号atdpz-r被提供给刷新控制器(仲裁器)27。
第二转换检测信号发生器49的结构与第一转换检测信号发生器25的结构相同。因此，由第一和第二转换检测信号发生器25、49输出的第一和第二启动信号atdpz-a、atdpz-r有相同的波形。由于第二启动信号atdpz-r不通过滤波器16，所以第二启动信号atdpz-r的输出早于第一启动信号atdpz-a。就是说，第二转换检测信号发生器49在第一转换检测信号发生器25之前进行逻辑运算。
图15的电路图显示刷新控制器27的一个例子。
刷新控制器27确定选择(把优先权给予)内部刷新请求(自刷新请求信号srtz)还是来自外部装置的存取请求(第二启动信号atdpz-r)，并根据确定结果产生一个确定信号refz。确定信号refz被提供给行地址发生器28。
图16显示行地址发生器28的一个例子。
行地址发生器28根据确定信号refz和启动脉冲信号actpz产生字线选择信号的基信号rasz，并向内部电路(未示出)和刷新控制器27提供基信号rasz。当刷新控制器27根据基信号rasz选择内部刷新请示时，由地址计数器(未示出)产生的刷新地址所对应的字线被启动。当外部存取请求被选定时，与外部地址信号Add对应的字线被起动。
行地址发生器28产生信号icsx并把信号icsx提供给刷新控制器27。从输出基信号rasz起延迟一段时间之后，图16中所示信号sprx被用于复位一个触发器，该触发器是由一个“与非”电路构成的。
在第二实施例中，在第一启动信号atdpz-a之前输出第二启动信号atdpz-r。这样，刷新控制器27给出确定结果要早于现有技术中的情况，并迅速产生确定信号refz。因此，基信号rasz的产生早于现有技术中的情况。这样，与刷新地址或外部地址信号Add对应的字线被启动的时间早于现有技术中的情况，从而缩短了外部存取时间。
现在将参考图17讨论DRAM 40的操作。图17是当刷新请求与来自外部装置的请求重叠而且选择刷新请求时画出的波形图。
当芯片启动信号/CE1变为低电平时，第一、第三和第五转换检测单元41a、42a、43a分别输出检测信号oerex-a、werex-a、ctd-a。再有，第二、第四和第六转换检测单元41b，42b，43b分别输出检测信号oerex-r、werex-r和ctd-r。以同样方式，当地址信号Add改变时(即当最低位A(0)改变时)，第一地址转换检测单元46a输出检测信号atd-a，第二地址转换检测单元46b输出检测信号atd-r。
第一转换检测信号发生器25对检测信号oerex-a、werex-a、ctd-d、atd-a进行逻辑运算产产生第一启动信号atdpz-a。第二转换检测信号发生器49对检测信号oerex-r、werex-r、ctd-r、atd-r进行逻辑运算并产生第二启动信号atdpz-r。
锁存发生器26产生主信号mpealz，它根据第一启动信号atdpz-a启动该装置。刷新控制器27把第二启动信号atdpz-r和内部刷新请求信号srtz进行比较。由于刷新请求信号srtz早于第二启动信号atdpz-r，所以刷新控制器27产生一个有效的(即高电平的)确定信号refz。行地址发生器28把优先权给予内部刷新请求，并产生基信号rasz以启动与内部刷新地址对应的字线。
第二启动信号atdpz-r早于第一启动信号atdpz-a(在现有技术例子中的启动信号atdpz)。因此，确定信号refz变为有效早于现有技术例子中的情况。这样，即使与现有技术例子中的情况同时产生内部刷新请求，响应该内部刷新请求所进行的刷新操作的开始也早于现有技术中的情况。
当完成刷新操作时，行地址发生器28根据启动脉冲信号actpz产生基信号rasz。根据基信号rasz，与外部地址信号Add对应的字线被启动。
内部刷新操作的开始和完成早于现有技术中的情况。这样，根据启动脉冲信号actpz产生基信号rasz早于现有技术中的情况。因此，外部存取所需时间要短于现有技术中的情况。
第二实施例的DRAM有下述优点：
提供给刷新控制器(仲裁器)27的第二启动信号atdpz-r是根据没有被滤波的检测信号oerex-r、werex-r、ctd-r、atd-r产生的。刷新控制器27把第二启动信号atdpz-r和刷新请求信号srtz进行比较，以产生确定信号refz。行地址发生器28根据确定信号refz产生基信号rasz以启动字线。这样，与使用滤波后的检测信号的情况相比，基信号rasz的产生较早，而且内部刷新开始得较早。结果，外部存取开始得较早，因而外部存取所需时间缩短。
(第三实施例)
图18是示意性方框电路图，显示根据本发明第三实施例的控制电路。第三实施例的控制电路应用于半导体存储器装置的输入电路部分50。
输入电路部分50包括第一和第二信号处理单元51、52，仲裁器33，主信号发生器34，以及可变滤波器单元53。
第一和第二信号处理单元51、52连接到同一外部终端P1并经由外部终端P1接收输入信号IN。输入信号IN是一个外部请求信号，用于请求在该半导体存储器装置的内部电路中进行预先确定的处理。
第一信号处理单元51包括滤波器54和第一信号处理电路57。滤波器54对输入信号进行预先确定的滤波过程并产生去掉噪声的信号S11，从该信号中已去掉了噪声分量，如突跳。
第二信号处理单元52只包括第二信号处理电路58。信号处理电路58根据输入信号IN产生第二处理信号S12并把第二处理信号S12提供给仲裁器33。第二信号处理电路58的结构与第一信号处理电路57的结构相同。
仲裁器33接收第一信号S4和第二处理信号S12。第一信号S4是一个由预先确定的信号发生器产生的内部请求信号，用于使半导体存储器装置的输入电路进行预先确定的处理。仲裁器33确定把优先权给予第一信号S4还是第二处理信号S12，并根据确定结果向主信号发生器34提供一个确定信号S13。例如，仲裁器33对第一信号S4和第二处理信号S12进行逻辑运算以产生确定信号S13。
主信号发生器34接收第一处理信号S11和确定信号S13，对两个信号S11、S13进行逻辑运算，并根据逻辑运算结果产生主信号S14。
可变滤波器单元53包括一个设置电路55和至少一个寄存器56。可变滤波器单元53产生一个使输入信号IN延时的调节信号S15，并把调节信号S15提供给滤波器54。
设置电路55在寄存器56中设置产生调节信号S15的数据。设置电路55根据经由外部终端P2接收的控制信号，在寄存器56中设置数据。与寄存器56中设置的数据相对应的调节信号S15被提供给滤波器54。
第二处理信号S12的波形与第一处理信号S11的波形基本相同。因此，仲裁器33得到的确定结果与使用第一处理信号S11时相同。然而，第一处理信号S11相对于第二处理信号S12是延时了的，因为第一信号处理单元51包括滤波器54。因此，仲裁器33产生确定信号S13要早于使用第一处理信号S11时的情况。
这样，主信号S14的产生也早于仲裁器33中使用第一处理信号S11时的情况。结果，半导体存储器装置内部电路的操作早于根据第一处理信号S14给出确定结果时的情况。
第一处理信号S11相对于第二处理信号S12的延时由滤波器54的滤波器值确定。在半导体装置实际连接的系统中，滤波器调节数据被提供给可变滤波器单元53，从而可根据输入信号IN的噪声分量调节滤波器值。这使得半导体装置的内部电路能在与用户系统相对应的最佳时间进行操作。
在第三实施例中的半导体装置的输入电路部分(控制电路)50有下述优点：
(1)滤波器54的滤波器值是可调节的。这样，根据用户系统板的噪声调节滤波器值，从而使内部电路响应输入信号IN进行操作的时间最佳化。
(2)输入电路部分50包括可变滤波器单元53，它调节滤波器54的滤波器值。这样，用户可以容易地根据系统板改变滤波器值。
(第四实施例)
图19是方框电路图，显示一装置中具有自动进行刷新功能的DRAM60的输入电路部分。图19显示用于DRAM60中的芯片启动信号/CE1的输入电路部分。
DRAM60的输入缓存器13接收芯片启动信号/CE1并根据信号/CE1产生缓存器输出信号clboz。缓存器输出信号clboz被提供给第一转换检测单元(第一检测单元)61和第二转换检测单元(第二检测单元)62。
第一转换检测单元61包括滤波器63和转换检测器19a。滤波器63从方式寄存器(可变滤波器单元)64接收调节信号pos、neg，并根据调节信号pos、neg改变滤波器值。
方式寄存器64接收来自控制解码器20的外部命令和内部地址信号a5z(图6)，它是根据外部地址信号Add产生的。控制解码器20对从外部装置接收的控制信号解码，并产生方式寄存器设置命令。该方式寄存器设置命令被提供给方式寄存器64。方式寄存器64响应方式寄存器设置命令，把根据内部地址信号a5z产生的数据作为滤波器值存储起来。方式寄存器64根据存储的滤波器值调节数据产生调节信号pos、neg。
滤波器63以与调节信号pos、neg对应的滤波器值去除缓存器输出信号clboz的噪声分量，并产生去掉噪声的信号clbfz。去掉噪声的信号clbfz被提供给控制解码器20和转换检测器19a。转换检测器19a控制去掉噪声的信号clbfz的转换并产生检测信号ctd-a。
第二转换检测单元62包括转换检测器19b。转换检测器19b检测缓存器输出信号clboz的转换并产生检测信号ctd-r。检测信号ctd-r的输出时间与第一转换检测单元61的检测信号ctd-a的输出时间之差对应于滤波器63的滤波器值。
根据DRAM60连接的系统板的状态，在系统板初始设置期间发出一个方式寄存器设置命令，并把滤波器调节数据存储在方式寄存器64中。滤波器63的滤波器值根据该数据进行调节。
DRAM60确定一个命令是内部刷新请求还是来自外部装置的存取请求。当内部刷新请求和外部存取请求重叠时，DRAM60缩短了外部请求所需时间。再有，通过根据系统板调节滤波器63的滤波器值，使DRAM的内部电路在对用户系统最佳的时间进行操作。
图20的电路图显示滤波器63的一个例子。滤波器63包括第一和第二延时电路71、72，锁存电路73，第一至第三反相器74-76以及第一至第三“与非”电路77-79。
第一和第二延时电路71、72接收输入信号clboz。第一延时电路71延时输入信号clboz的后沿并产生第一延时信号nfd。第二延时电路72延时输入信号clboz的前沿并产生第二延时信号nrd。
输入信号clboz被提供给第一延时电路71的第一“或非”电路81和延时电路82。延时电路82包括偶数个(在第四实施例中是4)串联的反相器83-86。
延时电路82的输出信号被提供给反相器87，而反相器87的输出信号被提供给第二“或非”电路88的第一输入端。提供给第二“或非”电路88的第二输入端的信号是经由反相器电路89提供的调节信号pos。因此，当调节信号pos为高时延时电路82输出延时后的输入信号clboz，而当调节信号pos为低时产生低电平的输出信号。第二“或非”电路88的输出信号被提供给第一“或非”电路81的第二输入端。
在延时电路82中的某个反相器(在第四实施例中是第二反相器84)的输出信号被提供给反相器90，反相器90的输出信号被提供给第三“或非”电路91的第一输入端。提供给第三“或非”电路91的第二输入端的是调节信号pos。因此，当调节信号pos为低时，第三“或非”电路91产生的信号是以延时电路82的两个反相器83、84对输入信号clboz进行延时所得到的信号。当调节信号pos为高时，第三“或非”电路91产生一个低电平信号。第三“或非”电路91的输出信号被提供给第一“或非”电路81的第三输入端。
因此，当调节信号pos为低时，第一“或非”电路81对输入信号clboz和第三“或非”电路91的输出信号进行逻辑运算。当调节信号pos为高时，第一“或非”电路81对输入信号clboz和第二“或非”电路88的输出信号进行逻辑运算。换言之，根据调节信号pos的电平，第一“或非”电路81通过对输入信号clboz延时一个预先确定的时间(第一滤波器值)来产生一个信号，或者通过对输入信号clboz延时这样一个时间来产生一个信号，这个时间对应于从第一滤波器值算起的两个反相器延时时间(第二滤波器值)。
第一“或非”电路81的输出信号经由反向器92直接提供给第四“或非”电路93的第一输入端。第一“或非”电路81的输出信号还经由延时电路94提供给第四“或非”电路93的第二输入端，延时电路94包括奇数个串联反相器。第四“或非”电路93根据提供给它的信号产生第一延时信号nfd。
输入信号clboz被提供给第二延时电路72的反相器101。被反相器101反相的输入信号clboz被提供给第一“或非”电路102的第一输入端和延时电路103的第一输入端。延时电路103包括偶数个(在第四实施例中是4)反相器104-107。
延时电路103的输出信号被提供给反相器108。反相器108的输出信号被提供给第二“或非”电路109的第一输入端。调节信号pos经由反相器110提供给第二“或非”电路109的第二输入端。因此，当调节信号pos为高时，第二“或非”电路109输出输入信号clboz，它被延时电路103延时，而当调节信号pos为低时，第二“或非”电路109产生一个低电平输出信号。第二“或非”电路109的输出信号被提供给第一“或非”电路102的第一输入端。
在延时电路103中的某一反相器(在第四实施例中是第二反相器105)的输出信号经由反向器111提供给第三“或非”电路112的第一输入端。向第三“或非”电路112的第二输入端提供的是调节信号pos。因此，当调节信号pos为低时，第三“或非”电路112产生的信号是用延时电路103的两个反相器104、105对输入信号clboz延时得到的。当调节信号pos为高时，第三“或非”电路112产生低电平信号。第三“或非”电路112的输出信号被提供给第一“或非”电路102的第三输入端。
因此，当调节信号pos为高时，第一“或非”电路102对输入信号clboz和第二“或非”电路109的输出信号进行逻辑运算。当调节信号pos为高时，第一“或非”电路102对输入信号clboz和第三“或非”电路112的输出信号进行逻辑运算。换言之，根据调节信号pos的电平，第一“或非”电路102通过对输入信号clboz延时一个预先确定的时间(第一滤波器值)来产生一个信号，或者通过对输入信号clb0z延时这样一个时间来产生一个信号，这个时间对应于从第一滤波器值算起的两个反相器延时时间(第二滤波器值)。
第一“或非”102的输出信号经由反相器113直接提供给“与非”电路114的第一输入端。第一“或非”电路102的输出信号还经由延时电路115提供给“与非”电路114的第二输入端，延时电路115包括奇数个串联反相器。“与非”电路114的输出信号提供给反相器116，而反相器116产生第二延时信号nrd。
第一延时信号nfd和第二延时信号nrd被提供给锁存电路73。锁存电路73包括第一和第二“或非”电路121、122。第一延时信号nfd被提供给第一“或非”电路121的第一输入端，而第二延时信号nrd被提供给第二“或非”电路122的第一输入端。第二“或非”电路122的输出信号被提供给第一“或非”电路121的第二输入端。第一“或非”电路121的输出信号被提供给第二“或非”电路122的第二输入端。第二“或非”电路122的第三输入端以控制信号sttz为输入。控制信号sttz是在DRAM被加电(被启动)时由检测电路(未示出)产生的一个脉冲信号。
第一“或非”电路121的输出信号被提供给第一“与非”电路77的第一输入端。调节信号neg经由反相器74提供给第一“与非”电路77的第二输入端。再有，调节信号neg被提供给第二“与非”电路78的第一输入端。输入信号clboz被提供给第二“与非”电路78的第二输入端。第一和第二“与非”电路77、78的输出信号被提供给第三“与非”电路79。第三“与非”电路79的输出信号经由反相器75提供给反相器76。反相器76根据第三“与非”电路79的输出信号产生信号clboz。
当调节信号neg为高时，第一“与非”电路77产生一个高电平信号。当调节信号neg为低时，第一“与非”电路77锁存第一和第二延时信号nfd、nrd，使锁存的第一和第二延时信号nfd、nrd反相，并输出反相后的第一和第二延时信号nfd、nrd。
当调节信号neg为高时，第二“与非”电路78通过使输入信号clboz反相而产生一个信号，当调节信号neg为低时，第二“与非”电路78产生一个高电平的信号。
因此，当调节信号neg为高时，滤波器63由输入信号clboz通过第二和第三“与非”电路78、79和反相器电路75、76从而产生信号clbfz。如图21中所示，当调节信号neg为低时，滤波器63产生信号clbfz，根据调节信号pos，通过由第一或第二滤波器值引起的延时，已经从信号clbfz中去掉了噪声分量。
第四实施例的DRAM(半导体存储器装置)60有下述优点：
DRAM60的方式寄存器(可变滤波器单元)64存储根据外部命令设置滤波器63的滤波器值所用的数据。这样，可以根据系统板以一简单的序列设置滤波器值。
对于本领域技术人员而言应该显然的是，在不离开本发明的精神和范围的情况下，本发明可以以许多其他具体形式来实现。特别是应该理解，本发明可以以下述形式实现。
在第四实施例中，用于设置寄存器56、64的滤波器值的数据可由命令设置，例如输入测试方式的命令。再有，滤波器值的设置可通过微调熔丝(trimming a fuse)来设置。
在第四实施例中，可通过三个或更多的步骤来调节滤波器63的滤波器值。在这种情况中，方式寄存器(可变滤波器单元)64产生对应于可调节步骤的一个信号。
在第一和第三实施例中，主信号发生器34可以从第二信号处理单元32、52接收第二输出信号S3、S12，并根据确定信号S5、S13由第一输出信号S2、S11或由第二输出信号S3、S12产生主信号S6、S14。
这些举例和实施例应被认为是说明性的而不是限定性的，而且本发明不局限于这里给出的详细内容，而是可以在所附权利要求的范围和等同之内加以修改。

Claims (15)

1.一种与半导体装置的内部电路相连的控制电路，其中该控制电路根据第一控制信号和第二控制信号产生主信号以控制内部电路，该控制电路的特征在于：
第一信号处理单元(31)，用于接收第一控制信号和由第一控制信号产生第一处理信号，其中第一信号处理单元包括滤波器(35；54)用于对第一控制信号滤波；
第二信号处理单元(32；52)，用于接收第一控制信号和产生第二处理信号；
仲裁器(33)，用于接收第二处理信号和第二控制信号，确定要对第二处理信号和第二控制信号中的哪一个给予优先权，并根据确定结果产生确定信号；以及
主信号发生器(34)，连接到第一信号处理电路和仲裁器，用于根据确定信号由确定信号或第一处理信号产生主信号。
2.根据权利要求1的控制电路，其特征在于该滤波器有一个根据调节信号而改变的特征值。
3.根据权利要求1的控制电路，其特征在于仲裁器确定是根据第二控制信号通过内部控制操作内部电路还是根据第一控制信号通过外部控制来操作内部电路。
4.根据权利要求3的控制电路，其特征在于该滤波器有一个根据调节信号而改变的特征值。
5.根据权利要求4的控制电路，特征还在于：
可变滤波器单元(53)连接到该滤波器以产生调节信号。
6.根据权利要求5的控制电路，其特征在于：可变滤波器单元包括存储用于产生调节信号的数据的寄存器(56)，以及连接到寄存器以设置寄存器中的数据的设置电路(55)。
7.根据权利要求5的控制电路，其特征在于：可变滤波器单元存储数据用于响应来自外部装置的控制信号以产生调节信号。
8.一种根据内部刷新请求信号进行自刷新操作的半导体存储器装置，该装置的特征在于：
第一检测单元(41a、42a、43a)，包括滤波器(14、15、16)，用于接收外部存取请求信号和从外部存取请求信号中去掉噪声分量，其中第一检测单元检测滤波器输出信号的转换并根据检测结果产生第一检测信号；
第二检测单元(41b、42b、43b)，用于接收外部存取请求信号，检测外部存取请求信号的转换，并根据检测结果产生第二检测信号；
仲裁器(27)，连接到第二检测单元用于根据第二检测信号和内部刷新请求信号产生确定信号，其中该确定信号指示对外部存取请求和内部刷新请求二者中的哪一个给予优先权；以及
主信号发生器(28)，连接到第一检测单元和仲裁器，用于根据确定信号由第一检测信号或确定信号产生主信号，以控制该装置的内部电路。
9.根据权利要求8的装置，其特征在于该滤波器有一个根据调节信号而改变的特征值。
10.根据权利要求9的装置，特征还在于：
可变滤波器单元(53；64)连接到该滤波器以产生调节信号。
11.一种根据内部刷新请求信号进行自刷新操作的半导体存储器装置，该装置的特征在于：
第一检测单元(41a、42a、43a)，包括第一滤波器(14、15、16)，用于接收外部存取请求信号和从外部存取请求信号中去掉噪声分量，其中第一检测单元检测滤波器输出信号的转换并根据检测结果产生第一检测信号；
第二检测单元(41b、42b、43b)，用于接收外部存取请求信号，检测外部存取请求信号的转换，并根据检测结果产生第二检测信号；
第一地址转换检测单元(46a)，包括第二滤波器(23)，用于接收外部地址信号和从外部地址信号中去掉噪声分量，其中第一地址转换检测单元检测第二滤波器输出信号的转换并根据检测结果产生第一地址检测信号；
第二地址转换检测单元(46b)，用于接收外部地址信号，检测外部地址信号的转换，并根据检测结果产生第二地址检测信号；
第一信号合成电路(44)，连接到第一检测单元和第一地址转换检测单元，用于对第一检测信号和第一地址检测信号进行逻辑运算，并根据逻辑运算结果产生第一合成信号；
第二信号合成电路(49)，连接到第二检测单元和第二地址转换检测单元，用于对第二检测信号和第二地址检测信号进行逻辑运算，并根据逻辑运算结果产生第二合成信号；
仲裁器(27)，连接到第二信号合成电路，用于对第二合成信号和内部刷新请求信号进行逻辑运算，并根据逻辑运算结果产生一个确定信号，其中该确定信号指示对外部存取请求和内部刷新请求二者中的哪一个给予优先权；以及
主信号发生器(28)，连接到第一信号合成电路和仲裁器，用于根据确定信号由第一检测信号或确定信号产生主信号，以控制该装置的内部电路。
12.根据权利要求13的装置，其特征在于第一和第二滤波器每个有一个根据调节信号而改变的特征值。
13.根据权利要求14的装置，特征还在于：
可变滤波器单元(53；64)连接到第一和第二滤波器以产生调节信号。
14.根据权利要求10或权利要求13的装置，其特征在于该可变滤波器单元包括一个存储用于产生调节信号的数据的寄存器(56)，以及连接到寄存器以设置寄存器中的数据的设置电路(55)。
15.根据权利要求10或权利要求13的装置，其特征在于该可变滤波器单元存储数据用于响应来自外部装置的控制信号以产生调节信号。
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