CN1929027A - 半导体存储器设备及其控制方法和半导体集成电路系统 - Google Patents

Abstract

本发明提供了一种半导体存储器设备和使用该设备的半导体集成电路系统以及半导体存储器设备的控制方法。本发明的一个目的在于提供可以减少访问次数以减轻控制单元上的负担并且方便了电路板设计的半导体存储器设备，使用该设备的半导体集成电路系统，以及半导体存储器设备的控制方法。上述半导体存储器设备被配置为具有输入数据从外部输入到其中的数据输入单元、存储数据的存储器单元、处理对输入数据和从存储器单元读出的读数据的预定运算的运算单元以及将在运算单元中获得的运算结果数据输出到外部的数据输出单元。

Description

半导体存储器设备及其控制方法和半导体集成电路系统

技术领域

本发明涉及半导体存储器设备和使用该设备的半导体集成电路系统，以及半导体存储器设备的控制方法。

背景技术

近年来，诸如DVC(数码摄像机)和DSC(数码照相机)、蜂窝电话等的电子设备已经取得了非常大的技术性进展。与之相关的是，对提高在这些电子设备中处理的图像的大小和分辨率的需求在不断增长。另外，为了在通信网络上传输图像信息，需要传输线路具有足够宽的带宽(宽带)。然而，安装在这些电子设备上的存储器设备的容量有限制，并且通信信道的带宽是有限的，因而关注的焦点就集中在抑制数据自身带宽的压缩技术上。

已通过以下方式对移动图像进行压缩，即将屏幕分成多个块以检测相邻块之间的图像中的差异(空间冗余)，或者检测前面的帧与后续的帧之间的图像运动中的差异(时间冗余)以去除冗余部分。在H.264(MPEG-4AVC)等中，采用了非常先进的压缩算法，并且希望提高压缩设备的处理速度。

专利文献1    JP-A-2003-208303

专利文献2    JP-A-08-305625

专利文献3    JP-A-01-171191

在这种通过去除冗余部分而进行的移动图像压缩中，由于是从被写在预定的半导体存储器设备(半导体存储器)中的图像信息中读出多个块(或帧)的数据来检测其间的差异的，因此要对半导体存储器设备进行许多次的访问。因而，会出现这样的问题，即增加了控制存储器设备的控制单元上的负担。为了使用现有的通用存储器在预定的时间段内处理大量的数据，除了增加半导体存储器设备的工作频率以增加每单位时间的处理次数以外，没有别的解决办法。然而，在这种方案中，会出现这样的问题，即安装半导体存储器设备、控制设备等的电路板的设计会变得更加困难。

专利文献1公开了一种在每个存储单元(memory cell)中都具有用于逻辑运算的运算功能单元的半导体存储器设备。专利文献2公开了一种具有对保存在存储单元中的数据进行相互运算的运算功能的半导体存储器。另外，专利文献3公开了一种具有对输入数据和从存储模块中读出的数据进行运算，并且再将得到的运算结果数据提供给存储模块的运算功能的存储元件。然而，这些专利文献都没有公开可以减少访问次数以减轻控制单元上的负担并且方便电路板设计的技术。

发明内容

本发明的目的在于提供可以减少访问次数以减轻控制单元上的负担的半导体存储器设备和使用该设备的半导体集成电路系统，以及半导体存储器设备的控制方法。

上述目的可以通过一种半导体存储器设备来实现，其包括：

输入数据从外部输入到其中的数据输入单元；

存储数据的存储器单元；

运算单元，其用于处理对输入数据和从存储器单元中读出的读出数据的预定运算；以及

数据输出单元，用于向外部输出由运算单元获得的运算结果数据。

此外，上述目的可以通过一种半导体存储器设备的控制方法来实现，其包括以下步骤：

在存储器单元中存储从外部输入的第一数据，所述第一数据与不允许运算单元进行运算的不运算命令相关联；

从外部输入第二数据，所述第二数据与允许运算单元处理预定运算的运算命令相关联；

基于运算命令，在运算单元中对第二数据和从存储器单元中读出的第一数据进行运算；以及

在从被输入的运算命令的输入开始经过了一段预定时间以后，输出由运算获得的运算结果数据。

而且，上述目的可以通过半导体集成电路系统来实现，所述系统对基本信息和通过使用从基本信息和压缩目标信息中获得的解压目标信息而创建的指令信息进行压缩以创建压缩后信息，并且所述系统通过对从压缩信息中提取的指令信息创建的解压目标信息进行解压缩来解压所述压缩目标信息，

其中根据本发明的半导体存储器设备被用于：

通过对被输入的与不运算命令相关联的压缩目标信息以及被输入的与运算命令相关联的基本信息进行运算，创建解压目标信息；以及

通过对从压缩后信息中提取并且输入的与不运算命令相关联的解压目标信息以及被输入的与运算命令相关联的基本信息进行运算，解压压缩目标信息。

根据本发明，可以实现减少访问次数以减轻控制单元上的负担并且方便电路板设计的半导体存储器设备以及使用该设备的半导体集成电路系统。

附图说明

通过以下结合附图的详细描述，可以很容易的理解本发明的思想，在附图中：

图1示出了根据本发明的实施例的半导体存储器设备1的基本原理；

图2示出了根据本发明的实施例的半导体存储器设备1的示意性配置；

图3示出了根据本发明的实施例的半导体存储器设备1的数据输入/输出单元21的示意性配置；

图4A和4B示出了根据本发明的实施例的半导体存储器设备1的存储器单元3中的存储单元的示例性配置；

图5示出了在根据本发明的实施例的半导体存储器设备1中被读取数据的选择方法；

图6示出了根据本发明的实施例的存储输入数据以及从半导体存储器设备1的存储器单元3中读出预定数据的配置；

图7示出了在根据本发明的实施例的半导体存储器设备1中的输入、输出和运算的示例性操作定时；

图8示出了对在根据本发明的实施例的半导体存储器设备1中装配的地址指定单元37的一种修改；

图9示出了对在根据本发明的实施例的半导体存储器设备1中装配的地址指定单元37的另一种修改；

图10示出了在根据本发明的实施例的半导体存储器设备1中装配的运算指定单元45；

图11示出了在根据本发明的实施例的半导体存储器设备1中装配的命令确定单元53；

图12示出了在根据本发明的实施例的半导体存储器设备1中装配的输出延迟控制单元；

图13示出了根据本发明的实施例的半导体存储器设备1中的运算结果数据OD的示例性输出定时；

图14部分地示出了根据本发明的实施例的半导体存储器设备1的示意性配置；

图15示出了根据本发明的实施例的半导体存储器设备1的第一操作定时；

图16示出了根据本发明的实施例的半导体存储器设备1的第二操作定时；

图17示出了根据本发明的实施例的半导体存储器设备1的第三操作定时；

图18示出了根据本发明的实施例的半导体存储器设备1的第四操作定时；

图19部分地示出了对根据本发明的实施例的一种修改的半导体存储器设备1的示意性配置；

图20部分地示出了对根据本发明的实施例的另一种修改的半导体存储器设备1的示意性配置；

图21示出了根据本发明的实施例的半导体存储器设备1的第五操作定时；

图22示出了在根据本发明的实施例的半导体存储器设备1中装配的输入延迟控制单元；

图23示出了根据本发明的实施例的半导体存储器设备1的输入数据输入的示例性输入定时；

图24示出了在根据本发明的实施例的半导体存储器设备1中装配的参考时钟信号输出单元；

图25示出了根据本发明的实施例的半导体存储器设备1的参考时钟信号S的示例性第一操作定时；

图26示出了根据本发明的实施例的半导体存储器设备1的参考时钟信号S的示例性第二操作定时；

图27示出了根据本发明的实施例的半导体存储器设备1的第六操作定时；

图28示出了根据本发明的实施例的半导体存储器设备1的第七操作定时；

图29示出了根据本发明的实施例的半导体存储器设备1的第八操作定时；以及

图30示出了在根据本发明的实施例的半导体集成电路系统中的信息组的压缩和解压缩的示例性流程。

具体实施方式

下面将参考图1到30描述根据本发明的实施例的半导体存储器设备及使用该设备的半导体集成电路系统，以及半导体存储器设备的控制方法。首先，将参考图1描述根据本实施例的半导体存储器设备的基本原理。图1描绘了本实施例的半导体存储器设备1的示意性配置。在图1中，为了便于理解，用虚线框表示半导体存储器设备1内部的数据。另外，从图2往下的图中，半导体存储器设备1内部的数据也都用类似的方式表示。

如图1中所示，半导体存储器设备1具有数据输入单元7、存储器单元3、运算单元5以及数据输出单元13，其中输入数据ID从外部输入到上述数据输入单元7，所述存储器单元3具有多个存储单元(未示出)以在其中存储数据，所述运算单元5处理对于输入到数据输入单元7的输入数据ID以及从存储器单元3读出的读数据RD的预定运算，并且所述数据输出单元13向外部输出在运算单元5处获得的运算结果数据OD。

数据输入单元7具有输入数据ID被从外部输入到其中的数据输入终端8，以及暂时存储输入到数据输入终端8的输入数据ID的输入数据缓冲器9。数据输入终端8具有为输入数据ID提供的四个输入终端D0到D3。

数据输出单元13具有输出在运算单元5处获得的运算结果数据OD的输出数据驱动器15，以及从输出数据驱动器15向外部输出运算结果数据OD的数据输出终端14。数据输出终端14具有为运算结果数据OD提供的四个输出终端Q0到Q3。这里，将以四位数据输入/输出终端为例子描述本发明，但是，只要输入终端D0到Dn-1的数目与从外部并行输入的位数n相匹配，并且输出终端Q0到Qn-1的数目与向外部并行输出的位数n相匹配就是可以的。

接下来，将描述半导体存储器设备1的基本操作。四位输入数据ID(例如‘0101’)从外部经数据输入单元7输入到运算单元5。四位读数据RD(例如‘0110’)从存储器单元3读出并且被输入到运算单元5。运算单元5处理对输入数据ID和读数据RD的运算(例如，异或(EXOR))，并且将四位运算结果数据OD(＝‘0011’)输出到数据输出单元13。数据输出单元13向外部输出运算结果数据OD。

如上所述，由于根据本实施例基本原理的半导体存储器设备1中具有运算单元5，因此该设备可以在设备中对输入数据和预定数据进行运算，而不将存储在存储器单元3中预定数据输出到半导体存储器设备1的外部。因而，可以减少对半导体存储器设备1的访问次数，以减轻在控制半导体存储器设备1的控制单元上的负担。此外，由于对半导体存储器设备1的访问次数被减少，增加了每单位时间的吞吐量，因此可以降低半导体存储器设备1和控制单元的工作频率。因此，可以有助于封装半导体存储器设备1的电路板的设计。而且，由于根据这个基本原理的半导体存储器设备1直接将运算结果数据OD发送给数据输出单元13，而不将其存储在存储器单元3中，因此运算结果数据可以被高速地顺序输出。

接下来，将参考图2到29更详细地描述本实施例的半导体存储器设备。首先将参考图2到4B描述半导体存储器设备1的示意性配置。图2是示出了半导体存储器设备1的示意性配置的功能框图。如图2所示，半导体存储器设备1具有存储器单元3，输入数据被写入该单元中并且从其中读出被存储的数据。存储器单元3配置有多个逻辑存储器模块3a、3b、3c和3d(图2中的四个模块)。

此外，半导体存储器设备1具有数据输入/输出单元21，时钟输入单元29、命令输入单元31、控制单元33、地址输入单元35以及地址控制单元36。

例如，外部时钟信号CLK和时钟使能信号CKE(两者都未示出)被从外部提供给时钟输入单元29。例如，时钟输入单元29生成与外部时钟信号CLK的上升沿同步的内部时钟信号CLK1，并且生成与外部时钟信号CLK的下降沿同步的内部时钟信号CLK2，内部时钟信号CLK2相对内部时钟信号CLK1有180度的相移。

例如，当时钟使能信号CKE处在激活电平时，内部时钟信号CLK1和CLK2被提供给存储器单元3。另外，内部时钟CLK1和CLK2以及时钟使能信号CKE从时钟输入单元29被分别提供给命令输入单元31、控制单元33、地址输入单元35、地址控制单元36以及数据输入/输出单元21。

各种控制信号(例如，一般有芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写使能信号/WE等)被从外部输入到命令输入单元31。这里，‘/’表示在低(L)电平时信号变为激活的。

控制单元33从这些控制信号的组合中检测控制半导体存储器设备1的操作的各种命令，并且基于有关命令生成预定控制信号。生成的控制信号被输入到选择器27a到27d以及I/O缓冲器25a到25d、运算单元5、地址控制单元36、译码器23a到23d等。

而且，例如控制单元33可以设置多个运算结果数据项被连续输出时的输出顺序，并且可以将从读数据被接受的时刻开始进行延迟并输出数据的时延设置为预定数目的时钟(例如，一个、两个或三个时钟)。

地址输入单元35将输入的地址信号A0到An-1(在本实施例中n＝4)输出到译码器23a到23d以及地址控制单元36，同时暂时地存储它们。在图2中的示例中，输入地址的两个较高位A0和A1被用作逻辑存储器模块3a到3d的模块选择地址。

通过从控制单元33和地址控制单元36输出的预定控制信号控制逻辑存储器模块3a到3d、选择器27a到27d以及I/O缓冲器25a到25d的激活/禁止。

输入/输出数据DQ0到DQn-1(在本实施例中n＝4)被输入到数据输入/输出单元21中。数据输入/输出单元21具有n位并行读写的双向总线2，经过所述总线，运算单元5或选择器27a到27d与I/O缓冲器25a到25d之间的写/读数据被输入或输出，数据被写入逻辑存储器模块3a到3d中，并且从逻辑存储器模块3a到3d读出读数据。双向总线2被连接到每个逻辑存储器模块3a到3d的选择器27a到27d和I/O缓冲器25a到25d。

每个逻辑存储器模块3a、3b、3c和3d都具有相同的功能。但是，例如，假定逻辑存储器模块3a是用于存储输入数据的第一存储器模块，并且逻辑存储器模块3b、3c和3d是用于读取数据的第二存储器模块，则在输入到地址输入单元35中的地址被译码器23a译码以后，从外部输入到数据输入/输出单元21的数据被存储在第一存储器模块3a中。

此外，对于第二存储器模块3b到3d中的预定读数据，输入到地址输入单元35中的地址被译码器23b、23c和23d译码以进行判决。例如，当第二存储器模块3b、I/O缓冲器25b和选择器27b被激活时，存储在第二存储器模块3b中的预定存储单元组中的数据经I/O缓冲器25b、选择器27b和双向总线2被输入到运算单元5，作为读数据。

控制单元33和地址控制单元36适当地控制着第一存储器模块3a、第二存储器模块3b到3d、I/O缓冲器25a到25d以及选择器27a到27d，以便在预定的定时处发送输入数据、读数据和运算结果数据。对控制单元33、地址控制单元36等的操作与输入到时钟输入单元29中的时钟信号同步。

运算单元5处理读数据与输入数据之间的预定运算，并且经双向总线2将运算结果数据输出到数据输入/输出单元21。虽然后面将详细描述，但是运算单元5可以对输入数据与从第二存储器模块3b、3c和3d中读出的读数据进行运算，并且可以按预定顺序连续地将运算结果数据输出到数据输入/输出单元21。此外，例如运算单元5具有多种运算功能(例如或、与和异或)，并且可以基于从装配在控制单元33中的运算指定单元(未示出)中输出的运算指定信号，从多种运算中选择一种。而且，运算单元5可以选择不运算状态，其中读数据被输出，而不与输入数据进行运算。

图3描绘了数据输入/输出单元21的示意性配置。如图3中所示，例如，数据输入/输出单元21具有数据输入/输出终端12、输入数据缓冲器9以及数据输出驱动器15，其中形成所述数据输入/输出终端12来共享数据输入终端和数据输出终端的功能，数据从外部输入到数据输入终端，并且运算单元5的运算结果数据从数据输出终端向外部输出。例如，数据输入/输出终端12配置有四个终端DQ0到DQ3，以允许四位输入数据ID的输入和四位运算结果数据OD的输出。

例如，图4A和4B描绘了在存储器单元3中排成矩阵的多个存储单元中的一个存储单元的电路配置。图4A描绘了动态随机访问存储器(DRAM)的存储单元，且图4B描绘了静态随机访问存储器(SRAM)的存储单元。如图4A中所示，DRAM的存储单元具有接入晶体管T1和电容C1，所述晶体管T1的栅极被连接到字线WL，所述电容的一个电极经接入晶体管T1连接到位线/BL，并且其另一个电极被连接到预定电压输出终端。从电压输出终端输出的电压VPL被施加到电容C1的上述另一个电极。在存储单元中，电容C1的一个电极为存储节点N1。在DRAM的存储单元中，数据‘1’或‘0’被存储在电容C1中。读数据和写数据经接入晶体管T1在电容C1和位线/BL之间被传送。

如图4B所示，SRAM的存储单元具有互补金属氧化物半导体(CMOS)反相器17和19。通过将P型MOS晶体管T2、负载元件以及N型MOS晶体管T3在电源VDD与参考电位(地)之间串联连接，构成CMOS反相器17。通过将P型MOS晶体管T4、负载元件以及N型MOS晶体管T5在电源VDD与地之间串联连接，构成CMOS反相器19。CMOS反相器17和19各自的输出(即存储节点N1和N2各自的电位)都是CMOS反相器19和17中另一个的输入，更具体地说是N型MOS晶体管T3和T5各自的栅极输入。CMOS反相器17的存储节点N1经栅极被连接到字线WL的接入晶体管T6连接到位线/BL。CMOS反相器19的存储节点N2经栅极被连接到字线WL的接入晶体管T7连接到位线/BL。这里，“/”表示在低电平(0)时信号电平为激活的。在SRAM的存储单元中，数据“1”或“0”被存储在一对CMOS反相器17和19中。读数据和写数据经接入晶体管T6和T7在上述一对CMOS反相器17和19与位线/BL和BL之间传送。存储器单元3中的存储单元的结构可以是任何DRAM或SRAM的存储单元。

接下来，将参考图5到29描述图2中所示出的半导体存储器设备1的每个组成单元及对它们的修改，以及半导体存储器设备1的控制方法。图5示出了预定读数据的选择方法。为了便于说明，图5仅描绘了图2中所示出的半导体存储器设备1的一部分或者说是实质部分。在图6往下的图中，根据需要，仅为了说明描绘图2中所示出的半导体存储器设备1的一部分或者说是实质部分。另外，根据需要，将使用和描述图1中例示的数据输入单元7和数据输出单元13，而不使用图3中例示的数据输入/输出单元21。如图5中所示，地址输入单元35具有预定地址被输入到其中的地址输入终端38和暂时存储预定地址的输入地址缓冲器39。例如，地址输入终端38配置有四个终端A0到A3以输入四位地址。例如，最高有效位的数据被输入到终端A0，并且例如最低有效位的数据被输入到终端A3。

从存储器单元3中的多个存储单元(未示出)中对存储读数据RD的存储单元组进行选择的读地址RA与输入到地址输入单元35中的与输入数据ID相关联的多位输入数据相关地址AD中的一部分相匹配，并且其它部分与输入数据相关地址AD的其它部分不匹配。在图5中示出的示例中，忽略与输入数据相关地址AD不匹配的位(例如，用虚线椭圆表示的最高有效位)，由与输入数据相关地址AD相匹配的位(011)形成的单元选择地址CA由译码器23进行译码，并且确定存储读数据RD的存储单元组。

图6描绘了在存储器单元3中存储输入数据ID以及读出预定读数据RD的配置。在图6中所示出的配置中，输入数据相关地址AD的最高有效位是用于选择第一或第二存储器模块的模块选择地址BA。

在图2中的地址控制单元36中放置地址指定单元37，该地址指定单元具有反相器电路以使输入数据相关地址AD的最高有效位的值反相。当输入数据相关地址AD从地址输入单元35被输入到地址控制单元36时，地址指定单元37生成通过将输入数据相关地址AD的最高有效位的值反相而创建的模块选择地址BA，并且结合与输入数据相关地址AD的较低三位具有相同值的单元选择地址CA来创建读地址RA。

输入数据相关地址AD从地址控制单元36被发送到译码器23a进行译码，并且输入数据ID被存储在用于存储输入数据的第一存储器模块3a中。读地址RA从地址控制单元36被发送到译码器23b进行译码，并且预定读数据RD从用于读取数据的第二存储器模块3b中读出。按照这种方式，输入数据被存储在第一存储器模块3a中，并且读数据从第二存储器模块3b中读出，并且被发送到运算单元5。

由于输入数据相关地址AD和读地址RA可以几乎同时从地址控制单元36被发送，因此输入数据ID的存储和读数据RD的读取可以几乎同时进行。更具体地说，根据本实施例的半导体存储器设备1可以几乎同时就单个输入数据相关地址AD指定用于写入输入数据的存储器模块(第一存储器模块3a)和用于读取数据的存储器模块(第二存储器模块3b)，因而可以实现高速的数据处理。

接下来，将参考图7描述半导体存储器设备1中的数据处理操作。图7是示出了图6中的半导体存储器设备1中的输入、输出以及运算的操作的时序图。在图7中，从上面一行开始所示出的为来自时钟输入单元29的时钟信号CLK、在控制单元33中基于输入到命令输入单元31中的各种控制信号检测到的命令(CMD)、输入到数据输入单元7中的输入数据(Input)、输入到地址输入单元35中的预定地址(ADD)、第一存储器模块3a(BLK3a)、第二存储器模块3b(BLK3b)以及从数据输出单元13向外部输出的输出数据(Output)。此外，在图7中从左到右表示时间的经过。

如图7中所示，激活各个存储器模块3a和3b的存储器模块激活命令CMD1以及与存储器模块激活命令CMD1相关联的输入数据ID和输入数据相关地址AD在时钟信号CLK的上升沿处被锁定(latch)，并且被输入到半导体存储器设备1中。例如，存储器模块激活命令CMD1和输入数据相关地址AD同时激活各个存储器模块3a和3b。基于输入数据相关地址AD将输入数据ID写入第一存储器模块3a。基于读地址RA从第二存储器模块3b中读出读数据RD。运算单元5对输入数据ID和读出数据RD进行运算，以向数据输出单元13输出运算结果数据OD。半导体存储器设备1将运算结果数据OD作为输出数据Q从数据输出单元13向外部输出。

图8描绘了对地址指定单元37的一种修改。这种修改的地址指定单元37具有保存地址键AK的地址键保存单元41以及对地址键AK和输入数据相关地址AD进行运算的地址运算单元43。例如，地址键保存单元41具有存储四位地址键AK的存储地址键的单元a。虽然地址键AK的位数不限于四位，但是优选其位数与输入数据相关地址AD的位数相同。地址运算单元43处理对地址键AK和输入数据相关地址AD的预定运算，并且输出通过将单位选择地址CA与模块选择地址BA合并而创建的读地址RA。例如，这种修改的地址运算单元43具有这样的配置，其中组合了四个异或门电路，每个门电路都具有各自的地址键AK和输入数据相关地址AD的位数据的输入。

例如，为了用输入数据相关地址AD的最高有效位作为模块选择地址BA，地址键AK(例如‘1000’)被存储在地址键存储部件a0到a3中。因而，在地址运算单元43中对地址键AK(1000)和输入数据相关地址AD(例如‘1011’)进行运算(异或)以获得读地址RA(0011)。如上所述，该读地址的最高有效位被用作模块选择地址BA，输入数据相关地址AD被发送到译码器23a进行译码，并且输入数据ID被存储在用于存储数据的第一存储器模块3a中。读地址RA被发送到译码器23b进行译码，并且预定读出数据RD从用于读取数据的第二存储器模块3b中读出。

图9描绘了对地址指定单元37的另一种修改。这种修改的地址指定单元37的特征在于，其具有可以保存输入到地址输入单元35的地址键AK的地址键保存单元41，所述地址键AK与最初设置半导体存储器设备1的各种运算模式的初始设置命令相关联。此外，地址指定单元37具有地址运算单元43，该地址运算单元具有与图8中所示出的配置相同的配置。地址键保存单元41具有锁定地址键AK的地址键锁定单元41a。地址键保存单元41被初始设置命令检测单元33a控制以在地址键锁定单元41a中保存地址键AK。例如，初始设置命令检测单元33a被置于图2中所示出的控制单元33中。

例如，半导体存储器设备1可以输入为初始设置命令中的一个指定地址键AK的命令(地址键指定命令)。当初始设置命令检测单元33a从在初始设置时输入到命令输入单元31中的多个控制信号的逻辑电平的组合中检测到上述地址键指定命令时，初始设置命令检测单元33a就控制地址键保存单元41来几乎与那些控制信号同时锁定并保存(latch and hold)输入到地址输入单元35的地址键AK。因此，地址键AK被保存在地址键保存单元41中，并且地址指定单元37可以指定读地址RA，所述读地址是通过与图8中所示出的地址指定单元37相同的操作对模块选择地址BA和单元选择地址CA进行的组合。

接下来，将参考图10和11描述运算单元5。运算单元5具有多种运算功能，并且可以在这多种运算中选择一种。此外，运算单元5可以选择不运算状态，在这个状态中将读数据RD输出而不对输入数据ID和读数据RD进行运算。

首先，将参考图10描述多种运算的选择方法。图10描绘了指定运算单元5中的运算类型的运算指定单元45。运算指定单元45具有运算选择地址保存单元47和运算指定信号创建单元49，所述运算选择地址保存单元锁定并保存输入到地址输入单元35中的运算选择地址，所述运算指定信号创建单元生成运算指定信号，该信号由运算选择地址指定一种运算，并将其输出到运算单元5。运算选择地址保存单元47配置有多个锁定部件o0到o3(图10中的四个部件)，以使得至少一部分输入到地址输入单元35的预定地址被输入。与最初设置半导体存储器设备1中的各种运算模式的初始设置命令相关联的运算选择地址被输入到地址输入单元35中。

例如，半导体存储器设备1可以输入为初始设置命令中的一个指定运算类型的命令(运算类型指定命令)。当初始设置命令检测单元33a从在初始设置时输入到命令输入单元31中的多个控制信号的逻辑电平的组合中检测到上述运算类型指定命令时，初始设置命令检测单元33a就控制运算选择地址保存单元47来几乎与控制信号同时锁定并保存输入到地址输入单元35的运算选择地址。因而，运算选择地址被保存在运算选择地址保存单元47中。运算指定单元45输出运算指定信号，该信号基于已保存的运算选择地址从运算指定信号创建单元49中指定一种运算。如图10中所示，例如，运算单元5通过从运算指定单元45中输出的运算指定信号指定逻辑或(OR)为运算类型，对输入数据ID(例如‘0101’)和读数据RD(例如‘0110’)进行或运算，并且输出运算结果数据OD(0111)。

由于半导体存储器设备1单独具有独立于存储器单元3的运算单元5，因此它可以相对自由地确保半导体电路板上的运算单元5的排列区域。因此，提高了半导体存储器设备1的布图设计的灵活性。因而，除了诸如异或和或的逻辑运算以外，根据需要也可以很容易地提供复杂的运算功能，例如增大了电路规模的加法。

接下来，将参考图11描述在运算单元5中不运算状态的选择。图11描绘了确定运算单元5中运算或不运算的命令确定单元53。命令确定单元53基于从外部输入的运算确定命令确定运算或不运算。命令确定单元53具有运算命令信号保存单元55和运算确定信号创建单元57，所述运算命令信号保存单元锁定并保存输入到运算确定命令输入单元50中的多个运算命令信号(图11中的四个信号)，所述运算确定信号创建单元由运算命令信号生成确定运算或不运算的运算确定信号并将该信号输出到运算单元5。例如，运算确定命令输入单元50被置于图2中所示出的命令输入单元31中。运算确定命令输入单元50具有运算命令信号输入终端52和暂时存储运算命令信号的运算命令信号缓冲器51。

运算命令信号输入终端52配置有多个锁定部件cmd0到cmd3(图11中的四个部件)以保存多个运算命令信号。当命令确定单元53从对运算命令信号的逻辑电平的组合中检测到不运算(NOP)时，它就将指定不运算的运算确定信号输出到运算单元5，上述运算命令信号被输入到运算命令信号输入终端52的终端CMD0到CMD3中并且暂时存储在缓冲器51中。例如，如图11中所示，运算单元5基于从命令确定单元53输出的运算确定信号指定不运算，不处理对输入数据ID(例如‘0101’)和读数据RD(例如‘0110’)的逻辑运算，并且照原样输出读数据RD(0110)。

例如，由于运算命令信号在每个时钟周期处被输入，因此运算单元5可以在每个时钟周期处选择运算状态或不运算状态。此外，由于多个运算类型被设置为运算命令信号的逻辑电平的组合，因此运算单元5可以在每个时钟周期处改变运算类型，或者可以选择不运算状态。在图11所示出的示例中，由于可以输入四位运算命令信号，所以除了不运算状态以外还可以设置15种运算类型。

接下来，将参考图12和13描述来自数据输入/输出单元21(数据输出单元13)的运算结果数据OD的输出定时。图12描绘了控制运算结果数据OD的输出定时的输出延迟控制单元的配置。图13描绘了运算结果数据OD的示例性输出定时。

如图12中所示，输出延迟控制单元具有输出延迟指定单元61和输出延迟控制电路59，所述输出延迟指定单元保存输入到地址输入单元35的与最初设置半导体存储器设备1的各种运算模式的初始设置命令相关联的输出控制地址来指定输出延迟，所述输出延迟控制电路基于来自输出延迟指定单元61的输出延迟信号控制运算结果数据OD的输出定时。输出延迟指定单元61具有锁定并保存输出控制地址的输出控制地址保存单元63和生成输出延迟信号的输出延迟信号创建单元65，所述输出延迟信号由输出控制地址指定输出延迟并且将其输出到输出延迟控制电路59。输出控制地址保存单元63配置有多个锁定部件q0到q3，以锁定多位的输出控制地址(图12中的四个位)。

例如，半导体存储器设备1可以输入为初始设置命令中的一个设置输出定时的命令(输出控制命令)。当初始设置命令检测单元33a从在初始设置时输入到命令输入单元31中的多个控制信号的逻辑电平的组合中检测到上述输出控制命令时，初始设置命令检测单元33a就控制输出延迟指定单元61来几乎与控制信号同时锁定并保存输入到地址输入单元35中的输出控制地址。因此，输出控制地址被保存在输出控制地址保存单元63中。输出延迟指定单元61基于已保存的输出控制地址将输出延迟信号从输出延迟信号创建单元65输出到输出延迟控制电路59。输出延迟控制电路59基于输出延迟信号控制运算结果数据OD的输出定时。运算结果数据OD的输出定时被指定为延迟时间或时钟延迟。

图13是当运算结果数据OD的输出定时被指定为时钟延迟时半导体存储器设备1的时序图。在图13中，从上面的一行开始，所示出的为来自时钟输入单元29的时钟信号CLK、在控制单元中基于输入到命令输入单元31中的各种控制信号检测到的命令(CMD)以及在时钟延迟为2(时延＝2)和时钟延迟为3(时延＝3)的情况下从数据输出单元13向外部输出的输出数据(Output)。

根据在初始设置时在输出控制命令中的多个控制信号的逻辑电平的组合，确定时钟延迟(在本实施例中，时延为2或3)。如图13中所示，输出控制命令CMD2在时钟信号CLK的上升沿处被锁定为预定命令，并且被输入到半导体存储器设备1中。从输出控制命令CMD2的输入开始，经过两个时钟(时延＝2)或三个时钟(时延＝3)以后，半导体存储器设备1与时钟信号CLK的上升沿同步地从数据输出单元13向外部输出运算结果数据OD，作为输出数据Q。

而且，当运算结果数据OD(输出数据Q)的输出定时被指定为延迟时间时，在从输出控制命令CMD2的输入开始经过指定延迟时间以后，从数据输出单元13向外部输出运算结果数据OD。

接下来，将参考图14到21描述从存储器单元3读出的多个读数据项以及输入数据。图14部分地描绘了半导体存储器设备1的示意性配置。在图14中，虽然存储器单元3中的各个逻辑存储器模块3a、3b、3c和3d都具有相同的功能，但是为了便于说明，假定逻辑存储器模块3a是用于存储输入数据的第一存储器模块，并且逻辑存储器模块3b、3c和3d是用于读取数据的第二存储器模块。

如图14中所示，通过二位模块选择地址BA选择第二存储器模块3b、3c和3d。例如，输入数据相关地址AD的两个较高位被指定为模块选择地址BA，并且较低的两位被指定为单元选择地址CA。

对地址指定单元37a进行配置，以将输入数据相关地址AD的两个较高位A0和A1的值照原样输入到译码器23a。因此，与输入数据相关地址AD相同的值(例如‘1011’)被输入到译码器23a，并且输入数据ID(例如‘0101’)被写入第一存储器模块3a。

对地址指定单元37b进行配置，以将输入数据相关地址AD的最高有效位A0的值反相，将其输入到译码器23b，并且照原样将较高位A1的值输入到译码器23b。例如，假定输入数据相关地址AD的值为‘1011’，则‘0011’被作为读地址RAb输入到译码器23b，读数据RDb(例如‘0110’)从第二存储器模块3b输出。

对地址指定单元37c进行配置，以照原样将输入数据相关地址AD的最高有效位A0的值输入到译码器23c，将最高位A1的值反相，并且将其输入到译码器23c。因而，‘1111’作为读地址RAc被输入到译码器23c，并且读数据RDc(例如‘1111’)从第二存储器模块3c输出。

对地址指定单元37d进行配置，以将输入数据相关地址AD的两个较高位A0和A1的值反相，并且将它们输入到译码器23d。因此，‘0111’被作为读地址RAd输入到译码器23d，并且读数据RDd(例如‘0000’)从第二存储器模块3d输出。

对于各个译码器23b到23d，基于输入数据相关地址AD的各个读地址RAb到RAd几乎同时被输入，并且第二存储器模块3b、3c和3d几乎同时被选择作为读数据的存储器模块。第二存储器模块3b、3c和3d依照预定顺序分别将读数据RDb、RDc和RDd输出到运算单元5。运算单元5对读数据RDb、RDc和RDd以及输入数据ID进行运算(例如，异或)，并且按预定顺序输出运算结果数据ODb、ODc和ODd。数据输出单元13按该预定顺序将在运算单元5处获得的运算结果数据ODb、ODc和ODd连续地向外部输出。

接下来，将参考图15到18描述图14中所示出的半导体存储器设备1的运算定时。图15到18是示出了半导体存储器设备1中的数据输入/输出操作的时序图。在图15到18中，从每幅图的上面一行开始，所示出的为来自时钟输入单元29的时钟信号CLK(在图17和18中，两个时钟信号CLK1和CLK2)、在控制单元33中检测到的命令(CMD)、时钟延迟为2(时延＝2)和3(时延＝3)的情况下的输出数据(Output)、输入到数据输入单元7中的输入数据(Input)以及输入到地址输入单元35中的地址(ADD)。

图15描绘了半导体存储器设备1中的第一操作定时。第一操作定时的特征在于运算结果数据ODb、ODc和ODd被连续地输出，其输出仅与时钟信号CLK的上升沿或下降沿中的一个同步。图15描绘了运算结果数据ODb、ODc和ODd与时钟信号CLK的上升沿同步输出的情况下的示例性操作定时。另外，运算结果数据ODb、ODc和ODd的输出顺序不限于图15中所示出的顺序。

图16描绘了半导体存储器设备1中的第二操作定时。第二操作定时的特征在于执行了所谓的DDR(双数据率)的数据输出，其中运算结果数据OD的奇数编号的输出和偶数编号的输出被连续地输出，两者的输出分别与时钟信号CLK的上升沿或下降沿同步，并且彼此不相同。例如，如图16中所示，运算结果数据的奇数编号的输出ODb和ODd与时钟信号CLK的上升沿同步输出，并且运算结果数据的偶数编号的输出ODc与时钟信号CLK的下降沿同步输出。因而，与图15中所示出的情况(所谓的SDR(单数据率))相比，数据的输出可以在一半的时间内完成。

图17描绘了半导体存储器设备1中的第三操作定时。第三操作定时的特征在于运算结果数据的奇数编号的输出和偶数编号的输出被连续地输出，两者的输出与来自时钟输入单元29的时钟信号CLK1和时钟信号CLK1的反相时钟信号CLK2中的任一个同步并且彼此在相位上不相同。例如，如图17中所示，运算结果数据的奇数编号的输出ODb和ODd与时钟信号CLK1的上升沿同步输出，并且运算结果数据的偶数编号的输出ODc与反相的时钟信号CLK2的上升沿同步输出。DDR模式中的数据输出也按这个操作定时进行。

图18描绘了半导体存储器设备1中的第四操作定时。第四操作定时的特征在于运算结果数据的奇数编号的输出和偶数编号的输出被分别连续地输出，两者的输出与差分时钟信号CLK1和CLK2的第一和第二交叉点中的任一个同步，且彼此不相同。例如，如图18中所示，运算结果数据的奇数编号的输出ODb和ODd与时钟信号CLK1的上升沿与时钟信号CLK2的下降沿交叉的第一交叉点同步输出，并且运算结果数据的偶数编号的输出ODc与时钟信号CLK1的下降沿与时钟信号CLK2的上升沿交叉的第二交叉点同步输出。DDR模式中的数据输出也按这个操作定时进行。

接下来，将参考图19描述对图14中所示出的半导体存储器设备1的修改。这种修改的第一存储器模块3a不仅可以用于写入输入数据而且可以用于存储读数据，并且其特征在于在运算单元5中对从第一存储器模块3a中读出的读数据RDa和输入数据ID进行运算。读数据RDa是在写入输入数据ID之前已经写入(存储在)第一存储器模块3a中的数据。在这种修改的半导体存储器设备1中，按预定顺序将运算结果数据ODa、ODb、ODc和ODd连续地从数据输出单元13向外部输出，所述运算结果数据ODa、ODb、ODc和ODd由从第一存储器模块3a中读出的读数据RDa、从第二存储器模块3b、3c和3d中读出的读数据RDb、RDc和RDd以及输入数据ID生成。运算结果数据ODa、ODb、ODc和ODd按图15到18中所示出的任一种操作定时被输出。

接下来，将参考图20和21描述对图14中所示出的半导体存储器设备1的另一种修改。这种修改的半导体存储器设备1的特征在于，同时被选择并且可以同时读数据的第一存储器模块3a与第二存储器模块3b、3c和3d经预定延迟时间或时钟延迟后被激活。例如，上述预定延迟时间或预定时钟延迟在初始设置时通过命令进行指定。

图20部分地描绘了这种修改的半导体存储器设备1的示意性配置。如图20中所示，这种修改的半导体存储器设备1具有存储器模块控制单元67，其控制第一存储器模块3a和第二存储器模块3b、3c和3d的激活顺序以及运算结果数据ODa、ODb、ODc和ODd的输出顺序。存储器模块控制单元67输出预定控制信号，该信号控制存储器模块3a、3b、3c和3d中每一个的激活以及运算结果数据ODa、ODb、ODc和ODd的输出。例如，该预定控制信号与来自时钟输入单元29的时钟信号CLK同步输出。例如，时钟输入单元29具有时钟信号输入终端28和对输入时钟信号的波形进行整形的时钟缓冲器30。

图21描绘了半导体存储器设备1的第五操作定时。在图21中，从上面一行开始所示出的为来自时钟输入单元29的时钟信号CLK、基于输入到命令输入单元31的各种控制信号在控制单元33中检测到的命令(CMD)、输入到数据输入单元7的输入数据(Input)、输入到地址输入单元35的地址(ADD)、第一存储器模块3a(BLK3a)、第二存储器模块3b、3c和3d(BLK3b、BLK3c和BLK3d)以及在时钟延迟被设为3(时延＝3)的情况下的输出数据(Output)。

如图21中所示，在时钟信号CLK的上升沿处，顺序地激活各个存储器模块3a、3b、3c和3d的存储器模块激活命令CMD3、与存储器模块激活命令CMD3相关联的输入数据ID以及输入数据相关地址AD被同时锁定，并且被输入到半导体存储器设备1中。当存储器模块激活命令CMD3被输入的同时，第一存储器模块3a被从存储器模块控制单元67输出的预定控制信号激活(激活的)，并且将读数据RDa输出到运算单元5。此外，第二存储器模块3b、3c和3d与时钟信号CLK同步地被从存储器模块控制单元67顺序输出的预定控制信号顺序地激活，并且顺序地将读数据RDb、RDc和RDd输出到运算单元5。

在图21中，由于时钟延迟被设为3，因此从读数据RDa和输入数据ID得到的运算结果数据ODa被作为输出数据Q从数据输出单元13输出到外部，其输出与在存储器模块激活命令CMD3被锁定后的第三个时钟处的时钟信号CLK同步。从读数据RDb、RDc和RDd和输入数据ID得到的运算结果数据ODb、ODc和ODd被作为输出数据Q与运算结果数据ODa一起连续地从数据输出单元13输出到外部，其输出与时钟信号CLK同步。另外，运算结果数据ODa、ODb、ODc和ODd的输出定时不限于时钟延迟，还可以设置为延迟时间。

接下来，将参考图22和23描述输入数据ID被输入到半导体存储器设备1的输入定时。图22描绘了控制输入数据的输入定时的输入延迟控制单元的配置。图23描绘了输入数据(Input)的示例性输入定时。如图22中所示，输入延迟控制单元具有输入延迟指定单元77和输入延迟控制电路83，所述输入延迟指定单元保存输入到地址输入单元35中的与最初设置半导体存储器设备1的各种运算模式的初始设置命令相关联的输入控制地址，并且指定输入延迟，所述输入延迟控制电路基于来自输入延迟指定单元77的输入延迟信号控制输入数据的输入定时。输入延迟指定单元77具有锁定并保存输入控制地址的输入控制地址保存单元79，以及基于输入控制地址生成输入延迟信号并将该信号输出到输入延迟控制电路83的输入延迟信号创建单元81。输入控制地址保存单元79具有多个锁定部件i0到i3(图22中的四个部件)以锁定多个输入控制地址。

例如，在半导体存储器设备1中，可以输入设置输入定时的命令(输入控制命令)作为初始设置命令中的一个。当初始设置命令检测单元33a从在初始设置时输入到命令输入单元31中的多个控制信号的逻辑电平的组合中检测到上述输入控制命令时，初始设置命令检测单元33a就控制输入延迟指定单元77来几乎与控制信号同时锁定并保存输入到地址输入单元35的输入控制地址。因此，输入控制地址被保存在输入延迟指定单元77中。输入延迟指定单元77基于已保存的输入控制地址将来自输入延迟信号创建单元81的输入延迟信号输出到输入延迟控制电路83。输入延迟控制电路83基于输入延迟信号控制输入数据的输入定时。输入数据的输入定时可以被指定为延迟时间或时钟延迟。

图23描绘了当输入数据的输入定时被指定为时钟延迟时，半导体存储器设备1的示例性操作定时。在图23中，从上面一行开始所示出的为来自时钟输入单元29的时钟信号CLK、基于输入到命令输入单元31的各种控制信号在控制单元33中检测到的命令(CMD)以及在时钟延迟为2(时延＝2)和3(时延＝3)的情况下输入到数据输入单元7的输入数据(Input)。

如图23中所示，当控制命令CMD4在时钟信号CLK的上升沿处被锁定并且被输入到半导体存储器设备1中时，在从控制信号CMD4的输入开始的两个时钟或三个时钟以后的时钟信号CLK的上升沿处，输入数据ID被锁定并且被输入到半导体存储器设备1中。而且，当输入数据ID的输入定时被指定为延迟时间时，在从控制命令CMD4的输入开始经过指定的延迟时间以后，输入数据ID被输入到半导体存储器设备1中。

接下来，将参考图24到26描述与运算结果数据同步输出的参考时钟信号。图24部分地描绘了具有输出参考时钟信号的参考时钟信号输出单元的半导体存储器设备1的示意性配置。如图24中所示，半导体存储器设备1具有输出控制单元69和参考时钟信号输出单元71，所述输出控制单元控制来自数据输出单元13的运算结果数据OD(在本图中以ODb、ODc和ODd为示例)的输出定时，所述参考时钟信号输出单元输出参考时钟信号S，该信号从输出控制单元69输出并且与运算结果数据ODb、ODc和ODd的输出定时同步。

输出控制单元69基于输入的时钟信号CLK控制输出数据驱动器15，并且控制运算结果数据ODb、ODc和ODd的输出定时以及向参考时钟信号输出单元71输出与运算结果数据ODb、ODc和ODd的输出定时同步的参考时钟信号S。当对运算结果数据ODb、ODc和ODd设置了延迟时间或时钟延迟时，输出控制单元69将参考时钟信号S从预定命令的输入开始延迟上述延迟时间或时钟延迟，并且将其输出到参考时钟信号输出单元71。

参考时钟信号输出单元71具有参考时钟信号驱动器73和参考时钟信号输出终端75。与运算结果数据ODb、ODc和ODd同步地从参考时钟信号输出终端75输出参考时钟信号S。例如，每一个字节(八位)输出一个参考时钟信号S。

接下来，将参考图25和图26描述参考时钟信号S的输出定时。图25描绘了参考时钟信号S的示例性第一输出定时，图26描绘了参考时钟信号S的示例性第二输出定时。在图25和26中，从图中的上面一行开始所示出的为来自时钟输入单元29的时钟信号CLK(在图26中为差分时钟信号CLK1和CLK2)、基于输入到命令输入单元31的各种控制信号在控制单元33中检测到的命令(CMD)、在时钟延迟为2(时延＝2)的情况下的输出数据(Output)、在时钟延迟为2(时延＝2)的情况下的参考时钟信号S、在时钟延迟为3(时延＝3)的情况下的输出数据(Output)、在时钟延迟为3(时延＝3)的情况下的参考时钟信号S、输入到数据输入单元7的输入数据(Input)以及输入到地址输入单元35的地址(ADD)。

如图25所示，在第一输出定时中，输出参考时钟信号S以使得所有各项输出数据Q(运算结果数据ODb、ODc和ODd)都仅与时钟信号的上升沿或下降沿同步。此外，参考时钟信号S的输出带有已设置的时钟延迟。

如图26所示，在第二输出定时中，例如，参考时钟信号S的上升沿与输出数据Q的奇数编号的输出(运算结果数据ODb和ODd)同步，并且其下降沿与输出数据Q的偶数编号的输出(运算结果数据ODc)同步。而且，经已设置的时钟延迟后参考时钟信号S被输出。第二输出定时不限于图26中所示出的定时。参考时钟信号S的下降沿可以与输出数据Q的奇数编号的输出(运算结果数据ODb和ODd)同步，并且其上升沿可以与输出数据Q的偶数编号的输出(运算结果数据ODc)同步。

当采用利用了图7、图15到18以及图21中所示出的半导体存储器设备的控制方法中的至少一种的控制单元来控制半导体存储器设备1时，可以实现这样的半导体集成电路系统，其中减少了对半导体存储器设备1的访问次数，降低了控制单元上的负担。此外，可以方便地进行实现这种半导体集成电路系统的电路板的设计。而且，在其中执行图7、图15到18以及图21中所示出的半导体存储器设备的控制方法的控制元件和具有与半导体存储器设备1相同的功能的半导体存储元件形成于同一电路板上的半导体集成电路，可以得到与上述半导体集成电路系统的那些优点相同的优点。

接下来，将参考图27到29描述半导体存储器设备1的另一种控制方法。图27是示出了半导体存储器设备1的第六操作定时的时序图。在图27中，从上面一行开始，所示出的是来自时钟输入单元29的时钟信号CLK、在控制单元33处检测到的命令(CMD)、输入到地址输入单元35的地址(ADD)、输入到数据输入单元7的输入数据(Input，时延＝O)、各个逻辑存储器模块3a、3b、3c和3d(BLK3a、BLK3b、BLK3c和BLK3d)以及在时钟延迟被设置为3(时延＝3)的情况下的输出数据(Output)。

如图27中所示，各个与不允许运算单元5进行运算的不运算命令CMDa相关联的输入数据(第一数据)IDb、IDc和IDd，以及与输入数据IDb、IDc和IDd相关联的输入数据相关地址ADb(#1001)、ADc(#1010)和ADd(#1011)被顺序地输出。由于输入数据ID的输入定时被设置为时延＝0，因此各个输入数据IDb、IDc和IDd几乎在被输入的同时被写入逻辑存储器模块3b、3c和3d。

不运算命令CMDa被输入三次以后，与允许运算单元5进行预定运算的运算命令CMDb相关联的输入数据(第二数据)IDa以及与输入数据IDa相关联的输入数据相关地址ADa(#1000)被输入。由于设置了时延＝0，因此输入数据IDa几乎在被输入的同时被写入逻辑存储模块(第一存储器模块)3a，并且被输出到运算单元5。

另一方面，当运算命令CMDb被输入时，通过基于与输入数据IDa相关联的输入数据相关地址ADa(#1000)生成的读地址RAb、RAc和RAd，逻辑存储器模块3b、3c和3d被选择作为第二存储器模块3b、3c和3d，并且已存储的输入数据IDb、IDc和IDd作为读数据RDb、RDc和RDd被输出到运算单元5。运算单元5处理对读数据RDa、RDc和RDd和输入数据IDa的预定运算，并且运算结果数据ODb、ODc和ODd被输出。

输出数据Q(运算结果数据ODb、ODc和ODd)的输出定时被设置为时延＝3。因而，例如，在从运算命令CMDb的输入开始三个时钟以后，运算结果数据ODb、ODc和ODd被按照此顺序连续地与时钟信号CLK的上升沿同步输出。另外，运算结果数据ODb、ODc和ODd的输出定时可以被设置为延迟时间。

图28是示出了半导体存储器设备1的第七操作定时的时序图。在图28中，从上面一行开始，所示出的为来自时钟输入单元29的时钟信号、在控制单元33中检测到的命令(CMD)、被输入到地址输入单元35中的地址(ADD)、由地址内部计数器(未示出)基于被输入的地址(ADD)而生成的内部地址ADD’(内部)、输入到数据输入单元7的输入数据(Input，时延＝0)、各个逻辑存储器模块3a到3d(BLK3a到BLK3d)以及时钟延迟被设为3(时延＝3)的情况下的输出数据(Output)。

如图28中所示，与不允许运算单元5进行运算的不运算命令CMDa相关联的输入数据(第一数据)IDb，以及与输入数据IDb相关联的输入数据相关地址ADb(#1001)被输入。在时延＝0的情况下，输入数据IDb被写入通过输入数据相关地址ADb(#1001)选择的逻辑存储器模块3b中。随后，地址内部计数器与时钟信号CLK同步地被计数以生成内部地址ADD’(#1010)，并且输入数据(第一数据)IDc被写入通过内部地址ADD’(#1010)选择的逻辑存储器模块3c中。然后，内部地址ADD’(#1011)类似地由地址内部计数器生成，并且输入数据(第一数据)IDd被写入通过内部地址ADD’(#1011)选择的逻辑存储器模块3d。

随后，与允许运算单元5进行运算的运算命令CMDb相关联的输入数据IDa，以及与输入数据IDa相关联的输入数据相关地址ADa(#1000)被输入。由于设置了时延＝0，因此输入数据(第二数据)IDa几乎在被输入的同时被写入逻辑存储器模块(第一存储器模块)3a，并且被输出到运算单元5。

另一方面，当运算命令CMDb被输入时，通过基于与输入数据IDa相关联的输入数据相关地址ADa(#1000)生成的读地址RAb、RAc和Rad，选择逻辑存储器模块3b、3c和3d作为第二存储器模块3b、3c和3d，并且上述逻辑存储器模块3b、3c和3d将已存储的输入数据IDb、IDc和IDd作为读数据RDb、RDc和RDd输出到运算单元5。运算单元5处理对读数据RDb、RDc和RDd与输入数据IDa的预定运算，并且输出运算结果数据ODb、ODc和ODd。

输出数据Q(运算结果数据ODb、ODc和ODd)的输出定时被设置为时延＝3。因而，例如，在从运算命令CMDb的输入开始三个时钟以后，运算结果数据ODb、ODc和ODd被按照此顺序连续地与时钟信号CLK的上升沿同步输出。另外，运算结果数据ODb、ODc和ODd的输出定时也可以被设置为延迟时间。

如上所述，不运算命令CMDa以及与不运算命令CMDa相关联的输入数据IDb和输入数据相关地址ADb仅被输入一次，并且然后在输入数据IDb之后输入的输入数据IDc和IDd也可以被写入逻辑存储器模块3c和3d。在经过了不运算命令CMDa的突发串(burst)周期以后，运算命令CMDb被输入。除了输入数据IDb、IDc和IDd通过突发串操作被存储在逻辑存储器模块3b、3c和3d中以外，利用这种操作定时的半导体存储器设备1的控制方法与利用第一操作定时的半导体存储器设备的控制方法相同。

图29是示出了半导体存储器设备1的第八操作定时的时序图。图29中的这些行与图28中的行表示的意思相同。利用这种操作定时的半导体存储器设备的控制方法的特征在于，代替图28中所示出的两种命令(不运算命令CMDa和运算命令CMDb)，突发串输入运算命令CMDc被输入，并且然后输入数据通过突发串操作输入以控制运算。控制运算单元5以对读数据和从突发串输入运算命令CMDc的输入开始经过基于预定位数的计数以后被输入的输入数据进行运算。

如图29中所示，与突发串输入运算命令CMDc相关联的输入数据(第一数据)IDb和与输入数据IDb相关联的输入数据相关地址AD(#1001)被输入。在时延＝0的情况下，输入数据IDb被写入通过输入数据相关地址AD(#1001)选择的逻辑存储器模块3b中。随后，地址内部计数器与时钟信号CLK同步地被计数以生成内部地址ADD’(#1010)，并且输入数据(第一数据)IDc被写入通过内部地址ADD’(#1010)选择的逻辑存储器模块3c中。然后，内部地址ADD’(#1011)类似地由地址内部计数器生成，并且输入数据(第一数据)IDd被写入通过内部地址ADD’(#1011)选择的逻辑存储器模块3d。

随后，内部地址ADD’(#1000)类似地由地址内部计数器生成，并且输入数据(第二数据)IDa被写入通过内部地址ADD’(#1000)选择的逻辑存储器模块(第一存储器模块)3a，并且被输出到运算单元5。

如上所述，在这个操作定时中，仅通过预定的突发串长度(在本实施例中，突发串长度＝4)与时钟信号CLK同步地连续输入多个输入数据ID项。

另一方面，通过基于写入输入数据IDa并且将已存储的输入数据IDb、IDc和IDd作为读数据RDb、RDc和RDd输出到运算单元5的内部地址ADD’(#1000)生成的读地址RAb、RAc和RAd，逻辑存储器模块3b、3c和3d被选择作为第二存储器模块3b、3c和3d。运算单元5分别处理对读数据RDb、RDc和RDd和输入数据IDa的预定运算，并且输出运算结果数据ODb、ODc和Odd。

输出数据Q(运算结果数据ODb、ODc和ODd)的输出定时被设置为时延＝3。因而，例如，在从输入数据IDa的输入开始三个时钟以后，运算结果数据ODb、ODc和ODd被按照此顺序连续地与时钟信号CLK的上升沿同步输出。另外，运算结果数据ODb、ODc和Odd的输出定时也可以被设置为延迟时间。

在上述半导体存储器设备的控制方法中，预定的运算在最后输入的输入数据ID和读数据RD之间进行，但是与读数据进行运算的输入数据ID的输入顺序不限于最后的位置，而可以在该顺序的任何位置处被输入。

接下来，将参考图30描述实现图27到29中所示出的半导体存储器设备的任一种控制方法的控制单元以及在使用所述半导体存储器设备1的半导体集成电路系统中的操作。半导体集成电路系统具有以下两种功能，即对基本信息和通过使用从基本信息和压缩目标信息中获得的解压目标信息而创建的指令信息进行压缩以创建压缩后信息，以及通过对从压缩后信息中提取的指令信息创建的解压目标信息进行解压缩来解压压缩目标信息。在这种半导体集成电路系统中，半导体存储器设备1被用于解压目标信息的创建和压缩目标信息的解压。

图30描绘了半导体集成电路系统中对信息组的压缩和解压的示例性流程。首先，将顺着图30中上面部分的流程描述对预定信息组的压缩。对于形成半导体集成电路系统的一个组件的半导体存储器设备1，输入被分成压缩目标信息87和基本信息89的信息组以使得，例如，与不运算命令CMDa1到CMDa7相关联的压缩目标信息87被输入，并且然后与运算命令CMDb相关联的基本信息89被输入。半导体存储器设备1在运算单元5中执行对基本信息89和压缩目标信息87的运算(异或)，并且输出解压目标信息91作为运算结果数据。例如，从半导体存储器设备1输出的解压目标信息91被输入到形成半导体集成电路系统的一个组件的信息压缩设备中。信息压缩设备从解压目标信息91中创建(编码)解压缩所必要的指令信息93，将基本信息89与指令信息93相加，并且对它们进行压缩以创建压缩后信息95。由于压缩后信息95相对压缩目标信息87来说具有更小的数据容量，因此有助于信息组的传送和存储。

接下来，将顺着图30中下面的流程描述对预定信息组的解压缩。信息压缩设备从压缩后信息95中获取对于解压缩所必要的指令信息93和基本信息89，并且从指令信息93创建(解码)解压目标信息91。对于半导体存储器设备1，与不运算命令CMDa1到CMDa7相关联的解压目标信息91以及与运算命令CMDb相关联的基本信息89被按此顺序输入。半导体存储器设备1在运算单元5中执行对基本信息89和解压目标信息91的运算(异或)，并且对压缩目标信息87进行解压缩并将其输出作为运算结果数据。

如上所述，在使用半导体存储器设备1的半导体集成电路系统中，由于可以进行预定的运算而不将已存储的信息组读出到半导体存储器设备1的外部，因此减少了对半导体存储器设备1的访问次数来实现高速的信息处理。成为在半导体集成电路系统中处理的压缩目标的信息组例如是，相同的帧紧密排列于其中的图像信息或者类似的具有连续帧的图像信息。另外，在半导体集成电路系统中处理的解压目标信息例如是，相同的帧紧密排列于其中的图像信息或者类似的具有连续帧的图像信息。

在其中执行图27到29中所示出的半导体存储器设备的任一种控制方法的控制元件和具有与半导体存储器设备1相同的功能的半导体存储器元件形成于同一电路板上的半导体集成电路，可以通过利用具有与信息压缩设备相同的功能的信息压缩电路发送数据而得到与上述半导体集成电路系统相同的优点。

Claims (20)

1.一种半导体存储器设备，包括：

数据输入单元，输入数据从外部被输入到所述数据输入单元中；

存储器单元，其存储数据；

运算单元，其处理对所述输入数据和从所述存储器单元中读出的读数据的预定运算；以及

数据输出单元，其向外部输出由所述运算单元得到的运算结果数据。

2.根据权利要求1所述的半导体存储器设备，还包括地址输入单元，与所述输入数据相关联的输入数据相关地址被输入到所述地址输入单元。

3.根据权利要求2所述的半导体存储器设备，其中从所述存储器单元读出读数据所用的读地址的一部分与所述输入数据相关地址的一部分不匹配。

4.根据权利要求3所述的半导体存储器设备，其中所述存储器单元配置有多个逻辑存储器模块，并且

所述多个逻辑存储器模块包括：

第一存储器模块，所述第一存储器模块被使用所述输入数据相关地址中作为模块选择地址的部分进行选择，并且在所述第一存储器模块中利用所述输入数据相关地址存储所述输入数据；以及

第二存储器模块，所述第二存储器模块被使用所述读地址中作为模块选择地址的部分进行选择，并且在所述第二存储器模块中利用所述读地址读出所述读数据。

5.根据权利要求4所述的半导体存储器设备，其中多个所述第二存储器模块被使用所述模块选择地址的多个位进行选择。

6.根据权利要求5所述的半导体存储器设备，其中所述运算单元对从所述多个第二存储器模块中读出的多个读数据项以及所述输入数据进行运算，并且按预定顺序连续地输出由上述运算得到的运算结果数据。

7.根据权利要求6所述的半导体存储器设备，其中在存储所述输入数据之前，所述运算单元处理对从所述第一存储器模块中的输入数据相关地址读出的读数据和所述输入数据的运算。

8.根据权利要求7所述的半导体存储器设备，其中所述运算单元按预定顺序连续地输出由所述输入数据和从所述多个第二存储器模块中读出的多个读数据得到的运算结果数据，以及由所述输入数据和从所述第一存储器模块中读出的读数据得到的运算结果数据。

9.根据权利要求1所述的半导体存储器设备，其中所述运算单元能够处理多种运算。

10.根据权利要求9所述的半导体存储器设备，其中所述运算单元通过从所述地址输入单元输入的与最初设置所述半导体存储器设备的初始设置命令相关联的运算选择地址，从所述多种运算中指定一种。

11.根据权利要求1所述的半导体存储器设备，其中所述运算单元能够选择输出所述读数据而不执行对所述输入数据的运算的不运算状态。

12.根据权利要求11所述的半导体存储器设备，还包括命令确定单元，其基于从外部输入的运算确定命令确定所述不运算状态。

13.根据权利要求6所述的半导体存储器设备，还包括存储器模块控制单元，其控制激活所述第一存储器模块和多个所述第二存储器模块的顺序，以及输出所述运算结果数据的顺序。

14.根据权利要求1所述的半导体存储器设备，还包括：

输出控制单元，其控制从所述数据输出单元输出的运算结果数据的输出定时；以及

参考时钟信号输出单元，其输出与所述运算结果数据的输出定时同步的参考时钟信号。

15.根据权利要求1所述的半导体存储器设备，还包括输出延迟控制单元，其基于从所述地址输入单元输入的与最初设置所述半导体存储器设备的初始设置命令相关联的输出控制地址，延迟来自所述数据输出单元的运算结果数据的输出定时。

16.根据权利要求1所述的半导体存储器设备，还包括输入延迟指定单元，其基于从所述地址输入单元输入的与最初设置所述半导体存储器设备的初始设置命令相关联的输入控制地址，延迟所述输入数据到所述运算单元的输入定时。

17.根据权利要求1所述的半导体存储器设备，包括数据输入/输出单元，所述数据输入/输出单元被形成为共享所述数据输入单元和所述数据输出单元。

18.一种半导体存储器设备的控制方法，包括以下步骤：

在存储器单元中存储从外部输入的与不允许运算单元进行运算的不运算命令相关联的第一数据；

从外部输入与允许所述运算单元处理预定运算的运算命令相关联的第二数据；

基于所述运算命令，在所述运算单元中对所述第二数据和从所述存储器单元中读出的第一数据进行运算；以及

在从所述运算命令的输入开始经过一段预定时间以后，输出由所述运算获得的运算结果数据。

19.根据权利要求18所述的半导体存储器设备的控制方法，其中，代替输入所述不运算命令和所述运算命令，

输入预定处理命令；

在所述存储器单元中存储从外部输入的与所述预定处理命令相关联的第一数据；

在从所述处理命令的输入开始经过一段预定时间以后，输入所述第二数据；以及

在所述运算单元中对所述第二数据和所述第一数据进行运算。

20.一种半导体集成电路系统，所述系统对基本信息和通过使用从所述基本信息和压缩目标信息获得的解压目标信息而创建的指令信息进行压缩以创建压缩后信息，并且所述系统通过对从所述压缩后信息中提取的指令信息创建的解压目标信息进行解压缩来解压所述压缩目标信息，

其中所述系统将根据权利要求1的半导体存储器设备用于：

通过对被输入的与不运算命令相关联的压缩目标信息以及被输入的与运算命令相关联的基本信息进行运算，创建所述解压目标信息；以及

通过对从压缩后信息中提取的并且被输入的与不运算命令相关联的解压目标信息以及被输入的与运算命令相关联的基本信息进行运算，对压缩目标信息进行解压。

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