JPH08305625A

JPH08305625A - 演算処理機能付き半導体メモリ及びそれを用いた処理装置

Info

Publication number: JPH08305625A
Application number: JP7112825A
Authority: JP
Inventors: Makoto Fujita; 良藤田; Mitsuru Soga; 満曽我; Yasuhiro Nakatsuka; 康弘中塚
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1996-11-22
Also published as: DE69636433T2; CN1105358C; WO1996035992A1; EP0827082A4; EP0827082A1; CN1189902A; KR19990008388A; KR100424511B1; CA2220547A1; EP0827082B1; DE69636433D1

Abstract

(57)【要約】【目的】画像の拡大，縮小、さらに具体的には、３次元
グラフィックスにおけるテキスチャマッピングの処理の
高速化を実現し得る装置を提供することにある。【構成】一般的に整数座標とならない原画像の小数成分
を含む小数アドレスをそのままメモリのアドレスとして
与え、半導体メモリ１００の内部に、整数アドレスに対
応するデータを保持するメモリセル２０７と、メモリセ
ルより読み出した前記小数アドレス中の整数成分に対応
するデータと小数成分に基づいて補間演算を行う演算回
路２０２，２０３を設ける構成とした。【効果】補間演算を、ＬＳＩ内部で行うため、従来の４
倍以上に高速化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、原画像を拡大，縮小，
回転などの画素密度変換処理を行って表示する表示装
置、あるいは画像処理装置に係り、特に画素密度変換処
理であるデータの補間演算などのフィルタ演算を高速に
行う処理装置及びそれに用いる演算処理機能付きメモリ
に関する。

【０００２】

【従来の技術】従来の画像を拡大，縮小，回転など行う
表示装置は、特開平5−298455 号公報や、特開平5−307
610 号公報に記載されているようなテキスチャマッピン
グ装置で用いられており、デスティネイションに対応す
る原画像の座標値が原画像の画素の中心と一致しないた
めに、周囲の画素から指定された座標の画素の値を補間
によって推定する方式が開示されている。また、特開昭
59−6626号公報には、２値の文字画像を拡大する場合
に、原画像の複数の画素から高速に拡大したデスティネ
イションの画素を求める方法が開示されている。また、
画像処理における、画像の微分，積分処理を行う処理で
は、周囲８画素に重みを付けて積和演算を行う方式が良
く知られている。

【０００３】このような、原画像から複数画素を読み出
し、演算を行う処理装置は、高速化のために複数のメモ
リ素子と、演算装置を並列に並べ、並列処理を行ってい
た。

【０００４】

【発明が解決しようとする課題】メモリ素子を何個も並
べ、原画像からのデータを高速に読み出し、処理しよう
とする場合、処理するプロセッサと、複数のメモリ素子
の間の信号線数が膨大な数になってしまう。例えば、１
画素が２４ビット(赤，緑，青各８ビットの場合)で、４
画素の原画像から演算する場合、９６ビットのデータ線
を必要とする。また、メモリ素子自体のデータ読み出し
性能は、ランダムにアクセスしようとすると、通常のダ
イナミックランダムアクセスメモリでは、現状１５０ｎ
ｓが限界であり、目標性能を達成しようとすると、これ
をさらに並列処理で高速化しなければならず、上記信号
線数の何倍もの信号線が必要となる。そして、装置の規
模が大きくなり、また、個々の性能（動作周波数）も高
くする必要があるため装置のコストも増大してしまう。

【０００５】本発明の目的は、上位のプロセッサと、メ
モリ素子の間の信号線の数を減らし、高速な処理を行い
得る処理装置と、それに用いる演算処理機能付き半導体
メモリを提供することにある。

【０００６】本発明の他の目的は、原画像の大きさが大
きくなり１個の演算処理機能付き半導体メモリに格納し
きれなくなった場合に、複数個で実現し得るようにした
演算処理機能付き半導体メモリ及び処理装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明は、連続した整数
アドレスに対応するデータを保持する記憶手段と、プロ
セッサより入力される小数アドレスに対し、前記記憶手
段に保持された整数アドレスに対応するデータを用いて
補間演算することにより、前記小数アドレスに対応する
データを求める演算手段とを１個のＬＳＩチップ上に形
成し、演算機能付き半導体メモリを構成したことに特徴
がある。

【０００８】又、更に本発明は、前記プロセッサより入
力される小数アドレスが、前記記憶手段に保持されたデ
ータのアドレスの範囲内にあるか否かを判定するアドレ
ス範囲判定手段をも演算機能付き半導体メモリ内に設け
たことに特徴がある。

【０００９】又本発明は、上位プロセッサからの命令に
より小数成分を含むアドレスを発生する処理プロセッサ
と、連続した整数アドレスに対応するデータを保持する
記憶手段と、前記処理プロセッサから入力された小数成
分を含むアドレスに対し、前記記憶手段に保持された整
数アドレスに対応するデータ及びアドレスの小数成分を
用いて、前記小数成分を含むアドレスに対応するデータ
を求める演算手段を有する演算機能付き半導体メモリを
複数有し、前記各半導体メモリは、隣接するメモリの一
部のデータを相互に重複して前記記憶手段に保持するよ
うにしたことに特徴がある。

【００１０】

【作用】まず、従来は、１つの座標に対して、複数のメ
モリ素子にアドレスを出力し、その座標の周囲の画素４
画素から１６画素程度を読み出して、上位プロセッサが
取り込み、上位プロセッサがその画素の値を使って演算
処理するため、メモリ素子と、上位プロセッサ間のデー
タ転送量は１画素の出力データを作るために、４画素か
ら１６画素分のデータを転送する必要があった。

【００１１】これに対して、本発明によれば、上記演算
処理がＬＳＩ内部で行われるので、演算機能付き半導体
メモリと上位プロセッサ間のデータ転送量は、１画素の
出力データを作るために、１画素分のデータ転送で十分
となる。演算機能付き半導体メモリ内部では、やはり４
画素から１６画素分のデータ転送を行っているが、実際
のメモリ素子の内部では、同時に何千ビット（１６Ｍビ
ットのＤＲＡＭでは、例えば、１６Ｋビット）ものデー
タを読み出すことができ、さらに多くの画素データを読
み出す能力を有している。また、メモリセルに対するア
クセス時間に関しても、チップ外部にデータを出力する
場合最低でも１０ＰＦの信号線を駆動する必要があるた
め遅延時間が大きいが、ＬＳＩ内部では、大きくても１
ＰＦの容量を駆動するだけですむため、高速にメモリへ
のアクセスを行うことが可能となる。

【００１２】又、本発明によれば、プロセッサより入力
される小数アドレスに対し、前記記憶手段に保持された
整数アドレスに対応するデータを用いて補間演算され、
前記小数アドレスに対応するデータが求められる。具体
的に１次元のデータ列に対する線形補間について説明す
ると、座標Ａ＝１０の値が１００.０で、座標Ａ＝１１
の値が１３０.０であるようにメモリに格納されている
とき、座標Ａ＝10.6の値は、座標Ａ＝１１の値に０.６
を掛け、座標Ａ＝１０の値に０.４を掛けてたし合わせ
た値１１８.０と補間できる。このように座標の小数成
分で、各画素に掛ける重み係数が一意に決められ、それ
ぞれを掛け合わせて、加算することで、補間した出力を
得ることが可能となる。

【００１３】又、本発明によれば、連続した整数アドレ
スに対応するデータを保持する記憶手段と、前記処理プ
ロセッサから入力された小数成分を含むアドレスに対
し、前記記憶手段に保持された整数アドレスに対応する
データ及びアドレスの小数成分を用いて、前記小数成分
を含むアドレスに対応するデータを求める演算手段を有
する演算機能付き半導体メモリが複数設けられ、これら
隣接する半導体メモリの一部のデータが相互に重複して
各半導体メモリの記憶手段に保持されるので、仮りに、
原画像の大きさが１個のＬＳＩチップに格納出来なくな
った場合においても、このような大容量のメモリ空間を
複数の領域に分割し、この分割された各領域を複数の演
算処理機能付き半導体メモリにそれぞれ割り振ることが
でき、更に相互に一部のデータが重複して保持されるの
で、この分割された領域の境界付近のデータに対しても
良好に処理することが可能となる。

【００１４】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１５】図２は、本発明の一実施例である演算処理
機能付き半導体メモリの機能を表わしている。まず、図
２（ａ）は、１次元のデータ列を線形（１次式）で補間
する例を示している。横軸は、アドレスで、縦軸は、そ
のアドレスに対応するデータの値を表わしている。図の
縦棒の長さが、メモリに設定された値を示し、その頂点
を結ぶ折れ線は、補間出力を表わしている。すなわち、
本発明の演算機能付き半導体メモリに対し、まず、０か
ら１５までのアドレスにデータ列を格納しておけば、少
数成分を有するアドレスを指定して読み出しを行うと、
アドレスで指されたデータの前後から線形補間したデー
タを読み出すことが出来る。例えば、アドレスが９に１
２８、アドレス１０に１６６が格納されている場合、ア
ドレスを９.８７と指定して読み出しを行うと、演算機
能付き半導体メモリは、アドレス９.８７に最も近い２
つのアドレス９と、１０をメモリから読み出し、その値
をアドレスの少数成分０.８７を使って補間し出力す
る。線形補間は、アドレスの整数成分をＴｉ、小数成分
をＴｆとおくと、補間結果ｉｐは、式(１)で求めること
が出来るため、この例の場合１６１が出力される。

【００１６】ｉｐ＝Ａ（Ｔｉ）×（１−Ｔｆ）＋Ａ（Ｔｉ＋１）×Ｔｆ …（１）ここで、Ａ（ｘ）は、指定されたアドレスに格納されて
いる値を示している。次に、図２（ｂ）は、データ列を
２次式で補間した場合の例を示した図である。線形補間
の場合は、２個のデータからその間を計算するが、２次
補間の場合、連続する３アドレスの値から補間演算を行
うため、図のように、なめらかに値を変化させることが
出来る。補間のための演算は、方程式を解いて求めた式
(２)に従って計算すればよい。

【００１７】ｉｐ＝（Ａ（Ｔｉ−１）×（Ｔｆ−１）×Ｔｆ＋２×Ａ（Ｔｉ）×（１−Ｔｆ）×（１＋Ｔｆ）＋Ａ（Ｔｉ＋１）×（１＋Ｔｆ）×Ｔｆ）／２ …（２）アドレス９が１２８、アドレス１０が１６６、アドレス
１１が４０であるときに、アドレスを９.８７として読
み出しを行うと、アドレス９.８７に最も近い３つのア
ドレスは、９，１０，１１であるから、Ｔｉ＝１０，Ｔ
ｆ＝−０.１３となり、ｉｐ＝１７０と求められる。

【００１８】次に、図２（ｃ）は、２次元のデータ列を
補間して出力する例を説明する図である。メモリは、２
次元のアドレス（座標）でアクセスが行え、各アドレス
に対応するデータ（画素）は８ビットとする。図では、
ＸとＹの座標が（２，３)，（３，３)，(４，３)，
(５，３)，(６，３)，(４，４)，(４，５)，(４，６）
の８画素の値が２５５で、それ以外は０に設定してい
る。ここで、Ｘ＝３.４，Ｙ＝４.８を指定してこの演
算機能付き半導体メモリを読み出すと、線形補間の場合
座標（３，４)，(３，５)，(４，４)，(４，５）の画素
の値を読み出し、補間演算を行って出力する。読み出す
座標Ｘ，Ｙの各整数部と、小数部をそれぞれ、ＴＸｉ，
ＴＸｆ，ＴＹｉ，ＴＹｆとおくと、補間結果ｉｐは、式
(３)で求められる。

【００１９】ｉｐ＝Ａ（ＴＸｉ，ＴＹｉ）×（１−ＴＸｆ）×（１−ＴＹｆ）＋Ａ（ＴＸｉ＋１，ＴＹｉ）×ＴＸｆ×（１−ＴＹｆ）＋Ａ（ＴＸｉ，ＴＹｉ＋１）×（１−ＴＸｆ）×ＴＹｆ＋Ａ（ＴＸｉ＋１，ＴＹｉ＋１）×ＴＸｆ×ＴＹｆ …（３）従って、図２（ｃ）の例では、ｉｐ＝１０２と求められ
る。

【００２０】次に、図２（ｄ）は、３次元データ列を補
間して出力する例を説明する図である。この図は、線形
補間を行う時の例で、演算機能付き半導体メモリは、指
定された座標（図の黒丸）を囲む周囲の８画素と、整数
格子からのずれ(ｄｘ，ｄｙ,ｄｚ)を用いて、前述の１
次元，２次元の例と同様にして補間演算を行う。

【００２１】以上、ここでは、演算機能付き半導体メモ
リの機能を線形補間を中心に説明したが、式(２)の様
に、アドレスの小数成分からデータに対する重み係数を
求めることによって２次，３次などの高次関数で値を補
間することが可能である。また、この重み係数を固定に
設定すれば、ラプラシアンフィルタを実現することがで
きる。

【００２２】次に、図１を用いて、演算機能付き半導体
メモリの内部構成を説明する。

【００２３】演算機能付き半導体メモリ１００は、上位
プロセッサからのアドレス及び、書き込みデータ，制御
信号を伝える信号線群２５０を受け、上位プロセッサか
らのアクセス要求をバッファリングする入力データバッ
ファ部２０１と、信号線群２５１からのバッファリング
された上位プロセッサからのアクセス要求を受け、要求
を解釈し、画素毎に並列に処理を行う画素処理部２０
３，２０４，２０５，２０６に実際のメモリのアドレス
に変換してアクセスの制御と、補間演算の指示を行うコ
マンド処理部２０２と、コマンド処理部２０２からの指
示に従って、メモリの読み出しを行い、画素データに、
重み係数を掛け合わせる処理を行う画素処理部２０３，
２０４，２０５，２０６と、実際にデータを記憶してい
るメモリセル２０７，２０８，２０９，２１０と、コマ
ンド処理部で、計算した補間結果を受け取りチップの外
に出力する出力データバッファ部２１１、とから構成さ
れている。

【００２４】２次元画像の補間処理を行うときは、ま
ず、上位プロセッサは信号線群２５０を介してメモリに
格納する２次元の画像データを格納する。次に、線形補
間するか、２次補間するか、固定の重み係数を使用する
かの選択をＭＯＤＥレジスタ（不記）に設定する。その
後、読み出すアドレス（座標）を信号線群２５０から設
定すると、コマンド処理部２０２は、４個ある画素処理
部２０３，２０４，２０５，２０６に与えるアドレスを
算出し、また、指定されたアドレスの小数成分から、各
画素に対する重み係数を求める処理を行う。次に４個の
画素処理部２０３，２０４，２０５，２０６は、指定さ
れたアドレスの画素データを読み込み指定された重み係
数で乗算し、コマンド処理部２０２に、乗算結果を戻
す。戻された乗算結果は、加算を行い出力データバッフ
ァ部を介して、読み出しデータとして上位プロセッサへ
出力される。

【００２５】次に、図３を用いて、この演算機能付き半
導体メモリを用いて大容量のデータを高速に処理する処
理装置の構成について説明する。図３は、２次元の原画
像を基に演算処理する画像処理装置の一部を記載した図
で、処理プロセッサ１０は上位ＣＰＵからの命令により
画素の座標を発生し、演算機能付き半導体メモリ100,１
０１，１０２，１０３に対して読み出しアクセスを行
う。例えばグラフィックスの表示装置においてはこの処
理プロセッサ１０は、演算機能付き半導体メモリ１０
０，１０１，１０２，１０３にテキスチャマッピングの
データを保持し、三角形の各頂点に対応する原画像の座
標値からテキスチャデータの座標を１画素毎発生し、補
間された画素情報を読み出した後、フレームメモリ（不
記）に書き込む処理を行うものである。ここで行う処理
の概要に関しては、前述の特開平5−298455号公報に示
されている。

【００２６】図３においては、原画像２０は、１個の演
算機能付き半導体メモリに入り切らない場合を示してお
り、図のように４個の境界が重なった領域に分割してい
る。このような個々のメモリに格納されているデータの
空間より大きなアドレス（座標）を処理プロセッサは発
生し、アクセスするため、演算機能付き半導体メモリ１
００，１０１，１０２，１０３は、それぞれ、指定され
たアドレスに対して出力を出して良いかを判定し、出力
データが有効な演算機能付き半導体メモリだけが、読み
出しデータバス１５１に補間出力を出す機能を有してい
る。ここで、４個の演算機能付き半導体メモリ１００，
１０１，１０２，１０３がどの領域を担当するかを指定
するためには、演算機能付き半導体メモリに専用の信号
線を設け指定する。内部に領域判定用のレジスタを設け
て、指定するようにしてもよい。簡単に図３におけるよ
うな複数の演算機能付き半導体メモリを用いた処理装置
の動作について示す。処理プロセッサ１０は、ＭＥＭＣ
端子から、演算機能付き半導体メモリ１００，１０１，
１０２，１０３に対して小数成分を含むアドレス信号
と、制御信号を出力する。各演算機能付き半導体メモリ
は、指定されたアドレスに対する補間演算結果を求める
と、ＳＡ端子に処理が終わったことを、ＳＯ端子にその
補間演算結果を出力する。但し、処理プロセッサからの
要求アドレスに対して、読み出す演算機能付きメモリ
は、１個であるため、担当の演算機能付き半導体メモリ
以外は、ＳＡ端子を“有効”にし、ＳＯ端子は、ハイイ
ンピーダンス状態にする。処理プロセッサは、全演算機
能付きメモリのＳＡ端子出力をANDした結果が“有効”
であるとき、読み出しデータバス１５１を読み込み、読
み込み終了後ＭＥＭＲ端子をアサートして、次のデータ
出力を要求する。この様に、処理プロセッサから、パイ
プライン方式に読み出しを行える。

【００２７】次に、演算機能付き半導体メモリの内部構
成を図４から図８を用いて説明する。

【００２８】まず図４は、入力データバッファ部２０１
の内部構成を示した図である。入力データバッファ部２
０１は、大きく上位プロセッサからのアクセス要求を受
け取り、解釈するＰＢＩＯ（プロセッサバスインタフェ
ース）２１２と、アクセス要求をバッファリングするＦ
ＩＦＯ（ファーストイン−ファーストアウト）バッファ
２１３から構成されている。上位プロセッサからのアク
セスの種類には、メモリを通常のリニアアドレスの様に
アクセスするダイレクトメモリアクセスと、演算機能付
き半導体メモリ内部のレジスタを読み書きするレジスタ
アクセスと、２次元座標で、２次元空間のメモリセルに
書き込みを行う２次元書き込みアクセスと、小数成分を
持った２次元座標を指定し、補間データを読み出す補間
読み出しアクセスの４種類がある。基本的に、これらの
アクセスは、指定するアドレス空間で切り分けている。

【００２９】まず、上位プロセッサとの間の信号線群２
５０について説明する。信号線ＡＤは、アドレスとデー
タを伝える信号、信号線ＡＤＳＥＬは、信号線ＡＤにア
ドレス，データのどちらが設定されているかを示す信
号、信号線ＲＷは、ハイレベルの時リード，ローレベル
のときライトアクセスを示す信号、信号線ＣＬＫは、ク
ロックの信号、信号線ＷＡＩＴは、アクセス許可を示す
信号、信号線ＣＳＥＬは、アクセス要求が有効であるこ
とを示す信号である。

【００３０】次に、上位プロセッサが、ダイレクトメモ
リアクセスを行う手順を示す。まず、信号線ＡＤＳＥＬ
をアドレスに指定し、信号線ＡＤにアクセスする例えば
最上位２ビットが“００”であるダイレクトメモリアク
セスのメモリアドレス情報を設定し、信号線ＲＷをリー
ドの場合ハイレベルに設定し、信号線ＣＳＥＬをアクセ
ス有効に設定する。信号線ＷＡＩＴがアクセス許可の状
態で信号線ＣＬＫが立ち上がるとダイレクトメモリアク
セスのリードアクセスが開始し、アクセス情報がFIFO21
3 に格納される。次にFIFO213 の内容は、コマンド処理
部２０２が読み出し該当する画素処理部がデータをメモ
リセルから読み出したあと、読み出したデータは信号線
ＲＤＴを介して入力データバッファ部２０１のPBIO212
に入力される。一方上位プロセッサは、アドレスを設定
したあと、信号線ＡＤＳＥＬをデータに設定すると、信
号線ＡＤは、演算機能付き半導体メモリから出力する状
態に遷移し、リードデータが来るサイクルになったとき
に信号線ＡＤ上のデータを読み出すことにより読み出し
が完了する。このリードデータが来るサイクルは、メモ
リセルを読み出す最長時間できまる。このサイクル数
は、十数クロックになるが、本ダイレクトメモリアクセ
スは、メモリ内容の検査に使用するものであり特に高速
性能を必要としないため、この様なアクセス手順で問題
は無い。ダイレクトメモリアクセスのライトアクセス
は、上記リードアクセスにおいて、信号線ＲＷをライト
とすることで、実現される。アドレスを設定した後、信
号線ＡＤは、入力状態のままで、その信号値が書き込み
データとして、PBIO212 に取り込まれ、FIFO213 に格納
される。この時点で、上位プロセッサのアクセスは完了
するが、演算機能付きメモリはこの後、コマンド処理部
が、このアクセス情報をFIFO213 から取り出し、対応す
るメモリセルに画素処理部を介して書き込みを行う。

【００３１】次に、レジスタアクセスの場合は、指定す
るアドレスが例えばその最上位２ビットが“０１”であ
るレジスタ空間を与えることでアクセスが行える。上位
プロセッサから見ると、ダイレクトメモリアクセスと読
み出したデータを待つ時間がない以外は、リードもライ
トも同じである。一方、入力データバッファ部は、レジ
スタアクセス要求は、FIFO213 に格納せず、レジスタラ
イト信号ＲＷＥ，レジスタアドレスＡＤＲ，書き込みデ
ータＷＤＴを作り、直接、実際のレジスタを制御する。

【００３２】次に、２次元書き込みアクセスは、ダイレ
クトメモリアクセスのライトと同じ手順であるが、アド
レスを設定するとき、アドレス信号の最上位２ビットを
例えば“１０”にし、以下のビットにＸ座標と、Ｙ座標
を設定する。

【００３３】次に、補間読み出しアクセスの場合は、２
次元書き込みアクセスと似ているが、信号線ＲＷは、ハ
イレベルで、リードアクセスを指定する。また、指定す
るアドレスもアドレス信号の最上位を例えば“１１”と
し、以下のビットにＸ座標と、Ｙ座標を設定する。しか
し、ここで、この補間読み出しアクセスが、他のアクセ
スと異なるのは、補間した読み出しデータが、信号線２
５０から上位プロセッサに読み出されるため、アドレス
を設定した次のサイクルも連続してアドレスを設定出来
ることにある。FIFO213 が詰まらない限り連続してアク
セスを行うことが出来き高速なアクセスが行えるように
なる。

【００３４】次に、FIFO213 の動作について説明する。
まずＰＢＩＯは、上記４種のアクセスの内、FIFO213 に
アクセスする場合、信号線ＷＤＴにFIFO213 への書き込
みデータ、信号線ＷＴＦにFIFO213 へのライトを指示す
る信号を出力する。この時、FIFO213 が一杯であれば、
信号線ＷＴＡがアクセス不許可を出し、FIFO213 は、ラ
イトを受け付けない。このFIFO213 に格納されるデータ
は、ダイレクトメモリアクセスのアドレス，書き込み時
のデータ，２次元書き込みアクセスのアドレスとデー
タ，補間読み出しアクセスのアドレスと、これらを識別
する情報である。これらのデータがFIFO213 に１個でも
入っている場合に信号線ＥＭＰは、ネゲートされ、信号
線ＦＤＴに第一番目のアクセス要求のデータが出力され
る。このデータを読み出すときは、コマンド処理部２０
２は、信号線ＦＲＤをアサートする。これによってFIFO
213 が空に成った時には信号線ＥＭＰをアサートし、コ
マンド処理部２０２に出力すべきアクセス要求が無いこ
とを知らせる。

【００３５】次に、図５を用いてコマンド処理部２０２
について説明する。

【００３６】コマンド処理部２０２は、入力データバッ
ファ部２０１からのアクセス要求を受け取り、ダイナミ
ックメモリ特有のリフレッシュサイクル要求との調停を
行い、各画素処理部２０３，２０４，２０５，２０６の
制御と、読み出しデータを演算し、出力データバッファ
部への出力を行う。

【００３７】コマンド処理部２０２の内部は、ダイナミ
ックメモリであるメモリセルにリフレッシュを行わせる
ための要求信号ＲＲを定期的に出力するリフレッシュ制
御部と、入力データバッファ部２０１からのアクセス要
求とリフレッシュ制御部215からのリフレッシュ要求と
を調停し、それぞれの要求に対する処理を１から数ステ
ップで行わせるリクエスト処理部２１４と、リクエスト
処理部２１４からのアドレス（座標）と、アクセスの種
類から、画素処理部に与えるアドレスを算出し、さら
に、その座標が自分のメモリセルに格納してあるデータ
から算出できるかどうかを判定するアドレス処理部２１
６と、アドレスの小数成分から、画素に掛ける重み係数
を算出するフィルタ係数算出部２１８と、アドレス処理
部２１６からのアドレスと、フィルタ係数算出部２１８
から画素処理部２０３，２０４，２０５，２０６に対し
て制御する画素演算制御部２１７と、画素処理部２０
３，２０４，２０５，２０６から出力された画素に重み
係数が掛けられたデータを演算し、その結果を出力デー
タバッファに送出する演算部２１９と、から構成されて
いる。

【００３８】まず、リフレッシュ制御部２１５は、クロ
ックに同期して時間を計算し、ほぼ１０μｓ毎にリフレ
ッシュ要求信号ＲＲを出力する。

【００３９】リクエスト処理部２１４は、信号線ＥＭＰ
によって入力データバッファ部201にアクセス要求が来
ていることを知り、信号線ＦＤＴ上のアクセス要求を取
り込む。同時に信号線ＦＲＤをアサートすることによっ
て、次のアクセス要求を信号線ＦＤＴ上にのせることが
出来る。また、リクエスト処理部２１４は、前記リフレ
ッシュ要求信号ＲＲを受けリフレッシュが必要であるこ
とを知る。まずリクエスト処理部２１４は、それが何も
動作を行っていない状態で、リフレッシュ要求信号ＲＲ
を受けると、内部にあるリフレッシュカウンタをカウン
トアップし、カウンタの値と、リフレッシュ要求である
ことを示すフラグを付けて、信号線RXYに出力する。も
し、リフレッシュ要求が無くて、信号線ＥＭＰがアサー
トされていなければ、アクセス要求を信号線ＦＤＴから
取り出し、内部のアクセス要求レジスタに格納する。そ
して、各アクセス要求にしたがって次のように動作す
る。まず、ダイレクトメモリアクセスのリード要求が来
たときには、指定されたアドレスと、ダイレクトメモリ
アクセスのリード要求のフラグを付けて、信号線RXYに
出力する。次に、ダイレクトメモリアクセスのライト要
求が来たときには、指定されたアドレスと、ダイレクト
メモリアクセスのライト要求のフラグを付けて、信号線
ＲＸＹに出力し、次のサイクルで、書き込むデータを信
号線ＲＸＹに出力する。この時の書き込みデータは、書
き込むアドレスの次にFIFO213 に格納されているもので
ある。次に、２次元書き込みアクセスのときは、指定さ
れた座標と、２次元書き込みアクセス要求のフラグを付
けて、信号線ＲＸＹに出力し、次のサイクルで、書き込
むデータを信号線ＲＸＹに出力する。次に、補間読み出
しアクセスの場合には、指定された座標と、補間読み出
しアクセス要求のフラグを付けて、信号線ＲＸＹに出力
する。この時、画素処理部は４個であるから、４画素を
読み出して計算する場合には、これだけでよいが、例え
ば、１６画素分を読み出して計算する場合には、上から
４画素ずつ計算するように制御する。このために、補間
読み出しアクセス要求のフラグには、何個目の４画素か
を示す値が含まれている。この場合４サイクル掛けて、
１回の補間読み出しアクセスを完了する。

【００４０】アドレス処理部２１６は、信号線ＲＸＹの
アクセス要求フラグによって要求があることを知り、そ
れにしたがってアドレスの変換、画素演算制御部２１７
への出力を行う。まず、アドレス処理部２１６は、信号
線ＲＸＹのアクセス要求フラグがリフレッシュ要求であ
るときには、そのまま、アドレス（カウンタ値）と、フ
ラグを信号線ＣＸＹに出力する。ここで、信号線ＣＸＹ
は、画素処理部４個それぞれに対応するアクセス要求フ
ラグ信号線と、アドレスまたはデータを伝えるための信
号線から成っている。リフレッシュ要求を出すときに
は、この４個の画素処理部に対応する信号線に全て同じ
様に出力する。次に、信号線ＲＸＹのアクセス要求フラ
グがダイレクトメモリアクセスのリードである場合に
は、アドレスと、フラグを、指定されたアドレスに対応
するメモリセルが接続されている画素処理部への信号線
ＣＸＹに出力する。次に、信号線ＲＸＹのアクセス要求
フラグがダイレクトメモリアクセスのライトである場合
には、アドレスと、フラグを、指定されたアドレスに対
応するメモリセルが接続されている画素処理部への信号
線ＣＸＹに出力すると共に、次のサイクルで、書き込み
データを出力する。次に、信号線ＲＸＹのアクセス要求
フラグが２次元書き込みアクセスの場合には、アドレス
と、フラグを、指定された座標に対応するメモリセルが
接続されている画素処理部への信号線ＣＸＹに出力する
と共に、次のサイクルで、書き込みデータを出力する。
次に、信号線ＲＸＹのアクセス要求フラグが補間読み出
しアクセスの場合には、アドレス（座標）の小数部を信
号線ＦＲＣを介してフィルタ係数算出部２１８に転送す
ると共に、各画素処理部に対応するアドレスと、フラグ
を、信号線ＣＸＹに出力する。前記のように４画素以上
の画素の読み出しを必要とする補間演算を行う場合に
は、各画素処理部に対応するアドレスを変更しながら続
けてアドレスと、フラグを、信号線ＣＸＹに出力する。

【００４１】さて、ここで、ダイレクトメモリアクセス
と、２次元書き込みアクセス及び補間読み出しアクセス
時のメモリアドレスと、座標の対応関係を示す。まずメ
モリアドレスは、メモリセル２０７，２０８，２０９，
２１０の順に連続するようにアドレスが付けられてい
る。座標は、（０，０）がメモリセル２０７の０番地、
(０，１)がメモリセル２０８の０番地、(１，０)がメモ
リセル２０９の０番地、(１，１)がメモリセル２１０の
０番地、(２，０)がメモリセル２０７の１番地、といっ
たように、Ｘ座標が偶数、Ｙ座標が偶数の画素をメモリ
セル２０７が、Ｘ座標が偶数、Ｙ座標が奇数の画素をメ
モリセル２０８が、Ｘ座標が奇数、Ｙ座標が偶数の画素
をメモリセル２０９が、Ｘ座標が奇数、Ｙ座標が奇数の
画素をメモリセル２１０に対応させている。図３の処理
装置のように、複数の演算機能付き半導体メモリを領域
を分割して用いる場合には、上記アドレスと、座標の対
応関係は、相対的には同じで、オフセットが付くように
なる。すなわち、メモリセル２０７の０番地が座標(５
１２，０)に、メモリセル２０８の０番地が座標(512，
１）といった具合である。このオフセットの値を決める
のは、チップの領域指定を行う信号（不記）で、ＬＳＩ
外部から直接設定され、アドレス処理部２１６で使用さ
れる。アドレス処理部２１６は、この様な複数の演算機
能付き半導体メモリで処理装置を構成する場合には、指
定された座標に対して、補間演算を行うためのデータ
が、自分のメモリセル内に存在するかを判定し、演算を
行えるときには、上記のように信号線ＣＸＹによって画
素演算処理部２１７にアクセス要求を出すと共に、要求
を出したことを示す信号ＲＦを演算部２１９に出力す
る。演算を行えない場合には、演算が行えないアクセス
要求であることを示す信号ＮＲＦを演算部２１９に出力
する。上記補間演算を行うためのデータが、自分のメモ
リセル内に存在するかを判定することは、比較器により
容易に実現できる。

【００４２】次に、フィルタ係数算出部２１８は、補間
読み出しアクセス時に各画素に対して掛けられる重み係
数を算出するもので、座標の小数部から、前述の式
(１)，式(２)，式(３)に示した重み係数を算出し、信号
線ＣＯＥＦを介して画素演算制御部に出力する。重み係
数を求める処理は、乗算器と加算器で容易に実現でき
る。３次式で補間を行う場合には、３の割り算を必要と
するが、この場合も、１／３の定数を乗算する形で実現
できる。また、小数部の桁数が、少ない場合には、メモ
リに係数を入れておき、テーブル参照によって係数を求
めることもできる。座標の小数部は使わないが、ここ
に、ラプラシアンフィルタの係数を保持するレジスタを
もたせることで、補間読み出しアクセスと同じ手順で、
ラプラシアンフィルタを実現することが出来る。

【００４３】次に、画素演算制御部２１７は、アドレス
制御部２１６からの画素処理部203,２０４，２０５，２
０６に対するアドレスと、何のアクセスかを示すフラグ
と、補間読み出しアクセス時に使う重み係数ＣＯＥＦを
画素処理部２０３，２０４，２０５，２０６に分配する
処理を行う。

【００４４】次に、演算部２１９は、読み出し要求を出
したことを示す信号ＲＦを受け取り一定時間経過した
ら、画素処理部２０３，２０４，２０５，２０６からの
読み出しデータＲＤＴ０〜３を取り込み加算する。加算
結果は、信号ＳＤＴに出力し、加算結果が“有効”で
“演算機能付き半導体メモリから出力する”ことを信号
ＳＷＴに設定する。出力データバッファ部が、詰まって
おりそれ以上のデータを受け付けられない場合信号ＳＦ
ＵＬＬがアサートされるため、その時は、演算部２１９
の状態は、変更しないようにする。通常は、ＳＷＴに
“有効”を設定し、次の演算を開始することができる。
１６個の画素から補間演算する場合には、内部で、加算
結果を保持し、４回目に出力を出し、ＳＷＴを“有効”
にする。このＬＳＩが、補間出力を出さない場合の信号
ＮＲＦがアサートされた場合には、演算結果が、不定の
状態で、ＳＷＴを“有効”で“演算機能付き半導体メモ
リから出力しない”にする。

【００４５】上記は、補間読み出しアクセスの場合であ
るが、ダイレクトメモリアクセスのリードの場合には、
指定された座標を含む信号ＲＸＹに従って読み出しデー
タＲＤＴ０〜３から対応する１つをＲＤＴに出力する。

【００４６】次に、図６を用いて画素処理部２０３に関
して説明する。

【００４７】先ず、入力である信号ＰＰＣ０は、座標を
示すアドレスと、アクセスの種類を示すフラグと、重み
係数と、データ書き込みのアクセス時の書き込みデータ
から構成されている。何れのアクセスモードにおいても
始めに、アドレスがアドレスレジスタ２２０に格納さ
れ、メモリ管理ユニットによって、メモリセルのアドレ
スに変換され、制御信号と共に信号線ＭＡＤＣに出力さ
れる。補間読み出しアクセスの時には、重み係数が、係
数レジスタ２２３に格納される。ダイレクトメモリアク
セスのライトと、２次元書き込みアクセスの時には、ア
ドレスの後に書き込むデータがＰＰＣ０に設定されてい
るため、その書き込みデータをデータレジスタに格納す
る。

【００４８】メモリ管理ユニット２２１が、メモリセル
からのデータ読み出し要求を出した後、一定時間経過す
ると、読み出し信号線ＭＲＤＴに読み出されたデータが
設定される。この時間は、メモリセルに対するアドレス
によって決まり、現在センスアンプ２２９に読み出され
ているデータのアドレスを指定した場合１クロック後、
センスアンプ２２９に無いデータのアドレスを指定した
場合は、６クロック後である。

【００４９】読み出したデータは、乗算器２２４で、係
数レジスタの値と掛け算し、出力を信号ＲＤＴ０を介し
て、コマンド処理部２０２に渡す。

【００５０】画素処理部２０４，２０５，２０６に関し
ては、コマンド処理部２０２が動作の異なるところを意
識して画素処理部をアクセスするため、同じ構成と成っ
ている。

【００５１】次に、図７を用いてメモリセル２０７に関
して説明する。

【００５２】メモリセル２０７は、信号ＭＡＤＣ上のア
ドレスデータを格納するレジスタＷＡ２３０と、２次元
の格子上に配置された記憶素子２３３と、記憶素子２３
３の一行を選択するＸデコーダ２３２記憶素子２３３の
一行のデータを読み込み格納するセンスアンプ２２９、
センスアンプ上に格納されているデータのうち１画素分
のデータを選択して読み出すことと、書き込むことを、
レジスタＷＡ２３０のアドレスに従って行うＹデコーダ
と、信号ＭＡＤＣ上の制御信号に従ってＸデコーダ２３
２，センスアンプ２２９，Ｙデコーダ２２８を制御する
制御回路231から構成されている。

【００５３】ここに示したメモリセルは、通常のダイナ
ミックメモリのセルと同じで、特殊なものではない。信
号ＭＡＤＣ上の制御信号には、Ｘデコーダで選択する一
行の記憶素子２３３をセンスアンプ２２９に読み出す動
作と、センスアンプ２２９上にあるデータから１画素分
のデータを切り出し信号ＭＲＤＴに出力する動作と、書
き込みデータの信号ＭＷＤＴの値を１画素分センスアン
プ２２９に書き込む動作と、センスアンプ２２９のデー
タをＸデコーダで選択する一行の記憶素子233に書き込
む動作を指定できる、制御回路２３１は、この指定に従
ってＸデコーダ２３２，センスアンプ２２９，Ｙデコー
ダ２２８を制御する。

【００５４】次に図８を用いて出力データバッファ部２
１１に関して説明する。

【００５５】コマンド処理部２０２からの補間結果のデ
ータである信号ＳＤＴは、ＳＷＴが示す“有効”のフラ
グに従って、“演算機能付き半導体メモリから出力す
る”フラグと共に、バッファBUFF240に格納される。こ
のバッファBUFF240は、ＦＩＦＯに成っており、それ以
上格納できない場合ＳＦＵＬＬ信号がアサートされる。
バッファBUFF240 は、内部にデータがあれば信号ＲＤＡ
をアサートし、有効なデータをＢＤＴに出力し、“演算
機能付き半導体メモリから出力する”フラグは、信号Ｏ
Ｅに出力する。出力部SBIO241 からのデータ更新信号Ｕ
Ｐにより、次にバッファリングされているデータを信号
ＢＤＴ，ＲＤＡ，ＯＥに出力する。

【００５６】出力部SBIO241 は、単純なＬＳＩの入出力
ドライバであり、ＯＥが、アサートされていれば、信号
線ＳＯに信号ＢＤＴの値を出力し、ＯＥが、ネゲートさ
れていれば、信号線ＳＯをハイインピーダンス状態にす
る。また、ＳＡと、ＳＲは、そのままドライバを介して
ＲＤＡとＵＰに接続される。

【００５７】最後に、図３を用いて演算機能付き半導体
メモリを複数個使用して大きな画像を処理する装置に関
して示す。

【００５８】ここでは、画像の拡大処理について例を示
すことにする。先ず拡大する原画像の画像データ２０
は、上位ＣＰＵによって処理プロセッサを介して各演算
機能付き半導体メモリ１００，１０１，１０２，１０３
に格納する。この時処理プロセッサ１０は、信号端子Ｍ
ＥＭＣに２次元書き込みアクセスで、整数アドレス（座
標）と、続けてそのデータを与え、各演算機能付き半導
体メモリに原画像の画像データ２０の画素を設定する。
この時、各演算機能付き半導体メモリは、自分の領域か
どうかをアドレス処理部２１６で判定し、自分の領域で
ある場合、対応するメモリセルに対して書き込みアクセ
スを画素演算制御部２１７から、対応するメモリセルに
行う。この演算機能付き半導体メモリと、原画像の画像
データ２０の対応関係は、図３の演算機能付き半導体メ
モリ１００から、引き出し線で示しているように原画像
の画像データ２０を等分割した領域より少し大きい領域
である。即ち、各演算機能付き半導体メモリは、原画像
の画像データ２０を分割したときの境界付近の画素を重
複して持つことになる。この重なっている領域の大きさ
は、補間演算する次数によって異なり、１次式（線形）
の補間の時には、１画素、２次式と３次式による補間で
は、２画素となる。このようにすることで、各演算機能
付き半導体メモリは、それぞれ自分のＬＳＩの中で、補
間演算処理のための原画像の画素を読み出すことができ
る。

【００５９】次に、原画像の画像データ２０の任意の座
標を読み出す処理について示す。処理プロセッサ１０
は、信号端子ＭＥＭＣに補間読み出しアクセスで、小数
成分を有するアドレス(座標)を与える。このアドレス
は、例えば、画像を１３倍する場合、その逆数である約
０.７７を原画像の開始座標に順次加算することにより
求めることができる。この様にして求めたアドレスは、
信号線群ＡＤＣのＷＡＩＴ信号がアサートされるまで連
続して与えることができる。さて、演算機能付き半導体
メモリは、この補間読み出しアクセスがあると、既に示
したようにコマンド処理部２０２のアドレス処理部２１
６が自分の出力すべきアドレスか判定し、補間演算を行
い結果を出力データバッファ部２１１に出力する。演算
機能付き半導体メモリのＳＡ端子は、そのアドレスが自
分の出力するアドレスである場合、補間演算結果が求め
られた時点でアサートされ、そのアドレスが自分の出力
するアドレスでない場合、１回の補間読み出しアクセス
に対して１回分アサートされる。ＳＡ端子の信号は、ア
ンドゲートを介して処理プロセッサ１０のＭＥＭＡ端子
に接続され、処理プロセッサ１０は１回の補間読み出し
要求に対する読み出し結果が確定したことが判る。その
データを処理プロセッサ１０が内部に取り込み次の補間
読み出し結果を要求する場合、各演算機能付き半導体メ
モリのＳＲ端子と接続されたＭＥＭＲ端子をアサートす
ることで、次の補間読み出し結果がＳＯ端子に出力され
る。

【００６０】以上の処理を繰り返すことにより原画像の
画像データ２０を拡大した時の新しい画像の画素データ
を求めることができる。この様にして求めた画像は、処
理プロセッサの図示されていない別の端子によって画像
メモリに書き込まれＣＲＴなどに表示される。

【００６１】以上示してきた一実施例によれば、ＬＳＩ
チップの中で、メモリアクセスを行うようにしたため、
上位プロセッサとの間の信号線数と、信号の周波数が同
じ場合、メモリアクセスの並列度の数、即ち画素処理部
の数である４倍高速となる。また、ＬＳＩ内部では、配
線容量が小さいため更に高速となる。逆に言えば、同じ
性能を従来の構成で実現する場合には、４倍以上の並列
化を必要とするため、装置が大型化し、コストも増大す
る。

【００６２】また、画素単位に乗算器を有する画素処理
部を設け、並列に乗算を行うことにより、画像の拡大縮
小時に必要となる補間演算を高速に行えるようにした。

【００６３】また、大きな画像を取り扱うようにするた
め、複数の演算機能付き半導体メモリを用いる場合に、
各演算機能付き半導体メモリの格納している画像の領域
より、少し小さな領域をその演算機能付き半導体メモリ
の出力する領域であると判定する回路を設けた。これに
より、演算機能付き半導体メモリを上位プロセッサから
見た場合、実際格納されているデータのアドレス空間よ
り大きく、また、隣り合うデータの間の小さなアドレス
空間も設定できるようになった。

【００６４】この様に本実施例では、２次元の画像の拡
大，縮小を行う場合を中心に説明したが、３次元の画像
を扱う場合や、４次元の画像（時間軸を加える場合と、
プリフィルタリングした、複数の３次元の画像を扱う場
合が考えられる）についても同じ構成で、上記と同じ効
果を出すことができる。

【００６５】また、本実施例で、簡単に触れたが、実施
例に示した構成を利用することにより、ラプラシアンフ
ィルタなどの画像処理も行うことができる。

【００６６】

【発明の効果】本発明によれば、整数アドレス上に格納
されたデータに対して、小数成分を持つアドレスを指定
し、高速に補間されたデータを得ることができる。

【００６７】また、１個の演算機能付き半導体メモリが
出力するアドレス空間より大きなアドレス空間のデータ
を保持することで、複数の演算機能付き半導体メモリを
用いて、膨大なアドレス空間のデータに対しても高速
で、安価に補間したデータを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る演算機能付き半導体メ
モリの構成図である。

【図２】演算機能付き半導体メモリの一部の機能を説明
する図である。

【図３】複数の演算機能付き半導体メモリを用いた処理
装置の説明図である。

【図４】図１に示す入力データバッファ部の構成図であ
る。

【図５】図１に示すコマンド処理部の構成図である。

【図６】図１に示す画素処理部の構成図である。

【図７】図１に示すメモリセルの構成図である。

【図８】図１に示す出力データバッファ部の構成図であ
る。

【符号の説明】

１０…処理プロセッサ、２０…画像データ、１００，１
０１，１０２，１０３…演算機能付き半導体メモリ、２
０１…入力データバッファ部、２０２…コマンド処理
部、２０３，２０４，２０５，２０６…画素処理部、２
０７，２０８，２０９，２１０…メモリセル、２１１…
出力データバッファ部。

Claims

【特許請求の範囲】

【請求項１】連続した整数アドレスに対応するデータを
保持する記憶手段と、プロセッサより入力される小数アドレスに対し、前記記
憶手段に保持された整数アドレスに対応するデータを用
いて補間演算することにより、前記小数アドレスに対応
するデータを求める演算手段を設けたことを特徴とする
演算機能付き半導体メモリ。
【請求項２】請求項１において、前記演算手段は、前記
小数アドレス中の整数成分に対応するデータと当該デー
タの前又は後のデータを前記記憶手段より読み出し、当
該読み出されたデータ及び前記小数アドレス中の小数成
分を用いて補間を行うことを特徴とする演算機能付き半
導体メモリ。
【請求項３】連続した整数アドレスに対応するデータを
保持する記憶手段と、プロセッサより入力される小数アドレスを構成する整数
成分及び小数成分を保持する小数アドレス保持手段と、前記整数成分に対応するデータ及び当該データの前又は
後のデータを前記記憶手段より読み出し、当該読み出さ
れたデータ及び前記小数アドレス保持手段に保持された
小数成分を用いて、前記小数アドレスに対応するデータ
を補間演算する演算手段を設けたことを特徴とする演算
機能付き半導体メモリ。
【請求項４】請求項１乃至３のうちの何れかにおいて、
前記プロセッサより入力される小数アドレスが、前記記
憶手段に保持されたデータのアドレスの範囲内にあるか
否かを判定するアドレス範囲判定手段を有することを特
徴とする演算機能付き半導体メモリ。
【請求項５】連続したＮ次元空間（Ｎは整数）の整数ア
ドレスに対応するデータを保持する記憶手段と、前記Ｎ次元の整数アドレスである整数成分と、前記整数
アドレス間を指定するＮ次元の小数成分とからなる小数
アドレスを保持する小数アドレス保持手段と、前記整数成分で示されるアドレスに対応するデータと、
前記整数成分で示されるアドレスの各次元における前後
のデータを読み出し、前記小数アドレス保持手段に保持
された小数成分に従って演算を行うデータ演算手段とか
らなり、アドレスとして、前記Ｎ次元小数アドレスを入力する
と、前記演算手段の演算結果を読み出しデータとして出
力することを特徴とする演算処理機能付き半導体メモ
リ。
【請求項６】連続したＮ次元空間（Ｎは整数）の整数ア
ドレスに対応するデータを保持する記憶手段と、Ｎ次元の整数アドレスを指定する手段と、指定された整数アドレスに対応するデータと、当該アド
レスの各次元における近傍のデータを読み出し、演算を
行うデータ演算手段とからなり、アドレスとして、前記Ｎ次元整数アドレスを入力する
と、該演算手段の演算結果を読み出しデータとして出力
することを特徴とする演算処理機能付き半導体メモリ。
【請求項７】連続したＮ次元空間（Ｎは整数）の整数ア
ドレスに対応するデータを保持する記憶手段と、前記Ｎ次元の整数アドレスである整数成分と、前記整数
アドレス間を指定するＮ次元の小数成分とからなる小数
アドレスを保持する小数アドレス保持手段と、前記整数成分で示されるアドレスに対応するデータと、
前記整数成分で示されるアドレスの各次元における前後
のデータを読み出し、前記小数アドレス保持手段に保持
された小数成分に従って演算を行うデータ演算手段と、前記Ｎ次元の整数アドレスである整数成分より大きな空
間のアドレスが入力された場合、前記記憶手段に格納さ
れているデータから前記入力されたアドレスに対応する
演算結果を出力できるか否かを判定する判定手段とを有
し、アドレスとして、前記Ｎ次元小数アドレスを入力する
と、前記判定手段に基づいて前記演算手段の演算結果を
読み出しデータとして出力することを特徴とする演算処
理機能付き半導体メモリ。
【請求項８】上位プロセッサからの命令により、小数成
分を含むアドレスを発生する処理プロセッサと、連続した整数アドレスに対応するデータを保持する記憶
手段と、前記処理プロセッサから入力された小数成分を
含むアドレスに対し、前記記憶手段に保持された整数ア
ドレスに対応するデータ及びアドレスの小数成分を用い
て、前記小数成分を含むアドレスに対応するデータを求
める演算手段を有する演算機能付き半導体メモリを複数
有し、前記各半導体メモリは、隣接するメモリの一部のデータ
を相互に重複して前記記憶手段に保持することを特徴と
する演算機能付き半導体メモリを用いた処理装置。
【請求項９】請求項８において、前記各半導体メモリが
相互に重複して保持する一部のデータとは、隣接するメ
モリの境界付近のデータであることを特徴とする演算機
能付き半導体メモリを用いた処理装置。
【請求項１０】請求項８又は９において、前記各半導体
メモリは、前記処理プロセッサから入力された小数成分
を含むアドレスが、前記記憶手段に保持されたデータの
アドレスの範囲内にあるか否かを判定するアドレス範囲
判定手段を有することを特徴とする演算機能付き半導体
メモリを用いた処理装置。