JP2023152261A - メモリ内データコンピューティングおよび分析 - Google Patents

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Abstract

【課題】メモリ内コンピューティング（ＣＩＭ）デバイスと、同様のデータパスを有する他のデバイスとのために、より高い能力と効率の向上と得る集積回路及び集積回路内で実行される方法を提供する。【解決手段】ＣＩＭデバイス１００において、メモリアレイと、入力／出力インタフェースとの間のデータパス回路は、ページバッファを含む。ページバッファの各バッファセルは、複数の記憶要素を含み、夫々のバッファセルに接続された複数の計算回路が設けられている。計算回路は、夫々のバッファセルの記憶要素内のデータの関数を実行し、複数のバッファセルの演算結果を含む結果データページを生成するために並列に構成される。結果データページの関数を実行して分析結果を生成するために、データ分析回路１７６がデータパス回路に接続されている。また、入力／出力インタフェースを介してアクセス可能な分析結果を格納する分析結果レジスタが設けられる。【選択図】図１

Description

メモリ内コンピューティング（ＣＩＭ）デバイスに関連する技術を提示する。この技術の例は、ページバッファに連結された計算回路を有する高密度ＮＡＮＤフラッシュメモリを含む。
いくつかのＣＩＭデバイスにおいて、メモリアレイと入力／出力インタフェースとの間のデータパス上の回路を用いて、論理演算が実行される。ＣＩＭデバイスは、単一チップ上のメモリアレイおよび入力／出力インタフェースを含む集積回路を備えてよく、いくつかの実施形態において、マルチチップパッケージ内の１つよりも多くのチップに及ぶ集積回路を備えてよい。この構成は、論理演算用の非常に短いデータパスをもたらし得るので、非常に速い演算が低いエネルギーコストで可能になる。
ＣＩＭデバイスと、同様のデータパスを有する他のデバイスとのために、より高い能力と効率の向上とを提供することが望ましい。
メモリアレイデータへの並列アクセスのための複数のデータラインを含むメモリアレイを備える集積回路を説明する。また、集積回路は、入力／出力インタフェースを含む。メモリアレイと入力／出力インタフェースとの間のデータパス回路を説明する。データパス回路は、メモリアレイのそれぞれのデータラインに接続された複数のバッファセルを含み、各バッファセルは、ページバッファに設けられ得るような複数の記憶要素を含む。複数のバッファセル内のそれぞれのバッファセルに接続された複数の計算回路が設けられている。計算回路は、それぞれのバッファセルの記憶要素内のデータの関数を実行し、複数のバッファセルの演算結果を含む結果データページを生成するために並列に構成され得る。結果データページは、例えば、複数のバッファセルの記憶要素に格納され得るか、キャッシュメモリへ移動させられ得る。
複数の計算回路により実行される複数のバッファセルの記憶要素内のデータの関数は、本明細書において説明される技術の例におけるページバッファの各バッファセルの２つまたはそれよりも多くの記憶要素内のデータのページまたはページの各部分に対するビット毎論理演算である。
結果データページの関数を実行して分析結果を生成するためにデータ分析回路がデータパス回路に接続されている技術を説明する。入力／出力インタフェースを介してアクセス可能な分析結果を格納するために、レジスタが設けられ得る。本明細書において説明される例では、データ分析回路は、ページバッファ内の複数のバッファセルに接続されているか、キャッシュメモリに接続されている。いくつかの例において、１つよりも多くのデータ分析回路がデータパスに含まれ得る。
計算回路が関数のグループを実行するための回路を有しており、関数のグループから記憶要素内のデータの関数を選択するためにセットアップデータに応答して構成可能である技術を説明する。
また、計算回路が関数のグループを実行するための回路を有しており、記憶要素内のデータに対して順に実行される１つよりも多くの関数を選択するためにセットアップデータに応答して構成可能である技術を説明する。
本明細書において説明される技術の一例において、分析回路内で実行される結果データページの関数は、結果データページ内のロジック「１」または「０」を示すビットのカウントを含む。また、データ分析回路は、結果カウントと、閾値として適用される基準との比較を実行するための回路を含み得る。
いくつかの実施形態において、結果データページは、複数のセグメントを含み、データ分析回路内で実行される結果データページの関数は、各セグメントの結果カウントと、閾値として用いられる基準との比較を含む。
コントローラとコマンドデコーダとを含む集積回路を説明する。コントローラは、レジスタ読み取りオペレーションおよびレジスタ書き込みオペレーションを用いてセットアップデータを格納するなど、計算回路の論理演算を設定するためのコマンドと、分析基準を調整するためのコマンドとに応答する。また、コントローラとコマンドデコーダとを含む集積回路を説明する。コントローラは、コマンドに応答してパラメータを設定することで、ＣＩＭオペレーションのサポートにおいて分析結果の生成のために分析回路を有効化または無効化する。
コントローラとコマンドデコーダとを含む集積回路を説明する。コントローラは、ＣＩＭオペレーションの実行の準備において複数のバッファセルの選択された記憶要素内の入力／出力インタフェースからのデータを格納するためのコマンドに応答する。
メモリとページバッファとを有する集積回路内で実行される方法を説明する。方法は、データを計算に対する入力としてページバッファに格納する段階と、計算に対する入力としてデータをメモリアレイからロードする段階と、ページバッファにおいて計算を実行して演算結果を提供する段階とを含む。また、方法は、分析基準を演算結果に適用して、分析結果を生成し、制御レジスタなど、アクセス可能なメモリに分析結果を格納する段階を含み得る。また、方法は、演算結果をデータ出力のためにキャッシュへ転送する段階を含み得る。方法は、演算識別子を制御レジスタに書き込むことなどにより、演算タイプを設定して、ページバッファにおける計算のための演算を選択する段階を含み得る。また、方法は、計算の結果のための分析基準を設定する段階を含み得る。
メモリとページバッファとを有する集積回路内で実行される方法であって、ページバッファのバッファセルに格納されたデータに対して実行される１回よりも多くの論理演算を順に含むメモリ内コンピューティングオペレーションをセットアップする段階を含む、方法を説明する。
メモリとページバッファとを有する集積回路内で実行される方法であって、１回よりも多くの論理演算を実行するように、かつ、制御レジスタ内のデータなど、セットアップデータに応答して用いられる論理演算を選択するように構成された計算回路を提供する段階を含む、方法を説明する。制御レジスタは、論理演算のタイプと、順に実行される１回よりも多くの演算が存在するかどうかと、論理演算のための入力データのソースとを示すセットアップデータを含み得る。
概して、ＣＩＭデバイスの効率および能力を向上させるための技術を説明する。
以下の図面、発明を実施するための形態および特許請求の範囲を確認すれば、提示される技術の他の態様および利点が分かり得る。
本明細書において説明されるプログラマブルＣＩＭオペレーションとデータ分析回路とを含むＣＩＭデバイスの簡略図である。
埋め込みデータ分析回路を含むＣＩＭデバイス用のデータパス回路の一例の簡略図である。
埋め込みデータ分析回路を含むＣＩＭデバイス用のデータパス回路の別の例の簡略図である。
複数のデータ要素とＣＩＭ論理回路とを含むページバッファセルの図である。
本明細書において説明されるデータ分析回路に関連して利用され得るページのセグメンテーションを示す。
本技術のいくつかの実施形態によるＣＩＭオペレーション用のセットアップパラメータを提供するために使用可能な制御レジスタを示す。
本明細書において説明されるデータ分析回路により生成されるステータス情報へのアクセスを提供するために使用可能な制御レジスタを示す。
データ分析回路によりページの複数のセグメントにわたって生成されるページのセグメント用のステータス情報へのアクセスを提供するために使用可能な制御レジスタを示す。
入力／出力インタフェースからのデータをページバッファの複数のバッファセルの選択された記憶要素に格納するために用いられる例示的な一連のコマンド、アドレスおよびデータのタイミング図である。
本明細書において説明されるＣＩＭオペレーションのサポートにおいてＣＩＭデバイス上で実装されるオペレーションの簡略フローチャートである。
本明細書において説明されるページバッファ内の結果データページのデータ分析を利用したＣＩＭオペレーションの簡略フローチャートである。 本明細書において説明されるページバッファ内の結果データページのデータ分析を利用したＣＩＭオペレーションの簡略フローチャートである。
内部データ分析がオフにされているかＣＩＭデバイスに含まれていない場合などにおける、内部データ分析なしのＣＩＭオペレーションの簡略フローチャートである。 内部データ分析がオフにされているかＣＩＭデバイスに含まれていない場合などにおける、内部データ分析なしのＣＩＭオペレーションの簡略フローチャートである。
本明細書において説明されるキャッシュ内の結果データページのデータ分析を用いたＣＩＭオペレーションの簡略フローチャートである。
本明細書において説明されるデータ分析と共に複数のページにわたって順に実行されるＣＩＭオペレーションの簡略フローチャートである。 本明細書において説明されるデータ分析と共に複数のページにわたって順に実行されるＣＩＭオペレーションの簡略フローチャートである。 本明細書において説明されるデータ分析と共に複数のページにわたって順に実行されるＣＩＭオペレーションの簡略フローチャートである。
図１から図１４を参照して、本技術の実施形態の詳細な説明を提供する。
図１は、本明細書において説明される技術によるプログラマブルＣＩＭオペレーションとデータ分析とをサポートする集積回路メモリデバイスの簡略チップブロック図である。集積回路メモリデバイス１００は、単一の集積回路基板上の、ＮＡＮＤフラッシュアレイなどのメモリアレイ１６０を含む。本明細書において説明されるメモリデバイスは、マルチチップモジュール、積層チップ、同様に他の構成を用いて実装され得る。他のタイプのメモリアレイが同様に利用され得る。これらのメモリアレイは、ＮＯＲフラッシュメモリ、ＰＣＲＡＭなどの相変化メモリ、遷移金属酸化物メモリなどの他のプログラマブル抵抗メモリＲＲＡＭ（登録商標）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、他のタイプの不揮発性メモリ、ＤＲＡＭメモリ、ＳＲＡＭメモリ、および他のタイプの揮発性メモリを含む。
入力／出力ポート１９５（例えば、Ｉ／Ｏピン）を介したホスト１０１とのデータ転送のために、Ｉ／Ｏインタフェース１９０がデバイス上に設けられている。いくつかの実施形態において、Ｉ／Ｏポート１９５は、汎用プロセッサもしくは専用アプリケーション回路などのオンチップホスト回路に、または、メモリアレイ１６０によりサポートされるシステムオンチップ機能を提供するモジュールの組み合わせに接続できる。
一実施形態において、Ｉ／Ｏインタフェース１９０は、コマンド、アドレスおよびデータが通信されるＩ／Ｏポート１９５のセットを含むシリアルインタフェースである。シリアルインタフェースは、アドレスおよびデータ毎に用いられるＩ／Ｏピンをコマンドチャネルが共有するシリアルペリフェラルインタフェース（ＳＰＩ）バス仕様に基づき得るか準拠し得る。例えば、集積回路メモリデバイス１００は、ＳＰＩバス信号を受信および送信するためのピンを用いた入力／出力ポートを含み得る。１つのピンが、同様にコマンド用に使用可能な、シリアル入力データ／アドレス信号ＳＩを搬送する入力データラインに接続され得る。別のピンまたは複数の他のピンが、シリアル出力データ信号ＳＯを搬送する出力データラインまたは出力データラインに接続され得る。別のピンが、シリアルクロック信号ＳＣＬＫを搬送するクロックラインに接続され得る。さらに別のピンが、チップイネーブルまたはチップ選択信号ＣＳ＃を搬送する制御ラインに接続され得る。
パラレルインタフェースと他のタイプのシリアルインタフェースとを含む他のタイプのインタフェースが、同様に用いられ得る。特定の集積回路メモリデバイス１００上のＩ／Ｏポート１９５は、Ｉ／Ｏデータ幅を有する出力データを提供するように構成され得る。Ｉ／Ｏデータ幅は、いくつかの例を挙げると、インタフェースクロックサイクル毎の並列の１ビット、４ビット、８ビット、１６ビット、３２ビットまたはより多いビットであり得る。
Ｉ／Ｏインタフェース１９０とメモリアレイ１６０との間のデータパス回路は、ページバッファ１７２と、ＣＩＭ回路１７４と、データ分析回路１７６と、キャッシュ１７８とを含む。ページバッファは、メモリアレイ１６０内のメモリデータのページへの並列アクセスのために、データライン１６５に連結されている。キャッシュ１７８は、典型的には、キャッシュからＩ／Ｏインタフェース１９０への、バイトまたはワードなどのデータ記憶単位の高速転送をサポートするバス１８５を介して、Ｉ／Ｏインタフェース１９０に連結されている。いくつかの実施形態において。ページバッファ１７２内の記憶要素は、Ｉ／Ｏインタフェース１９０へ直接アクセス可能であってよい。
メモリデバイスは、メモリオペレーションのサポートにおいてステータス情報を格納し、情報および他のパラメータをセットアップするために用いられる制御レジスタのセットを含み得る。このセットは、読み取りオペレーションおよび書き込みオペレーションのために、Ｉ／Ｏインタフェース１９０を通じて、およびデバイス上の制御ロジック１１０を通じてアクセス可能であり得る。図１に示されるように、制御レジスタのセットは、分析結果レジスタ１１２を含み得る。分析結果レジスタ１１２は、データ分析回路１７６用の出力データおよびセットアップデータを格納し、かつ、ＣＩＭ回路１７４用のセットアップデータを格納するために用いられる。
集積回路メモリデバイス１００上の制御ロジック１１０およびコマンドデコーダ１０８は、Ｉ／Ｏインタフェース１０９からのライン１９１上などで受信されたコマンドに応答して、読み取り、プログラミング、消去、レジスタ読み取りおよびレジスタ書き込み等を含むメモリオペレーションを実行する、１つまたは複数のステートマシンなど、ロジックを含む。制御ロジック１１０は、デバイス上の回路に対して、図において矢印で表される制御信号を出力および受信する。また、制御ロジックは、バス１３０上のアドレスを提供する。バス１３０上で供給されるアドレスは、例えば、制御ロジック１１０内のアドレスカウンタの出力（例えば、連続するアドレス）、または受信されたコマンドで搬送されるアドレスを含み得る。また、これらのアドレスは、キャッシュ１７８へのアクセスのためのキャッシュアドレスと、本明細書において説明されるような、ページバッファ１７２内の記憶要素へのアクセスのためのアドレスとを含み得る。
ブロック図に概略的に示されるアドレスデコーダ１４０が、メモリアレイ内の行に沿って複数のワードライン１４５に、ページバッファ１７２に、かつ、キャッシュ１７８に連結されている。ページバッファ１７２は、メモリアレイ１６０からのデータの読み取りおよびメモリアレイ１６０へのデータの書き込みのためのオペレーション中を含むメモリアレイ１６０へのページアクセスのためにメモリアレイ１６０内の列に沿って配置された複数のデータライン１６５に連結されている。
ページバッファ１７２は、メモリアレイ１６０へのページアクセスのためにそれぞれのデータラインに連結された複数のバッファセルを含み得る。各バッファセルは、本明細書において説明されるように、メモリセル毎の複数のビットのページ読み取りおよびページ書き込みをサポートし、かつ、ページとページのセグメントとにわたるビット毎ＣＩＭオペレーションをサポートする記憶要素など、複数の記憶要素を含み得る。
アドレスデコーダ１４０は、それぞれの接続データラインを介して、メモリアレイ１６０内の特定のメモリセルを選択し、ページバッファ１７２に連結させることができる。ページバッファ１７２は、これらの特定のメモリセルに並列に書き込まれるかこれらの特定のメモリセルから並列に読み取られるデータを格納できる。ページバッファ１７２は、１６Ｋビットもしくは３２Ｋビットまたはそれ以上など、数千ビットと、ＥＣＣコードのような関連付けられたメタデータを含む追加のビットとを含むページのページ幅を有し得る。
図１に示される例において、バイアス配置ステートマシンを用いる制御ロジック１１０は、ブロック１２０内の１つまたは複数の電圧源を通じて生成または提供されるバイアス配置供給電圧の印加を制御する。この制御は、電圧の読み取り、プログラミングおよび消去などであり、データをページバッファからメモリアレイへ転送するためのページ書き込みと、データをメモリアレイ内のページからページバッファへ転送するためのページ読み取りとを含む。
制御ロジック１１０およびコマンドデコーダ１０８は、コントローラを構成する。コントローラは、ステートマシンおよびサポートロジックを含む専用論理回路を用いて実装され得る。代替的な実施形態において、制御ロジックは、汎用プロセッサを備える。汎用プロセッサは、デバイスのオペレーションを制御するためのコンピュータプログラムを実行する同じ集積回路上に実装され得る。さらに他の実施形態において、専用論理回路と汎用プロセッサとの組み合わせが、制御ロジックの実装のために利用され得る。
以下でより詳細に説明するように、コントローラのコマンドデコーダ１０８および制御ロジック１１０は、本明細書において説明される入力コマンドに応答して、ＣＩＭオペレーションおよびデータ分析をサポートする手順を実行するように構成されている。
示されている例において、ホスト１０１は、メモリデバイス１００上のＩ／Ｏポート１９５と、チップ選択端子などの示されていない他の制御端子とに連結されており、データ、コマンドまたは命令をメモリデバイス１００に提供できる。いくつかの例において、ホスト１０１は汎用プロセッサ、専用プロセッサ、メモリコントローラとして構成されたプロセッサ、またはメモリデバイス１００を用いる他のプロセッサを備え得る。ホスト１０１の全部または一部が、メモリとして同じ集積回路上に実装され得る。ホストは、ＣＩＭ機能を利用し、かつ、メモリデバイス１００上で実行されるデータ分析をサポートするコンピュータプログラムを実行して、消費電力を低減し、オペレーションの速度を向上させることができる。応答において、ホスト１０１は、一連のコマンドを発行して、これらの手順を実行させ、計算および分析結果を読み取り、後続のオペレーションを選択できる。
図２は、図１のメモリアレイ１６０などのメモリアレイ２０１と、図１の入力／出力（Ｉ／Ｏ）インタフェース１９０などのインタフェース２０５との間のデータパス回路の簡略図である。データパス回路は、マルチレベルページバッファ２０２、ビットカウント回路２０３およびキャッシュ２０４を含む。マルチレベルページバッファ２０２は、鉛直線によって示されるように、複数のマルチレベルページバッファ／ＣＩＭユニットへ分割されている。マルチレベルページバッファ／ＣＩＭユニットの各は、複数のバッファセルを備え得る。例えば、マルチレベルページバッファ／ＣＩＭユニットは、メモリアレイ２０１の２５６個のデータラインに並列に連結された１６行×１６列のバッファセルのアレイを備え得る。
バッファセル（例えば図４を参照のこと）の各々は、複数の記憶要素と、オペコード２１２により構成可能であるロジックユニットとを備え得る。オペコード２１２は、選択された論理関数を記憶要素内のデータを用いて実行して出力を生成し結果を格納すべく、制御レジスタに格納され得るか、そうでなければオペレーションをセットアップするために提供され得る。結果は、バッファセルの複数の記憶要素内の記憶要素のうちの１つへ戻るように格納され得るか、いくつかの場合において、キャッシュ２０４など、他のメモリに格納され得る。複数のバッファセルからの結果の組み合わせは、複数のバッファセルの演算結果を含む結果データページを提供する。いくつかの実施形態において、結果データページは、ページ演算全体についてのページバッファ内のページバッファ／ＣＩＭセルの全てにおける論理演算の演算結果を含む。他の実施形態において、結果データページは、ページのある部分（以下で説明されるセグメント、または別のサイズ部分など）に対する演算についてのページバッファ／ＣＩＭセルのセグメント内の論理演算の演算結果を含む。
ビットカウント回路２０３、またはデータパス回路に接続された他のデータ分析回路は、ページバッファにおける論理演算の演算結果（結果データページ）の分析を実行する。この例では、分析は、結果データページ内の「１」ビットまたは「０」ビットの数のビットカウントであり、このカウントを基準２１３と比較し、合格／不合格結果を制御レジスタ２１４に出力する。基準２１３は、制御レジスタに格納され得るか、そうでなければ分析オペレーションをセットアップするために提供され得る。この例におけるビットカウント回路２０３は、メモリアレイ２０１のプログラムまたは消去オペレーション中に不合格ビット検出器としても用いられ得る。いくつかの実施形態において、ビットカウント回路２０３は、結果データページ内のビットに対し、類似性スコアまたは近接度スコアを計算するための、かつ、このスコアを閾値などの基準と比較するための演算など、追加の論理演算を実行するように構成され得る。
異なる実施形態において、制御レジスタ２１４内の合格／不合格結果は、結果データページが全体として基準に合格しているかどうかを示すパラメータを含むように構成され得るか、結果データページが複数のセグメントへ分割されている場合に結果データページのどのセグメントが基準に合格しているかを示すパラメータを含むように構成され得るか、ページ全体の分析結果およびセグメント毎の分析結果の両方を含むように構成され得る。
キャッシュ２０４は、例えば、バッファセル内の選択された記憶要素とキャッシュ２０４との間のデータの高速転送のために、マルチレベルページバッファ２０２に連結されている。キャッシュ２０４は、複数のキャッシュユニットとして構成され得る。各キャッシュユニットは、図における鉛直パーティションによって示されるようにマルチレベルページバッファ／ＣＩＭユニットのうちの１つに対応する。メモリアレイ２０１の２５６個のデータラインに並列に連結された１６行×１６列のバッファセルのアレイをマルチレベルページバッファ／ＣＩＭユニットが備える一例において、各キャッシュユニットは、同様に、１つのキャッシュセルが各バッファセルに対応する１６行×１６列のキャッシュセルのアレイを備え得る。１６×１６のキャッシュユニットの各列は、対応する１６バッファセルから転送される１６ビットワードを格納できる。データは、例えば、キャッシュセルと対応するバッファセル内の選択された記憶要素との間で、比較的速い速度で、キャッシュクロック２２０のレートで平行移動させられ得る。
キャッシュ２０４は、インタフェース２０５との読み取り転送および書き込み転送のために、バス２１０により連結されている。一例において、バス２１０およびインタフェース２０５は、キャッシュクロックの速度での対応する複数のキャッシュセルからの複数の１６ビットワード（例えば、２ワード、４ワードまたは８ワード）の転送用に構成されている。インタフェース２０５は、Ｉ／Ｏポート２２２の構成に従って、ライン２２１上のインタフェースクロックのインタフェースクロックレートでデータをＩ／Ｏポート２２２に出力するように構成されている。このインタフェースクロックレートは、キャッシュクロックのクロックレートとは異なり得る。
図３は、図１のメモリアレイ１６０などのメモリアレイ３０１と、図１の入力／出力インタフェース１９０などのインタフェース３０５との間のデータパス回路の代替的な構成の簡略図である。データパス回路は、マルチレベルページバッファ３０２、不合格ビット検出器回路３０３およびキャッシュ３０４を含む。マルチレベルページバッファ３０２は、鉛直線によって示されるように、複数のマルチレベルページバッファ／ＣＩＭユニットへ分割されている。マルチレベルページバッファ／ＣＩＭユニットの各は、複数のバッファセルを備え得る。例えば、マルチレベルページバッファ／ＣＩＭユニットは、メモリアレイ３０１の２５６個のデータラインに並列に連結された１６行×１６列のバッファセルのアレイを備え得る。
バッファセル（例えば図４を参照のこと）の各々は、複数の記憶要素と、オペコード３１２により構成可能であるロジックユニットとを備え得る。オペコード３１２は、選択された論理関数を記憶要素内のデータを用いて実行して出力を生成し結果を格納すべく、制御レジスタに格納され得るか、そうでなければオペレーションをセットアップするために提供され得る。結果は、バッファセルの複数の記憶要素内の記憶要素のうちの１つへ戻るように格納され、対応するキャッシュセルへ転送され得るか、いくつかの場合において、結果は、キャッシュ３０４に直接格納され得る。複数のバッファセルからの結果の組み合わせは、複数のバッファセルの演算結果を含む結果データページを提供する。いくつかの実施形態において、結果データページは、ページバッファ／ＣＩＭユニットの全てにおける論理演算の結果を含む。他の実施形態において、結果データページは、ページバッファ／ＣＩＭユニットのあるセグメントにおける論理演算の結果を含む。
不合格ビット検出回路３０３は、プログラム検証オペレーションの結果の分析を実行するために、またはページバッファ内の検証オペレーションを消去するために、データパス回路に含まれ得る。この例では、不合格ビット検出回路は、プログラム内の「１」ビットまたは「０」ビットの数のビットカウントを生成するか検証結果を消去し、プログラムオペレーションにおける次の段階を判断するコントローラまたはホストに結果を提供する。
キャッシュ３０４は、例えば、バッファセル内の選択された記憶要素とキャッシュ３０４との間のデータの高速転送のために、マルチレベルページバッファ３０２に連結されている。キャッシュ３０４は、複数のキャッシュユニットとして構成され得る。各キャッシュユニットは、マルチレベルページバッファ／ＣＩＭユニットのうちの１つに対応する。メモリアレイ３０１の２５６個のデータラインに並列に連結された１６行×１６列のバッファセルのアレイをマルチレベルページバッファ／ＣＩＭユニットが備える一例において、各キャッシュユニットは、同様に、１つのキャッシュセルが各バッファセルに対応する１６行×１６列のキャッシュセルのアレイを備え得る。１６×１６のキャッシュユニットの各列は、対応する１６バッファセルから転送される１６ビットワードを格納できる。結果データページのデータを含むデータは、例えば、キャッシュセルと対応するバッファセル内の選択された記憶要素との間で、比較的速い速度で、キャッシュクロック３２０のレートで平行移動させられ得る。
キャッシュ３０４は、インタフェース３０５との読み取り転送および書き込み転送のために、バス３１０により連結されている。一例において、バス３１０およびインタフェース３０５は、キャッシュクロックの速度での対応する複数のキャッシュセルからの複数の１６ビットワード（例えば、２ワード、４ワードまたは８ワード）の転送用に構成されている。インタフェース３０５は、Ｉ／Ｏポート３２２の構成に従って、ライン３２１上のインタフェースクロックのインタフェースクロックレートでデータをＩ／Ｏポート３２２に出力するように構成されている。このインタフェースクロックレートは、キャッシュクロックのクロックレートとは異なり得る。
データパス回路は、ビットカウント回路３３０を含む。ビットカウント回路３３０は、バス３１０に接続されているか、そうでなければキャッシュ内のデータにアクセスするように構成されている。ビットカウント回路３３０は、ページバッファにおける論理演算の結果の分析を実行する。この例では、分析は、結果データページ内の「１」ビットまたは「０」ビットの数のビットカウントであり、このカウントと基準３１３との比較を含む。また、分析は、合格／不合格結果を制御レジスタ３１４に出力する。基準３１３は、制御レジスタに格納され得るか、そうでなければ分析オペレーションをセットアップするために提供され得る。いくつかの実施形態において、図３に示されるもののようなビットカウント回路は、図２に示されるように構成されたデバイス上に含まれ得る。その結果、メモリアレイとインタフェースとの間のデータパス回路内に、ページバッファ内で実行されるＣＩＭオペレーションからの結果データページを分析するように構成された複数のデータ分析回路が存在することになる。
制御レジスタ３１４内の合格／不合格結果は、結果データページが全体として基準に合格しているかどうかを示すパラメータを含み得るか、結果データページが複数のセグメントへ分割されている場合に結果データページのどのセグメントが基準に合格しているかを示すパラメータを含み得るか、結果データページが全体として基準に合格しているかどうかを示すパラメータと、結果データページのどのセグメントが基準に合格しているかを示すパラメータとの両方を含み得る。
図２のビットカウント回路２０３および図３のビットカウント回路３３０は各々、結果データページの関数を実行して分析結果を生成するためにデータパス回路に接続されたデータ分析回路の例である。他の実施形態において、データ分析回路は、データマッチングオペレーションを実行することで、結果データページまたは結果データページのセグメントを、分析のための基準として提供される定数と比較できる。他の実施形態において、データ分析回路は、結果データページ内の複数のビットセットに対してロジックオペレーションまたは計算オペレーションを実行し、次に、演算結果をカウントしてカウントを報告できるか、ステータスビットをステータスレジスタに書き込むことによりカウントを閾値と比較して合格判定または不合格判定を行うことができる。
１つの例示的な手順において、ページバッファ内のＣＩＭ回路は、アレイからのデータと別のソースからのページバッファに格納されたマスタデータとに対してビット毎ＸＯＲ演算を計算するように構成され得る。これにより、ページバッファセル内のアレイデータおよびマスタデータ内のビットが一致しない場合には「０」を含み、ページバッファセル内のアレイデータおよびマスタデータ内のビットが一致する場合には「１」を含むページにわたる１サイクルで結果データページが生成される。データ分析回路は、結果データページ内の「１」をカウントすることにより、一致するビットの数をカウントするように構成され得る。また、いくつかの例において、データ分析回路は、結果データページ内の複数のビットに対して論理演算を実行し、次に、論理演算の結果を入力として用いて、カウントまたは合格／不合格ステータスなど、分析結果を生成できる。一実装において、データ分析回路は、隣接ビットに対してＡＮＤ演算（例えば、ビット（ｉ） ＡＮＤ ビット（ｉ＋１）であり、ｉは、０からＮ－１までであり、Ｎは、結果データページ内のビットの数である）を実行して、Ｎ／２ビットを有する演算結果を生成するように構成され得る。また、データ分析回路は、結果データページ内の２つよりも多くのビットに対して演算を実行するか、特定のニーズに適するような他の関数を実行するように構成され得る。
データ分析回路は、１６ＫＢの結果データページに対し、例えば１６Ｂのセグメントにおいて、分析オペレーション１Ｋ回の適用を複数サイクルで実行できる。
図４は、図１、図２および図３に関して説明されたようなアレイ内に配置された複数のバッファセルを含むマルチレベルページバッファ／ＣＩＭユニット内で用いられ得るバッファセル４００の簡略図である。
バッファセル４００は、メモリアレイからのビット線ＢＬまたは他のタイプのデータラインに連結された検知回路４１０を含む。また、バッファセル４００は、バッファセルの一部であり得るＣＩＭ論理回路４１１に接続されている。ＣＩＭ論理回路４１１は、メモリ読み取りオペレーションおよびメモリ書き込みオペレーションならびにＣＩＭオペレーションのために用いられる。バッファセル４００は、データビットＤ０を格納する記憶要素、データビットＤ１を格納する記憶要素、…およびデータビットＤｎを格納する記憶要素など、複数の記憶要素４１２－４１４を含む。例えば、バッファセルは、３個、４個または５個の記憶要素を含み得る。複数の記憶要素４１２－４１４は、特定のオペレーションのために特定の記憶要素を論理回路へリンクする回路により、検知回路４１０および論理回路４１１に連結されている。また、複数の記憶要素４１２－４１４はパスゲート４２０などのセレクタにより、ライン４２１に連結されており、次に、ライン４２１は、対応するキャッシュセルに接続されている。
この例では、ＣＩＭ論理回路４１１は、構成レジスタにより提供されるオペコードに応答して、または所与のＣＩＭオペレーションで用いるためのコマンドに応答して選択可能である組み合わせ論理回路を含む。また、ＣＩＭ論理回路４１１は、タイミング信号およびオペコードに応答して、ロジックゲートの入力を、データビットＤ（０）～Ｄ（Ｎ－１）を格納する記憶要素のうちの選択されたもの、および対応するキャッシュセルからのライン４２１に接続し、かつ、論理回路の出力を、データビットＤ（０）～Ｄ（Ｎ－１）を格納する記憶要素のうちの選択された１つ、および任意選択的に、対応するキャッシュセルからのライン４２１に接続する回路を含む。オペコード、またはオペコードのデコードに応答して生成される制御信号は、いくつかの例において、セグメントまたはページの全てのページバッファセルに適用され得る。また、バッファセル４００は、ＳＥＬ信号および他の制御信号に応答して、データを、データビットＤ０～Ｄ（Ｎ－１）を格納する記憶要素のうちの選択された１つから、ライン４２１上で、対応するキャッシュユニット内の対応するキャッシュセルへ転送する。
ＣＩＭ論理回路４１１は、結果がキャッシュへ転送されるかデータ分析回路に適用される前に、１つのオペコードまたは複数のオペコードに応答して、１回の論理演算または１回よりも多くの論理演算を順に実行するように構成され得る。
ページバッファは、複数のページバッファセルＰ（ｉ）を含み、ｉ＝０～Ｍ－１である。Ｍは、データをＭ個のメモリセルからページバッファへ転送するためにページバッファに接続されたデータラインの数である。ページバッファセルの各々は、ビットＤ（０）～Ｄ（Ｎ－１）用の記憶要素を有してよく、組み合わせで、ページバッファ内の記憶要素のＮ個のラインを形成する。この例では、ページバッファ内の複数のラインの記憶要素の各ラインは、Ｍ個のビットを格納できる。また、Ｍ個のビットは、ホストまたは他の制御ロジックにより制御されるオペレーション制御手順に応答して、メモリアレイから読み取りオペレーションにおいて、もしくはページバッファ内の別のラインなど、別のソースからの書き込みオペレーションにおいて、ページバッファに連結されたキャッシュから、または別のデータパスから、ページバッファ内のラインへ並列にロードされ得る。
以下の表１は、ページバッファにおける論理演算の選択をサポートする１つの例示的なオペコードセットを示す。１番目の列では、論理演算の名前が提供されている。列２から列４では、オペコードのビット［２：０］が提供されている。列５では、第１の演算に適用される場合の関数が提供されている。列６では、第１の演算と連続し得る第２の演算として適用される場合の関数が提供されている。当然ながら、演算およびオペコードの配置は、所与の実装のために所望されるように定義され得る。
例えば、ＸＯＲオペコードは、第１のＸＯＲ演算および第２のＸＯＲ演算をセットアップする。これらのＸＯＲ演算は、順にまたは別個に実行され得る第１のＸＯＲでは、「入力１」および「読み取られたデータ」のＸＯＲを実行する。第１のＸＯＲの出力は、選択された記憶要素内のデータビットＤ１に格納される。「入力１」は、データをキャッシュまたはＩＯインタフェースからページバッファへ転送するためにホストコマンドにより提供されるデータを含み得る。それは、複数のバッファセル内の、記憶要素４１４などの選択された記憶要素内に位置する。「読み取られたデータ」は、選択された記憶要素へ検知回路４１０を介してメモリアレイから転送されて格納されたデータ、例えば、データビットＤ０である。第２のＸＯＲでは、「入力２」および「Ｄ１」のＸＯＲを実行する。Ｄ１内のデータは、第１のＸＯＲ演算により、またはオペコードの表において定義される異なる第１の論理演算により生成され得る。データ「入力２」は、キャッシュメモリまたはＩＯインタフェースからの転送において、ホストにより提供され得る。第２のＸＯＲの出力は、選択された記憶要素にデータビットＤ２として格納される。本明細書において提供される技術のいくつかの例では、所与の演算のための「入力１」および「入力２」の両方が、キャッシュメモリまたはＩＯインタフェースからの転送において、ホストからページバッファ内の対応するラインへ書き込まれ得る。
他のオペコードは、ＸＯＲオペコードに関して論じられるように同様に解釈され得る。いくつかの実施形態において、表からの１つのオペコードは、順に実行され得るＯＰ１およびＯＰ２の両方を識別するために用いられ得る。表１における例では、第１のオペコードおよび第２のオペコードの両方が、異なる入力を用いた同じ論理関数を選択する。他の例では、第１のオペコードおよび第２のオペコードは、異なる論理関数を選択できる。いくつかの例では、異なる関数を実行するために、表からの２つのオペコードが順に選択される。これらのオペコードのうちの１つは、第１の演算のためのものであり、もう１つは、第２の演算のためのものである。
図５は、いくつかの実施形態において適用され得るページのセグメンテーションを示す。図５に示されるように、ページ５００は、メモリアレイからページバッファへ並行して転送されるデータの量である。１つのページが、例えば１６ＫＢプラス２ＫＢの追加のデータを含み得る。いくつかのデバイスでは、これらのページは、特定の構成に適するように、より小さいかまたは大きい。図５に示されるように、ページ５００は、ＳＥＧ１からＳＥＧ８という８個のセグメントへ分割されている。上で言及したように、データ分析回路は、セグメント単位で動作して、これら８個のセグメントの各々の分析結果を提供できる。他のセグメンテーションが、特定のニーズに適するように適用され得る。
図６から図８は、例示的な制御レジスタを示す。これらの制御レジスタは、ＣＩＭオペレーションの機能を定義するセットアップデータ（例えば、オペコード、基準およびアドレス指定）を提供するために、かつ、レジスタ読み取りオペレーションおよびレジスタ書き込みオペレーションを用いてホストによりアクセス可能な結果データ（例えば、合格／不合格データおよびカウントデータ）を提供するために、図１を参照して説明されたようなデバイス上で用いられ得る。
図６は、第１のパラメータと第２のパラメータとを含むＣＩＭ制御機能アドレスを有する機能制御レジスタを示す。第１のパラメータＰ１は、データ分析回路内で適用される基準ＡＤ１ＢＮ（例えば、許容される１ビットの数）を保持するレジスタを指す。第２のパラメータＰ２は、ページバッファセル内で実行される論理演算の数を示す第１のビットＯＰ＃と、データ分析回路を有効化するために用いられる第２のビットＩＮＴＫと、ＯＰ＃ビットにより示される場合に実行される第２の演算を識別する第１のオペコードフィールドＯＰ２と、実行される第１の演算を識別する第２のオペコードフィールドＯＰ１とを保持するレジスタを指す。なお、表１に関して論じられる実施形態において、ただ１つのオペコードフィールドが利用され得る。この例では、ビットＯＰ＃は、両方のオペコードが実行される場合に設定される。ビットＯＰ＃が設定されなかった場合、第１のオペコードのみが実行される。さらに、図６は、予約フィールドＲＳＶを示す。
図７は、８個のビットを有するステータス制御レジスタを示す。最初の７個のビットＭからＳは、通常のメモリオペレーションに関連するステータスビット、またはデバイス上の他の関数であり得る。ステータスビットＦＡＩＬは、データ分析の結果を示す。セグメントシステムにおいて、ビットＦＡＩＬは、セグメントの全てが基準に不合格である場合にデータ分析回路により一例における不合格ステータスを示すように設定（またはリセット）されるか、少なくとも１つのセグメントが合格している場合に合格ステータスを示すようにリセット（または設定）される。メモリデバイスを動作させるホストは、ステータス制御レジスタを読み取って、分析結果を判断できる。
図８は、内部データチェック機能アドレスＩＮＴＫ ＦＥＡＴＵＲＥ ＡＤＤＲとパラメータフィールドＰ１とを有する内部チェック機能制御レジスタを示す。結果データページが８個のセグメントへセグメント化される一実施形態において、図８の内部チェック機能制御レジスタは、示されるような８個のセグメントの各々について、合格不合格Ｐ／Ｆビットを格納できる。
所与の実装において用いられる制御レジスタの構成は、実行されている関数のタイプに合うように適合させられ得る。
図９は、ページバッファのバッファセルの選択された記憶要素内の入力データを設定するためにホスト内で生成され得るコマンドシーケンスを示すタイミング図である。このコマンドシーケンスは、３レベルメモリ内で用いられるシーケンスと同様である。マルチレベルメモリセルに格納される各ビットは、ページバッファの特定のラッチへ書き込まれる。図９に示されるシーケンスでは、２つのコマンドバイトＣＭＤが、キャッシュ転送コマンドを提供する。デバイス内のコマンドデコーダおよびコントローラは、キャッシュ書き込みオペレーションをセットアップする。次に、５個のアドレスバイトが、キャッシュへの書き込みのサポートにおいて列アドレスおよび行アドレスを提供する。デバイス内のコマンドデコーダおよびコントローラは、アドレスをデコードして、キャッシュへの書き込みのサポートにおいてキャッシュアドレスをセットアップする。一連のデータバイトが入力され、書き込みオペレーションは、データをキャッシュに格納するために、コントローラにより実行される。最終的に、ページバッファへキャッシュデータを転送させるために、コマンドバイトが入力される。コントローラおよびコマンドデコーダは、手順を実行して、データをページバッファ内の記憶要素（Ｄｘ）の指定されたラインへ転送する。ＣＩＭオペレーションにおいて利用されるデータおよびＣＩＭオペレーションにより生成されるデータの移動に関連する他の機能を達成するために、同様のコマンドシーケンスが実装され得る。
図１０は、本明細書において説明されるデータ分析を用いたＣＩＭオペレーションのサポートにおいてデバイス内で実行される段階の簡略フローチャートである。このフローチャートにおいて、ＣＩＭオペレーションを設定するために、第１の機能制御レジスタがパラメータと共にロードされる。その一例は、図６に示される制御レジスタ内のＰ２行である（１０００）。このオペレーションは、デバイスによりホストから受信される書き込みレジスタコマンドに応答して実行され得る。また、これらの段階は、機能制御レジスタをロードしてデータ分析のための内部分析基準を設定する段階を含む。その一例は、図６に示される制御レジスタのＰ１行である（１０１０）。指定されたオペレーションを実行すべく、入力（この場合では、指定された論理関数により用いられる入力１および入力２である）を提供するために、ページバッファセルの記憶要素の選択されたラインに入力データが配置される（１０２０）。次に、メモリデバイスは、コマンドまたは他の信号に応答して、指定された論理演算を実行し、ページバッファセルの記憶要素のラインのうちの１つに結果を格納し、ページバッファのセルにわたって結果データページを提供し、結果データページを分析し、ホストによりアクセス可能なメモリ位置に格納される分析結果を提供できる（１０３０）。次に、この関数を利用するホストアプリケーションが、読み取りステータスコマンドを発行でき、デバイスは、読み取りステータスコマンドに応答し、内部分析基準に従ってデータ分析の結果を提供する（１０４０）。これらの結果は、図７に関して上で論じられたステータス制御レジスタに格納され得る。また、この関数を利用するホストアプリケーションは、図８に関して上で論じられたレジスタなど、分析の結果に関するより多くの詳細を格納する制御レジスタを読み取るために、機能取得コマンドなどのコマンドを発行できる（１０５０）。したがって、メモリデバイスは、機能取得コマンドに応答して、デバイス上の入力／出力ポートを介して、結果ページのセグメントの合格／不合格ステータスなど、要求されたデータをホストに提供する。
図１１Ａは、内部データ分析を用いた、メモリアレイから読み取られるデータに対して実行される本明細書において説明されるＣＩＭオペレーションのフローチャートである。このオペレーションは、例えば、当該関数を提供する図６および一実施形態に関して上で論じたＩＮＴＫパラメータを用いて実行され得る。この例では、手順が始まる（１１０１）。メモリデバイス上での設定された論理演算を変更するかどうかが判断される（１１０２）。論理演算を変更することが所望される場合、ホストは、論理演算を変更するためにコマンドを発行する（１１０３）。論理演算の変更が実行されない場合、または段階１１０３において論理演算を変更した後に、結果データページの分析のための判定基準を変更するかどうかが判断される（１１０４）。判定基準を変更することが所望される場合、判定基準を変更するためにコマンドが発行される（１１０５）。段階１１０４において判定基準の変更がなかった場合、または段階１１０５において変更が実行された後に、選択されたオペレーションに対する入力として用いられる第１のデータセットを用いてページバッファを準備するために、コマンドが発行される（１１０６）。これは、図９に関して論じたようなオペレーションを伴い得る。代替的に、これは、ページバッファ内の、１つのラインなど、記憶要素の１つのセットから、ページバッファ内の、別のラインなど、記憶要素の別のセットへのデータ（メモリアレイから以前に読み取られたページのデータなど）の移動を伴い得る。ページバッファ内の第１のデータを準備した後に、単一のコマンド、または代替的に、コマンドシーケンスが実行されることで、ステートマシンまたは他の制御回路を用いた手順が実行されてメモリアレイからページバッファへの第２のデータセット（例えば、ページ、またはページのセグメント）が読み取られ、ページバッファにおいてビット毎論理演算が実行され、ビットカウント回路または他のデータ分析回路を用いてページバッファにおいて結果データページが分析され、論理演算の結果データページがキャッシュへ転送される（１１０７）。ステータス制御レジスタの書き込みを可能にするのに十分なレイテンシの後、ホストは、次に、データ分析オペレーションの合格／不合格ステータスなど、データ分析オペレーションの結果を保持する１つまたは複数のレジスタを読み取るために、１つまたは複数のコマンドを発行できる（１１０８）。
図１１Ｂは、例えば集積回路メモリ上のコマンドデコーダを用いた単一の外部コマンドのデコードに応答してステートマシンにより実行され得る図１１Ａの段階１１０７により表される手順の一例のフローチャートである。フローチャートは、図１１Ａの段階１１０７において始まる（１１１２）。コマンドに応答して、メモリデータがメモリアレイからページバッファのラインへ読み取られる（１１１３）。第１の演算用に用いられるオペコードＯＰ１が適用され、ＯＰ１を実行するためにページバッファ内の論理回路が用いられる（１１１４）。次に、パラメータＯＰ＃を見ることにより、第２のオペコードがこの例において実行されるかどうかが判断される（１１１５）。第１のオペコードおよび第２のオペコードは、上記の表１に示されるような同じ論理関数を識別できるか、異なる論理関数を識別できる。第２のオペコードが実行される場合、第２の演算が実行される（１１１６）。ただ１つのオペコードが実行される場合、または段階１１１６において第２のオペコードが実行された後に、この例示的なＩＮＴＫ内のパラメータをチェックすることにより、データ分析段階が内部で実行されるかどうかが判断される（１１１７）。データ分析段階が実行される場合、この段階が実行され、結果がステータス制御レジスタへ書き込まれる（１１１８）。結果をステータス制御レジスタへ書き込んだ後に、または内部データ分析が保持されている場合、論理演算の結果は、ページバッファから、ホストによるアクセスのために利用可能であるキャッシュへ転送される（１１１９）。この時点で、図１１Ａの段階１１０７の手順が完了する（１１２０）。
図１２Ａは、内部データ分析を利用しない、メモリアレイから読み取られるデータに対して実行される本明細書において説明されるＣＩＭオペレーションのフローチャートである。このオペレーションは、例えば、当該関数を提供する図６および一実施形態に関して上で論じたＩＮＴＫパラメータを用いて実行され得る。この例では、手順が始まる（１２０１）。メモリデバイス上での設定された論理演算を変更するかどうかが判断される（１２０２）。論理演算を変更することが所望される場合、ホストは、論理演算を変更するためにコマンドを発行する（１２０３）。論理演算の変更が実行されない場合、または段階１２０３において論理演算を変更した後に、選択されたオペレーションに対する入力として用いられる第１のデータセットを用いてページバッファを準備するために、コマンドが発行される（１２０４）。これは、図９に関して論じたようなオペレーションを伴い得る。代替的に、これは、ページバッファ内の記憶要素の１つのセットから、ページバッファ内の記憶要素の別のセットへのデータ（メモリアレイから以前に読み取られたページのデータなど）の移動を伴い得る。デバイス上のコントローラは、上で論じたセットアップデータに応答して、内部データ分析がこのオペレーションのために用いられない、と当該関数を含む実施形態において判断できる。ページバッファ内の第１のデータを準備した後に、ために、単一のコマンド、または代替的にコマンドシーケンスが実行されることで、ステートマシンまたは他の制御回路を用いた手順が実行されてメモリアレイからページバッファへの第２のデータセットが読み取られ、ページバッファにおいて論理演算が実行され、論理演算の結果データページがキャッシュへ転送される（１２０５）。
図１２Ｂは、例えば集積回路メモリ上のコマンドデコーダを用いた単一の外部コマンドのデコードに応答してステートマシンにより実行され得る図１２Ａの段階１２０５により表される手順の一例のフローチャートである。フローチャートは、図１２Ａの段階１２０５において始まる（１２１２）。コマンドに応答して、メモリデータがメモリアレイからページバッファへ読み取られる（１２１３）。第１の演算用に用いられるオペコードＯＰ１が適用され、ＯＰ１を実行するためにページバッファ内の論理回路が用いられる（１２１４）。次に、パラメータＯＰ＃を見ることにより、第２のオペコードがこの例において実行されるかどうかが判断される（１２１５）。第１のオペコードおよび第２のオペコードは、上記の表１に示されるような同じ論理関数を識別できるか、異なる論理関数を識別できる。第２のオペコードが実行される場合、第２の演算が実行される（１２１６）。ただ１つのオペコードが実行される場合、または段階１２１６において第２のオペコードが実行された後に、論理演算の結果がページバッファからキャッシュへ転送される（１２１７）。次に、この例におけるパラメータＩＮＴＫをチェックすることにより、内部分析が実行されるかどうかが判断される（１２１８）。キャッシュ内のデータを用いて内部分析が実行される場合、データ分析が実行され、結果がステータス制御レジスタへ書き込まれる（１２１９）。内部データ分析の完了後に、またはデータ分析が実行されない場合、手順は終了しており、結果データは、ホストによるアクセスのためにキャッシュ内で利用可能なままになる（１２２０）。
図１３は、図３に関して説明されたようなキャッシュへ連結されたデータ分析回路が存在する一実施形態を用いて、結果データページがキャッシュへ転送された後に実行される内部データ分析で、メモリアレイから読み取られるデータに対して実行される本明細書において説明されるＣＩＭオペレーションのフローチャートである。このオペレーションは、例えば、図６に関して上で論じたＩＮＴＫパラメータを用いて、当該関数を提供する一実施形態において実行され得る。この例では、手順が始まる（１３０１）。メモリデバイス上での設定された論理演算を変更するかどうかが判断される（１３０２）。論理演算を変更することが所望される場合、ホストは、論理演算を変更するためにコマンドを発行する（１３０３）。論理演算の変更が実行されない場合、または段階１３０３において論理演算を変更した後に、結果データページの分析のための判定基準を変更するかどうかが判断される（１３０４）。判定基準を変更することが所望される場合、判定基準を変更するためにコマンドが発行される（１３０５）。段階１３０４において判定基準の変更がなかった場合、または段階１３０５において変更が実行された後に、選択されたオペレーションに対する入力として用いられる第１のデータセットを用いてページバッファを準備するために、コマンドが発行される（１３０６）。これは、図９に関して論じたようなオペレーションを伴い得る。代替的に、これは、ページバッファ内の記憶要素の１つのセットからページバッファ内の記憶要素の別のセットへのデータ（メモリアレイから以前に読み取られたページのデータなど）の移動を伴い得る。ページバッファ内の第１のデータを準備した後に、単一のコマンド、または代替的に、コマンドシーケンスが実行されることで、ステートマシンまたは他の制御回路を用いた手順が実行されてメモリアレイからページバッファへの第２のデータセット（例えば、ページ、またはページのセグメント）が読み取られ、ページバッファ内のビット毎論理演算が実行され、論理演算の結果データページがキャッシュへ転送され、ビットカウント回路または他のデータ分析回路を用いてキャッシュ内の結果データページが分析される（１３０７）。一例において、段階１３０７により表される手順は、図１２Ａの段階１２０５の手順のようなものであってよく、図１２Ｂを参照して上で説明したように進んでよい。ステータス制御レジスタの書き込みを可能にするのに十分なレイテンシの後、ホストは、次に、データ分析オペレーションの合格／不合格ステータスなど、データ分析オペレーションの結果を保持する１つまたは複数のレジスタを読み取るために、１つまたは複数のコマンドを発行できる（１３０８）。
図１４Ａは、ホストが複数のページを順に分析する場合についての、図２および図３に関連して上で論じたページバッファまたはキャッシュ内の結果データページに対して実行される内部データ分析を用いた、メモリアレイから読み取られるデータに対して実行される本明細書において説明されるＣＩＭオペレーションのフローチャートである。このオペレーションは、例えば、図６に関して上で論じたＩＮＴＫパラメータを用いて、当該関数を提供する一実施形態において実行され得る。この例では、手順が始まる（１４０１）。メモリデバイス上での設定された論理演算を変更するかどうかが判断される（１４０２）。論理演算を変更することが所望される場合、ホストは、論理演算を変更するためにコマンドを発行する（１４０３）。論理演算の変更が実行されない場合、または段階１４０３において論理演算を変更した後に、結果データページの分析のための判定基準を変更するかどうかが判断される（１４０４）。判定基準を変更することが所望される場合、判定基準を変更するためにコマンドが発行される（１４０５）。段階１４０４において判定基準の変更がなかった場合、または段階１４０５において変更が実行された後に、選択されたオペレーションに対する入力として用いられる第１のデータセットを用いてページバッファを準備するために、コマンドが発行される（１４０６）。これは、図９に関して論じたようなオペレーションを伴い得る。代替的に、これは、ページバッファ内の記憶要素の１つのセットからページバッファ内の記憶要素の別のセットへのデータ（メモリアレイから以前に読み取られたページのデータなど）の移動を伴い得る。ページバッファのライン内の第１のデータを準備した後に、単一のコマンド、または代替的にコマンドシーケンスが実行されることで、ステートマシンまたは他の制御回路を用いた手順が実行されて、分析が一連のページに適用される。手順は、メモリアレイからページバッファのラインへのページ（例えば、ページ、またはページのセグメント）のデータを読み取り、読み取られたデータと、ページバッファの別のライン内またはキャッシュ内のデータとに対してページバッファ内のビット毎論理演算を実行し、論理演算の結果データページをキャッシュへ転送し、ビットカウント回路または他のデータ分析回路を用いてキャッシュ内の結果データページを分析して合格／不合格結果を生成すると共に本実施形態ではデータ分析の基準に合格していえるページのページアドレスを格納し、かつ、シーケンスの最後のページが分析されるまで各段階を通じてループするためのオペレーションを含み得る（１４０７）。合格ページのページアドレスは、メモリデバイス上の追加のステータス制御レジスタを用いて、手順の完了後、ホストによるアクセスのためにデバイスに格納され得る。ステータス制御レジスタの書き込みを可能にするのに十分なレイテンシの後、ホストは、次に、データ分析オペレーションの合格／不合格ステータスなど、データ分析オペレーションの結果を保持する１つまたは複数のレジスタを読み取るために、１つまたは複数のコマンドを発行できる（１４０８）。代替的に、合格／不合格ステータスは、段階１４０８のサポートにおいて、ページのシーケンス全体について維持され得る。全てのページが合格している場合、手順は完了する。不合格ページが存在する場合、ホストは、合格ページのページアドレスなど、どのページが合格しているか、および、どのページが不合格になっているかを示すデータを取得するために、コマンドを発行できる（１４０９）。
図１４Ｂは、データ分析回路がページバッファに接続されている場合についての、例えば集積回路メモリ上のコマンドデコーダを用いた単一の外部コマンドのデコードに応答してステートマシンにより実行され得る図１４Ａの段階１４０７により表される手順の一例のフローチャートである。フローチャートは、図１４Ａの段階１４０７において始まる（１４１２）。開始アドレスと、多数のアドレスのインジケーション（終了アドレスまたはシーケンス長パラメータなど）とを含むコマンドに応答して、メモリデータがメモリアレイからページバッファのラインへ読み取られる（１４１３）。第１の演算のために用いられるオペコードＯＰ１が適用され、読み取られたデータと、ページバッファの別のライン内のデータとに対してＯＰ１を実行し、演算結果をページバッファ内のラインに格納するために、ページバッファ内の論理回路が用いられる（１４１４）。次に、パラメータＯＰ＃を見ることにより、第２のオペコードがこの例において実行されるかどうかが判断される（１４１５）。第１のオペコードおよび第２のオペコードは、上記の表１に示されるような同じ論理関数を識別できるか、異なる論理関数を識別できる。第２のオペコードが実行される場合、ページバッファの対応するライン内のデータに対して第２の演算が実行される（１４１６）。ただ１つのオペコードが実行される場合、または段階１４１６において第２のオペコードが実行された後に、現在のデータについて、ページバッファ内の結果データを用いてデータ分析段階が実行される（１４１７）。データ分析段階の後に、合格データのアドレスがステータス制御レジスタに書き込まれる（１４１８）。次に、手順は、シーケンスのデータの最後のページが分析済みであるかどうかを判断する（１４１９）。そうでない場合、次のアドレスが生成され（１４２０）、次のアドレスからのデータが段階１４１３において読み取られ、手順は最後のページまで継続する。段階１４１９において最後のページが示されている場合、手順は終了する（１４２１）。
図１４Ｃは、データ分析回路がキャッシュに接続されている場合についての、例えば集積回路メモリ上のコマンドデコーダを用いた単一の外部コマンドのデコードに応答してステートマシンにより実行され得る図１４Ａの段階１４０７により表される手順の一例のフローチャートである。フローチャートは、図１４Ａの段階１４０７において始まる（１４２２）。開始アドレスと、多数のアドレスのインジケーション（終了アドレスまたはシーケンス長パラメータなど）とを含むコマンドに応答して、メモリデータがメモリアレイからページバッファ内のラインへ読み取られる（１４２３）。第１の演算のために用いられるオペコードＯＰ１が適用され、読み取られたデータと、ページバッファの別のライン内のデータとに対してＯＰ１を実行し、演算結果をページバッファ内のラインに格納するために、ページバッファ内の論理回路が用いられる（１４２４）。次に、パラメータＯＰ＃を見ることにより、第２のオペコードがこの例において実行されるかどうかが判断される（１４２５）。第１のオペコードおよび第２のオペコードは、上記の表１に示されるような同じ論理関数を識別できるか、異なる論理関数を識別できる。第２のオペコードが実行される場合、第２の演算が実行される（１４２６）。ただ１つのオペコードが実行される場合、または段階１４２６において第２のオペコードが実行された後に、結果データがキャッシュへ転送される（１４２７）。次に、現在のデータについて、キャッシュ内の結果データを用いてデータ分析段階が実行される（１４２８）。データ分析段階の後に、合格データのアドレスがステータス制御レジスタに書き込まれる（１４２９）。次に、手順は、シーケンスのデータの最後のページが分析済みであるかどうかを判断する（１４３０）。そうでない場合、次のアドレスが生成され（１４３１）、次のアドレスからのデータが段階１４２３において読み取られ、手順は最後のページまで継続する。段階１４３０において最後のページが示されている場合、手順は終了する（１４３２）。
メモリホスト、メモリコントローラにより、またはメモリデバイスもしくはそのようなデバイスの組み合わせにより実行されるロジックを示す多数のフローチャートを本明細書において説明している。本明細書における全てのフローチャートでは、実現される機能に影響を及ぼすことなく、段階のうちの多くを組み合わせたり、並行して実行したり、異なる順序で実行したりできることが理解されるであろう。いくつかの場合において、読み手は、特定の他の変更も行われる場合に限り、段階を入れ替えても同じ結果が実現されることを理解するであろう。他の場合において、読み手は、特定の条件が満たされる場合に限り、段階を入れ替えても同じ結果が実現されることを理解するであろう。さらに、本明細書におけるフローチャートが、本発明の理解に関連する段階のみを示していること、および、他の機能を達成するための多数の追加の段階が、示されている段階の前、後および間に実行され得ることが理解されるであろう。
本技術により、低電力設定に適用され得る、メモリ内の効率的な計算が可能になる。例えば、共通のオペレーションにおいて、ホストは、メモリから読み取られたページまたはメモリから読み取られたページに対する論理関数の結果における少なくとも閾値数のビット（例えば、９５％または任意の他の基準）がホストからページバッファへ書き込まれたかメモリ内の別の位置から読み取られたページと一致していることをスコアリングまたは表示する「近接値」など、何らかの特徴を求めて、メモリに格納されたデータを検索し得る。ホストは、本明細書において説明された技術を用いて、データをメモリチップからコントローラチップなどの別のチップへ移動させることなく、検索または検索の一部を実行することで、ＩＯ遷移の消費電力を回避できる。
本発明は、上で詳述した好ましい実施形態および例を参照することにより開示されているが、これらの例が限定的な意味ではなく例示的であることが意図されていることが理解されるべきである。修正および組み合わせが当業者により容易に行われることが想定されている。これらの修正および組み合わせは、本発明の趣旨および以下の特許請求の範囲内になる。

Claims (28)

  1. メモリアレイデータへの並列アクセスのための複数のデータラインを有するメモリアレイと、
    入力／出力インタフェースと、
    前記メモリアレイと前記入力／出力インタフェースとの間のデータパス回路であって、前記データパス回路は、前記メモリアレイのそれぞれのデータラインに接続された複数のバッファセルを有し、各バッファセルは、複数の記憶要素を含む、データパス回路と、
    前記複数のバッファセル内のそれぞれのバッファセルに、前記それぞれのバッファセルの前記記憶要素内のデータの関数を実行するために接続された複数の計算回路であって、前記複数のバッファセルの演算結果を含む結果データページを生成するために並列に構成された、複数の計算回路と、
    前記結果データページの関数を実行して分析結果を生成するために前記データパス回路に接続されたデータ分析回路と
    を備える集積回路。
  2. 前記複数の計算回路は、前記演算結果を前記それぞれのバッファセルの前記記憶要素に格納する、請求項１に記載の集積回路。
  3. 前記入力／出力インタフェースを介してアクセス可能な前記分析結果を格納するためのレジスタを備える、請求項１または２に記載の集積回路。
  4. 前記複数の計算回路は、関数のグループを実行するための回路を有しており、前記関数のグループから前記記憶要素内の前記データの関数を選択するために、セットアップデータに応答して構成可能である、請求項１または２に記載の集積回路。
  5. 前記結果データページの前記関数は、前記結果データページ内のロジック「１」または「０」を示すビットのカウントを含む、請求項１または２に記載の集積回路。
  6. 前記結果データページの前記関数は、結果カウントと閾値との比較を含む、請求項５に記載の集積回路。
  7. 前記結果データページは、複数のセグメントを含み、前記結果データページの前記関数は、各セグメントの結果カウントと閾値との比較を含む、請求項５に記載の集積回路。
  8. 前記データ分析回路は、前記結果データページの前記関数を設定するために、セットアップデータに応答して構成可能である、請求項１または２に記載の集積回路。
  9. コマンドを実行して前記それぞれのバッファセルの前記記憶要素内の前記データの関数を設定するように構成されたコマンドインタフェースを備える、請求項１または２に記載の集積回路。
  10. 前記それぞれのバッファセルの前記記憶要素内の前記データの関数のパラメータと、前記結果データページの前記関数のパラメータとを格納するためのセットアップレジスタを備える、請求項１または２に記載の集積回路。
  11. 前記複数の計算回路は、前記それぞれのバッファセルの前記記憶要素内の１つよりも多くのデータの関数を順に実行して前記結果データページについての前記複数のバッファセルの前記演算結果を生成するように構成可能である、請求項１または２に記載の集積回路。
  12. 前記データパス回路は、キャッシュと、データを前記複数のバッファセルから前記キャッシュ内の記憶要素へ転送するための、かつ、データを前記キャッシュから前記入力／出力インタフェースへ転送するための回路とを有する、請求項１または２に記載の集積回路。
  13. 前記データ分析回路は、前記キャッシュ内の前記結果データページにアクセスするように構成されている、請求項１２に記載の集積回路。
  14. 前記データ分析回路は、前記複数のバッファセル内の前記記憶要素内の前記結果データページにアクセスするように構成されている、請求項１２に記載の集積回路。
  15. 前記データ分析回路は、前記メモリアレイ用のプログラムオペレーションにおける不合格ビット検出器として構成されている、請求項１または２に記載の集積回路。
  16. コントローラと、コマンドデコーダとを備え、前記コントローラは、論理演算を設定するためのコマンドと、分析基準を調整するためのコマンドとに応答する、請求項１または２に記載の集積回路。
  17. 関数を実行して前記入力／出力インタフェースからのデータを前記複数のバッファセルの選択された記憶要素に格納するように構成されたコントローラを備える、請求項１または２に記載の集積回路。
  18. 前記複数のバッファセルの前記記憶要素内の前記データの関数は、各バッファセルの２つまたはそれよりも多くの記憶要素内のデータに対するビット毎論理演算である、請求項１または２に記載の集積回路。
  19. メモリと、記憶要素の複数のラインを含むページバッファとを有する集積回路内で実行される方法であって、
    第１のデータを計算に対する入力として前記ページバッファ内の第１のラインに格納する段階と、
    第２のデータを前記計算に対する入力として前記ページバッファ内の第２のラインに格納する段階と、
    前記ページバッファ内において前記計算を実行して演算結果を提供する段階と
    を備える、方法。
  20. 前記演算結果を前記複数のラインのうちの１つに格納する段階を備える、請求項１９に記載の方法。
  21. 第２のデータを格納する前記段階は、前記メモリから前記第２のライン内の前記第２のデータをロードする段階を有する、請求項１９または２０に記載の方法。
  22. 分析基準を前記演算結果に適用して、分析結果を生成し、アクセス可能なメモリに前記分析結果を格納する段階
    を備える、請求項１９または２０に記載の方法。
  23. 前記演算結果をデータ出力のためにキャッシュへ転送する段階
    を備える、請求項１９または２０に記載の方法。
  24. 演算タイプを設定して前記ページバッファ内における前記計算のための演算を選択する段階を備える、請求項１９または２０に記載の方法。
  25. 演算識別子を制御レジスタに書き込むことにより、演算タイプを設定して、前記ページバッファにおける前記計算のための演算を選択する段階を備える、請求項１９または２０に記載の方法。
  26. 分析基準を前記演算結果に適用して、分析結果を生成し、アクセス可能なメモリに前記分析結果を格納する段階と、
    前記計算の結果のための前記分析基準を設定する段階と
    を備える、請求項１９または２０に記載の方法。
  27. 前記演算結果をキャッシュへ移動させ、前記分析基準を前記キャッシュ内の前記演算結果に適用する段階を備える、請求項２６に記載の方法。
  28. 前記分析基準を前記ページバッファの前記複数のラインのうちの１つにおける前記演算結果に適用する段階を備える、請求項２６に記載の方法。
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EP3662474B1 (en) * 2017-07-30 2023-02-22 NeuroBlade Ltd. A memory-based distributed processor architecture
US11514996B2 (en) * 2017-07-30 2022-11-29 Neuroblade Ltd. Memory-based processors
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
US11138499B2 (en) * 2018-09-28 2021-10-05 Intel Corporation Applications of back-end-of-line (BEOL) capacitors in compute-in-memory (CIM) circuits
US20230074229A1 (en) * 2020-02-05 2023-03-09 The Trustees Of Princeton University Scalable array architecture for in-memory computing

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