JP2023152261A - メモリ内データコンピューティングおよび分析 - Google Patents
メモリ内データコンピューティングおよび分析 Download PDFInfo
- Publication number
- JP2023152261A JP2023152261A JP2022119956A JP2022119956A JP2023152261A JP 2023152261 A JP2023152261 A JP 2023152261A JP 2022119956 A JP2022119956 A JP 2022119956A JP 2022119956 A JP2022119956 A JP 2022119956A JP 2023152261 A JP2023152261 A JP 2023152261A
- Authority
- JP
- Japan
- Prior art keywords
- data
- page
- buffer
- analysis
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 109
- 238000004458 analytical method Methods 0.000 title claims abstract description 55
- 239000000872 buffer Substances 0.000 claims abstract description 202
- 238000007405 data analysis Methods 0.000 claims abstract description 79
- 230000006870 function Effects 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 62
- 230000004044 response Effects 0.000 claims description 26
- 238000004364 calculation method Methods 0.000 claims description 17
- 230000008859 change Effects 0.000 description 31
- 238000012546 transfer Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000011218 segmentation Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 101150080085 SEG1 gene Proteins 0.000 description 1
- 101100421134 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sle1 gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/20—Employing a main memory using a specific memory technology
- G06F2212/202—Non-volatile memory
- G06F2212/2022—Flash memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2245—Memory devices with an internal cache buffer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5643—Multilevel memory comprising cache storage devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Software Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- Credit Cards Or The Like (AREA)
- Burglar Alarm Systems (AREA)
Abstract
Description
Claims (28)
- メモリアレイデータへの並列アクセスのための複数のデータラインを有するメモリアレイと、
入力/出力インタフェースと、
前記メモリアレイと前記入力/出力インタフェースとの間のデータパス回路であって、前記データパス回路は、前記メモリアレイのそれぞれのデータラインに接続された複数のバッファセルを有し、各バッファセルは、複数の記憶要素を含む、データパス回路と、
前記複数のバッファセル内のそれぞれのバッファセルに、前記それぞれのバッファセルの前記記憶要素内のデータの関数を実行するために接続された複数の計算回路であって、前記複数のバッファセルの演算結果を含む結果データページを生成するために並列に構成された、複数の計算回路と、
前記結果データページの関数を実行して分析結果を生成するために前記データパス回路に接続されたデータ分析回路と
を備える集積回路。 - 前記複数の計算回路は、前記演算結果を前記それぞれのバッファセルの前記記憶要素に格納する、請求項1に記載の集積回路。
- 前記入力/出力インタフェースを介してアクセス可能な前記分析結果を格納するためのレジスタを備える、請求項1または2に記載の集積回路。
- 前記複数の計算回路は、関数のグループを実行するための回路を有しており、前記関数のグループから前記記憶要素内の前記データの関数を選択するために、セットアップデータに応答して構成可能である、請求項1または2に記載の集積回路。
- 前記結果データページの前記関数は、前記結果データページ内のロジック「1」または「0」を示すビットのカウントを含む、請求項1または2に記載の集積回路。
- 前記結果データページの前記関数は、結果カウントと閾値との比較を含む、請求項5に記載の集積回路。
- 前記結果データページは、複数のセグメントを含み、前記結果データページの前記関数は、各セグメントの結果カウントと閾値との比較を含む、請求項5に記載の集積回路。
- 前記データ分析回路は、前記結果データページの前記関数を設定するために、セットアップデータに応答して構成可能である、請求項1または2に記載の集積回路。
- コマンドを実行して前記それぞれのバッファセルの前記記憶要素内の前記データの関数を設定するように構成されたコマンドインタフェースを備える、請求項1または2に記載の集積回路。
- 前記それぞれのバッファセルの前記記憶要素内の前記データの関数のパラメータと、前記結果データページの前記関数のパラメータとを格納するためのセットアップレジスタを備える、請求項1または2に記載の集積回路。
- 前記複数の計算回路は、前記それぞれのバッファセルの前記記憶要素内の1つよりも多くのデータの関数を順に実行して前記結果データページについての前記複数のバッファセルの前記演算結果を生成するように構成可能である、請求項1または2に記載の集積回路。
- 前記データパス回路は、キャッシュと、データを前記複数のバッファセルから前記キャッシュ内の記憶要素へ転送するための、かつ、データを前記キャッシュから前記入力/出力インタフェースへ転送するための回路とを有する、請求項1または2に記載の集積回路。
- 前記データ分析回路は、前記キャッシュ内の前記結果データページにアクセスするように構成されている、請求項12に記載の集積回路。
- 前記データ分析回路は、前記複数のバッファセル内の前記記憶要素内の前記結果データページにアクセスするように構成されている、請求項12に記載の集積回路。
- 前記データ分析回路は、前記メモリアレイ用のプログラムオペレーションにおける不合格ビット検出器として構成されている、請求項1または2に記載の集積回路。
- コントローラと、コマンドデコーダとを備え、前記コントローラは、論理演算を設定するためのコマンドと、分析基準を調整するためのコマンドとに応答する、請求項1または2に記載の集積回路。
- 関数を実行して前記入力/出力インタフェースからのデータを前記複数のバッファセルの選択された記憶要素に格納するように構成されたコントローラを備える、請求項1または2に記載の集積回路。
- 前記複数のバッファセルの前記記憶要素内の前記データの関数は、各バッファセルの2つまたはそれよりも多くの記憶要素内のデータに対するビット毎論理演算である、請求項1または2に記載の集積回路。
- メモリと、記憶要素の複数のラインを含むページバッファとを有する集積回路内で実行される方法であって、
第1のデータを計算に対する入力として前記ページバッファ内の第1のラインに格納する段階と、
第2のデータを前記計算に対する入力として前記ページバッファ内の第2のラインに格納する段階と、
前記ページバッファ内において前記計算を実行して演算結果を提供する段階と
を備える、方法。 - 前記演算結果を前記複数のラインのうちの1つに格納する段階を備える、請求項19に記載の方法。
- 第2のデータを格納する前記段階は、前記メモリから前記第2のライン内の前記第2のデータをロードする段階を有する、請求項19または20に記載の方法。
- 分析基準を前記演算結果に適用して、分析結果を生成し、アクセス可能なメモリに前記分析結果を格納する段階
を備える、請求項19または20に記載の方法。 - 前記演算結果をデータ出力のためにキャッシュへ転送する段階
を備える、請求項19または20に記載の方法。 - 演算タイプを設定して前記ページバッファ内における前記計算のための演算を選択する段階を備える、請求項19または20に記載の方法。
- 演算識別子を制御レジスタに書き込むことにより、演算タイプを設定して、前記ページバッファにおける前記計算のための演算を選択する段階を備える、請求項19または20に記載の方法。
- 分析基準を前記演算結果に適用して、分析結果を生成し、アクセス可能なメモリに前記分析結果を格納する段階と、
前記計算の結果のための前記分析基準を設定する段階と
を備える、請求項19または20に記載の方法。 - 前記演算結果をキャッシュへ移動させ、前記分析基準を前記キャッシュ内の前記演算結果に適用する段階を備える、請求項26に記載の方法。
- 前記分析基準を前記ページバッファの前記複数のラインのうちの1つにおける前記演算結果に適用する段階を備える、請求項26に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/710,367 US20230317122A1 (en) | 2022-03-31 | 2022-03-31 | In memory data computation and analysis |
US17/710,367 | 2022-03-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023152261A true JP2023152261A (ja) | 2023-10-16 |
Family
ID=88193353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022119956A Pending JP2023152261A (ja) | 2022-03-31 | 2022-07-27 | メモリ内データコンピューティングおよび分析 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230317122A1 (ja) |
JP (1) | JP2023152261A (ja) |
KR (1) | KR20230141396A (ja) |
CN (1) | CN116935931A (ja) |
TW (1) | TWI820713B (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20140237263A1 (en) * | 2013-02-19 | 2014-08-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and memory system using the same |
US11514996B2 (en) * | 2017-07-30 | 2022-11-29 | Neuroblade Ltd. | Memory-based processors |
CN113918481A (zh) * | 2017-07-30 | 2022-01-11 | 纽罗布拉德有限公司 | 一种存储器芯片 |
KR102576849B1 (ko) * | 2018-07-13 | 2023-09-14 | 에스케이하이닉스 주식회사 | 메모리 장치 |
US11138499B2 (en) * | 2018-09-28 | 2021-10-05 | Intel Corporation | Applications of back-end-of-line (BEOL) capacitors in compute-in-memory (CIM) circuits |
US20230074229A1 (en) * | 2020-02-05 | 2023-03-09 | The Trustees Of Princeton University | Scalable array architecture for in-memory computing |
-
2022
- 2022-03-31 US US17/710,367 patent/US20230317122A1/en active Pending
- 2022-05-17 TW TW111118409A patent/TWI820713B/zh active
- 2022-05-18 CN CN202210548243.3A patent/CN116935931A/zh active Pending
- 2022-07-27 JP JP2022119956A patent/JP2023152261A/ja active Pending
- 2022-08-02 KR KR1020220096362A patent/KR20230141396A/ko unknown
Also Published As
Publication number | Publication date |
---|---|
US20230317122A1 (en) | 2023-10-05 |
TW202340978A (zh) | 2023-10-16 |
TWI820713B (zh) | 2023-11-01 |
KR20230141396A (ko) | 2023-10-10 |
CN116935931A (zh) | 2023-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10861509B2 (en) | Asynchronous/synchronous interface | |
CN102165409B (zh) | 具有扩充模式的固态存储装置控制器 | |
US8751732B2 (en) | System and method for increasing capacity, performance, and flexibility of flash storage | |
US11043259B2 (en) | System and method for in-memory compute | |
US10977121B2 (en) | Fast page continuous read | |
US9921763B1 (en) | Multi-bank non-volatile memory apparatus with high-speed bus | |
US20140173173A1 (en) | Method, device, and system including configurable bit-per-cell capability | |
US11934281B2 (en) | Memory device with failed main bank repair using redundant bank | |
US11869626B2 (en) | Internal and external data transfer for stacked memory dies | |
JP2023152261A (ja) | メモリ内データコンピューティングおよび分析 | |
CN113454720B (zh) | 存储设备及其控制方法 | |
CN101751982B (zh) | 闪存存储装置中闪存控制器与闪存芯片之间的连接方法 | |
US11782824B2 (en) | Universal data path architecture for different data array | |
US20240094947A1 (en) | Memory system | |
US20240053928A1 (en) | Data storage device and non-volatile memory control method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230822 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231121 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20240130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240514 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20240527 |