TWI309416B

TWI309416B - Semiconductor memory device, semiconductor integrated circuit system using the same, and control method of semiconductor memory device

Info

Publication number: TWI309416B
Application number: TW095103090A
Authority: TW
Inventors: Toshiya Uchida
Original assignee: Fujitsu Microelectronics Ltd
Priority date: 2005-09-09
Filing date: 2006-01-26
Publication date: 2009-05-01
Also published as: US20070058451A1; TW200710846A; US7861043B2; KR20070029545A; KR100803188B1; CN1929027A; JP2007072928A; JP4846306B2

Description

1309416 九、發明說明：【發明所Λ ιρηιι f%0 "j 技術領域】發明領域本發明有關一種半導體記憶體裝置與一種使用該半導 5 體記憶體裝置之半導體積體電路系統、以及一種半導體士己憶體裝置的控制方法。 t先前技術1 習知技藝說明近年來’電子裝置’諸如DVC(數位視訊攝相機）與 10 DSC(數位靜態攝相機）、大哥大或此類者，已達成顯著的技術進步。與其結合下，對於增加這些電子裝置中所處理的影像大小與定義’有一成長的要求。此外，為了傳輸聲像資訊在一通信網路’則需要頻寬（寬頻)之傳輪線。然而，裝設在這些電子裝置的一記憶體裝置的容量具有限制、且通 15信通道的頻寬被限制、並且因此注意力集中在麗縮技術以便抑制資料本身的頻寬。動態影像的壓縮係已藉由將一螢幕劃分成多數個區塊來處理以檢測在相鄰區塊之間影像的差異（空間重複）、或檢測在之前與隨後訊框之間影像的移動之差異（時間重複）以 20 便除去重複部分。在H_264(MPEG-4 AVC)等中，一高度進階壓縮演算法被採用、並且希望的是提升壓縮裝置的處理速度。專利參考 1 JP-A-2003-208303 專利參考2 P-A-08-305625 5 1309416 專利參考3 P-A-01-171191 在此藉由除去重複部分的動態影像壓縮，因為多數個區塊（或訊框)之資料係讀取自預定半導體記憶體裝置（半導體記憶體）的影像資訊以便檢測其間之差異，做出至該半導 5 體記憶體裝置之存取達許多次。於是，發生一問題是負擔被增加在一控制該記憶體裝置之控制單元。為了使用現存一般用途記憶體在一預定時間期間處理一大量資料，除了該半導體記憶體裝置的操作頻率被增加以增加每一單位時間處理的次數以外，則無法解決。然而，在此結構下，發 10 生一問題是一裝設有該半導體記憶體裝置、一控制裝置以及控制該記憶體裝置之此類者的電路板的設計變得更困難。專利參考1揭露一種半導體記憶體裝置其具有一運算功能單元用以以每一記憶體晶胞的邏輯運算。專利參考2揭 15 露一種具有一運算功能之半導體記憶體其運算彼此保留於記憶體晶胞之資料。此外，專利參考3揭露一種具有一運算功能之儲存元件其運算輸入資料與讀出自一儲存模組之資料、並將該導致的運算結果資料再供應至該儲存模組。然而，該等專利參考中沒有任何一個揭露一種技術其降低存 20 取數量以減少在該控制單元的負擔並使電路板設計容易。【發明内容】發明概要本發明的一目標是提供一種半導體記憶體裝置，其降低存取的數量以減少在一控制單元的負擔、一種利用該半 6 1309416. 97：導體記憶《置之半導龍體電料、統、及—種半導憶體裝置的控制方法。 — 、以上目標係能藉由-半導體記憶體裝置來達成，導體記憶體裝置包含： / 入線；資料輪入單元’輸人資料自外部被輸入至該貝料輸一儲存有資料的記憶體單元； …一運算單元，處理一在該輸入資料與讀出自該記憶體單元之讀取資料的預定運算；及 10 -資料輸出單元，將該運算單元所獲得的運算結果資料輸出到外部。、此外，以上目標係能藉由一種半導體記憶體裳置之控制方法來達成，該半導體記憶體裝置控制方法包含步驟有：〜將-輸出自-外部與一不允許—運算單元運算的不運 15算指令相關聯之第一資料儲存於一記憶體單元；自该外部輸入—相關於一允許該運算單元運算—預定運算之運算指令的第二資料；、根據該運算指令，在該運算單元運算該第二資料與讀出自該記憶體單元的第一資料；及在自攸该運算指令之輸人已過去—預定時間期間之後，將該運算所獲得之運算結果資料輸出。此外，以上目標係能藉由一種半導體積體電路系統來達成辨導體積體電路系統將基本資訊以及藉由利用獲付自該基本資訊與壓縮目標資訊的解塵縮目標資訊而產生 7 1309416.

替換頁的指示資訊壓縮，以便產生壓縮的資訊，並且其藉由解壓縮產生自從該壓縮資訊所擷取的指示資訊之解壓縮目標資訊，將該壓縮目標資訊解壓縮，其中根據本發明的該等半導體記憶體裝置中任一係用 5 來：藉由運算與一不運算指令相關所輸入的壓縮目標資訊以及與一運算指令相關所輸入的基本資訊，產生該解壓縮目標資訊；及藉由運算擷取自該壓縮資訊且於一不運算指令相關所 10輸入的解壓縮目標資訊以及與一運算指令相關所輸入的基本資訊，解壓縮該壓縮目標資訊。根據本發明，一種降低存取數量以減少在一控制單元之負擔並且使電路板設計容易的半導體記憶體裝置、及利用該半導體記憶體裝置之半導體積體電路系統能被實施。 15 圖式簡單說明本發明之教示係藉由考慮以下與該等附圖連接之詳細說明而能容易地了解，其中：第1圖是一說明根據本發明一實施例的一半導體記憶體裝置1之基本原理圖； 20 帛2圖是-說明根據本發明-實施例的半導體記憶體裝置1之概要結構圖；第3圖是-說明根據本發明一實施例的半導體記憶體裝置1的-:貝料輸入/輸出單元21之概要結構圖；第4A與第4B圖是制根據本發m例的半導體 8 1309416.

°己隱體裝置1的-記憶體單元3中的_記憶體晶胞之範例結構圖；第5圖是一說明根據本發明—實施例之半導體記憶體裝置1中要被讀取之資料的一選擇方法之圖； 5 第6圖是一說明根據本發明—實施例之半導體記憶體裝置1的儲存輸入資料與讀取來自該記憶體單元3之預定資料的結構圖；第7圖是-說明根才濛本發明—實施例的半導體記憶體裝置1中的一示範的輸入操作時序、輸出及操作圖； 10 第8圖是一說明配備於根據本發明一實施例該半導體記憶體裝置1的一位址指定單元37的一修改圖；弟9圖疋5兒明配備於根據本發明一實施例之半導體記憶體裝置1之位址指定單元37的另一修改圖；第10圖是說明配備於根據本發明一實施例之半導體記 15憶體裝置1的一運算指定單元45的圖式；弟11圖疋β兒明配備於根據本發明一實施例之半導體記憶體裝置1的一指令決定單元53的圖式；弟12圖疋e兒明配備於根據本發明一實施例之半導體記憶體裝置1的一輸出延遲控制單元的圖式； 2 〇第13圖是一說明根據本發明一實施例之半導體記憶體裝置1的運算結果資料OD的一示範輸出時序圖；弟14圖疋一部分§兒明根據本發明一實施例之半導體記憶體裝置1的概要結構圖；第15圖是一說明根據本發明一實施例之半導體記憶體 9 1309416 - 裝置1的一第一操作時序圖； - 第16圖是一說明根據本發明一實施例之半導體記憶體裝置1的一第二操作時序圖；第π圖是一說明根據本發明一實施例之半導體記憶體 5裴置1的一第三操作時序圖；第關是-綱根據本發明—實關之半導體記憶體襞置1的一第四操作時序圖； Φ 帛19圖疋部分地說明根據本發明-實施例依照-修改的半導體記憶體裝置1之概要結構圖； " 1〇帛_是部分地說明根據本發明-實施例依照另一修改的半導體記憶體裝置丨之概要結構圖；帛21®是-說3錄據本發明—實關之半導體記憶體 • 裝置1的一第五操作時序圖；第22圖是說明配備於根據本發明一實施例之半導體記 15憶體裝置1的一輸入延遲控制單元的圖式； • 帛23圖是一說明根據本發明一實施例之半導體記憶體裝置1的輸入資料Ιηρ_一示範輸出時序圖；第24圖是說明配備於根據本發明一實施例之半導體記憶體裝置1的-參考時脈信號輸出單元的圖式； 2〇帛25圖是一說明根據本發明—實施例之半導體記憶體裝置！的參考時脈信號S之一示範第—操作時序圖；第26圖是-說明根據本發明—實施例之半導體記憶體裝置1的參考時脈信號s之—示範第二操作時序圖；第27圖是-說明根據本發明一實施例之半導體記憶體 10 1309416 裝置1的一第六操作時序圖；第28圖是—說明根據本發明一實施例之半導體記憶體裝置1的一第七操作時序圖；第29圖疋一說明根據本發明一實施例之半導體記憶體 5裝置1的一第八操作時序圖；及第30圖疋説明根據本發明一實施例的一半導體積體電路系統中的-資訊群的壓縮與解壓縮之示範流程的圖式。

【A ^ 較佳實施例之詳細說明 1〇㈣本發明—實施例的-種半導體記Μ裝置、及使用此裝置之半導體積體電路系統與一種半導體記憶體裝置的控制方法將參考第i至第％圖來說明。首先，根據該實施例的-半導體§己憶體裝置之基本原理描述該實施例的一半導體記憶體裝置1的概要結構。第1圖中，為了容易了解， Μ在該半導體記憶料置丨内部之資料係以—虛線框來描述。此外’自第2圖起，在該半導體記憶體裝置⑽部之資料係同樣以相同方式來描述。如第1圖所示，該半導體記憶體裝置1具有-資料輸入單元7，輸入資料1D係自外部輸入至該資料輸入單元7、一記憶體單元3其具有多數個將資料儲存於其中的記憶體晶胞(未示）、一運算單元5其對於輸入至該資料輪入單元7的輸入資料ID與讀出自該記憶體單“的讀取資獅處理一預定«、及一資料輸出單元13其將在該運算單元5所得到的運鼻結果資料OD輸出到外部。 11 1309416 ;文，替換頁

97. 6. 2 - ________J 該資料輸入單元7具有一資料輸入端8，該輸入資料ID 係自外部輸入至該資料輸入端8、及一輸入資料緩衝器9其暫時儲存該輸入至該資料輸入端8之輸入資料該資料輸入端8具有用於該輸出資料ID的四個輸入端D0到D3。 5 該資料輸出單元13具有一輸出資料驅動器15其將在該運算單元5所獲得的運算結果資料OD輪出、及一資料輸出端14其將來自該輸出資料驅動器15之運算果資料OD輸出到外部。該資料輸出端14具有用於該運算結果資料OD的四個輸出端Q0到Q3。此處，一4-位元資料輸入/輸出端將被採 10 用為一範例來說明本發明，然而，它可以細微到具有與並聯輸入自外部的位元數量η匹配的輸入端D0至Dn-Ι之數量以及與並聯輸出到外部之位元數量η的資料輸入端Q0到 Qn-Ι之數量。接著，該半導體記憶體裝置的基本操作將被說明。該 15 4-位元輸入資料ID (例如，‘0101’）係自外部經由該資料輸入單元7輸入至該運算單元5，該4-位元讀取資料RD(例如，‘0110’）自該記憶體單元3被讀出並輸入至該運算單元5，該運算單元5輸入資料ID與該讀取資料RD處理一運算 (例如，互斥或(EXOR))、並將該4-位元運算結果資料OD(= 20 ‘0011’）輸出至該資料輸出單元13，該資料輸出單元13將該運算結果資料OD輸出到外部。如以上所述，因為根據該實施例之基本原則的半導體記憶體裝置1具有該運算單元5於該裝置，所以它能運算輸入資料與預定資料於該裝置，不需將儲存於該記憶體單元 12 1309416 ____ 一 bJ. ； 13之預定資料輸出到該半導體記憶體裝置1的外部。於是，至該半導體記憶體裝置的存取量能被降低以減少一在控制該半導體έ己憶體裝置1之控制單元的負擔。此外，因為至兮半導體記憶體裝置1的存取量被降低以減少每一單位時間 5的吞吐量，所以該半導體記憶體裝置1與該控制單元的操作頻率能被降低。因此，能使其上封裝有該半導體記憶體裝置1的一電路板之設計容易。此外，因為根據該基本原則之 ^ 半導體記憶體裝置1將該運算結果資料OD傳送至該資料輪出單元13不需將它儲存於該記憶體單元13，所以該運算結 10 果資料係能以高速地連續輸出。 - 接著，該實施例之半導體記憶體裝置將參考第2至第29 . _來詳細說明。首先，該半導體記憶難Ϊ1之概要結構將參考第2至第侧來說明。第2圖是一基本方塊圖說明該半 ^導體記憶體裝置1的概要結構。如第2圖所示，該半導體記 _裝置1具有該記憶體單元3，輸人資料被寫人其中並且錯存的資料係自其讀出。該記憶體單元13係由許多個邏輯 §己憶體區塊3a，3b ’ 3c及3d (第2圖中的4個方塊)所建構。 —此外該半導體3己憶體裝置#有一資料輸入/輸出單 2〇 %21、一時脈輸入單元29、一指令輸入單元3卜-控制單元幻、一位址輸入單元35、及一位址控制單元％。、例如，外部時脈信號CLK與時脈致能信#uCKE (二者未 =)係自外部供應至該時脈輪人單元29，該時脈輸入單元例如’與該外部時脈信號LCK之上升緣同步地產生内 p時脈信號CLK1、並與該外部時脈信號CLK之落下緣同步 13 ^ Sir雜頁去產生内部時脈信號CLK2、並且該内部時脈係號CLK2具有—相對該内部時脈信號CLK1位移有一 180。之角度的相位。例如’當該時脈致能信號CKE是在啟動位準時，該内部時脈信號CLK1與CLK2被供應至該記憶體單元;3 ,此外，該内部時脈信號CLK1與CLK2及該時脈致能信號CLE自該時脈輪入單元29分別被供應至該指令輸入單元31、該控制單元33、該位址輸入單元35、該位址控制單元36、及該資料輸入/輸出單元21。不同的控制信號(通常，例如，晶片選擇信號/cs、低位址閃控信號/CAS、寫入致能信號/WE等）係自外部輸入該指令輸入單元31。此處，V’表示該信號在低（L)位準時呈主動的。該控制單元3 3檢測來自這些控制信號之組合控制該半導體記憶體裝置1之操作的不同指令、並根據相關指令來產生一預定控制信號。所產生的控制信號被輪入至選擇器27a 至27d與I/O緩衝器25a至25d、該運算單元5、該位址控制單元36、解碼器23a至23d等。此外’例如，該控制單元能在多數個運算結果資料項目連續被輸出時設定輸出順序、並設定一延遲其自_讀取 •ia令被接收時的一日寸間點以·一預定數量之時脈（例如，1 個、2個或3個時脈)延遲並輸出資料。該位址輸入單元35將所輸入的位址信號A〇至An-l (此實施例中η二4)輸出至該解碼器23a至23d與該位址控制單 1309416 元36同時暫時儲存它們。在第2圖中的範例中’該輸入位址的兩個較高順序之位元Α0與Α1被用來作為該邏輯記憶體區塊3 a至3 d的區塊選擇位址。該等區塊選擇位址3a至3d、該等選擇器27a至27d、及 5 該等I/O缓衝器25a至25d係以一輸出自該控制單元33與該位址控制單元3 6的預定控制信號來控制它們的啟動/不啟動。輸入/輸出資料DQ0至DQn-Ι (此實施例中11 = 4)被輸入至該資料輸入/輸出單元21，該資料輸入/輸出單元21具有一 10 用於寫入與讀取之η-位元平行的雙向匯流排線2，經由該匯流排線2，在該運算單元5或該等選擇器27a至27d與I/O緩衝器25a至25d之間的寫入/讀取資料被輸入或輸出、資料被寫入到該等邏輯記憶體區塊3a至3d、並讀取資料係自該等邏輯記憶體區塊3a至3d讀出。該雙向匯流排線2係連接至該等 15 選擇器27a至27d以及該等邏輯記憶體區塊3a至3d每一個的該等I/O緩衝器25a至25d。該等邏輯記憶體區塊3a，3b，3c及3d每一個具有相同的功能。然而，假設該邏輯記憶體區塊3a是一第一記憶體區塊用以儲存輸入資料並且該等邏輯記憶體區塊3b，3c及 20 3d第二記憶體區塊用以讀取資料，例如，在輸入至該位址輸入單元35之位址被該解碼器23a解碼後，自外部被出入至該資料輸入/輸出單元21之資料被儲存於該第一記憶體區塊3a 〇此外’對於該等第二記憶體區塊3b至3d中的預定讀取 15 1309416 ^ 日修正替換資 ϋ. η ! --..Ο; - -_'- -：.«! I - ^· — t — 貝料，輸入至該位址輪入單元％之位址被用以決定之解石馬器23b，23c及23d解碼。例如’當該第二記憶體區塊 23b、该1/〇緩衝器25b及該選擇器2几被啟動時，儲存於該第二記憶體區塊3b中的—預定記憶體晶胞群之資料作為讀 5取資料經由該I/O緩衝器25b、該選擇器27b及該雙向匯流排線2被輸入至該運算單元5。該控制單元33與該位址控制單元36適當地控制該第— 記憶體區塊3a、該等第二記憶體區塊魁3(1、該等1/〇緩衝器25a至25d、及該等選擇器27a至27d以便在預定時序下傳 10送該輸資料、該讀取資料及該運算結果資料。該控制單元 33、该位址控制單元36等係與輸入至該時脈輸入單元”之時脈信號同步來操作。該運算單元5處理該讀取資料與該輸入資料之間的一預定運算、並經由該雙向匯流排線2將該運算結果資料輪出 15至該資料輸入/輸出單元21。雖然稍後它將詳細被說明，可是該運算單元5能運算具有每一讀出自該等第二記憶體區塊3b ’ 3c及3d之讀取資料的輸入資料、並接連地以一預定順序將該運算結果資料輸出至該資料輸入/輸出單元21。此外，該運算單元5具有多數類型的運算功能，諸如0R、 20 AND、及互斥OR，並例如能根據一輸出自一配備於該控制單元33之運算指定單元（未示）的運算指定信號來選擇該等多數類型運算中的一個。此外，該運算單元5能選擇一不運算狀態其中讀取資料被輸出無需有輸入資料之運算。第3圖描述該資料輸入/輸出單元21之概要結構。如第3 16 1309416 Ϊ；月曰修正替換賓 97. β\ f> :¾ 圖所示、，例如，該資料數/輪出單元21具有-資料輸入/輸出 W2其被形成來共有輸人資料自外部被輸人至其的資料輸入端與4運异早以之運算結果資料自其被輸出到外部、一輸入貝料緩衝益9與-資料輪出驅動器⑽資料輸出端之 5遠等功能。該資料輪入/輸出端12係由，例如，4個端dQ〇至DQ3所建構以便允許4_位元輪入資料瓜的輸入與心位元運算結果資料OD的輸出。第4A與第4B圖描述在多數㈤，例如，以一矩陣配置於 »亥。己隐體單兀3的記憶體晶胞當中的一記憶體晶胞之電路、、’。構第4Α圖描述動態隨機存取記憶體(DRAM)的一記憶體曰曰胞、且第4B圖描述-靜態隨機存取記憶體(SRAM)。如第4A圖所不，DRAM的記憶體晶胞具有一存取電晶體们它的閘極端係連接至一字線WL、及一電容(：1其一個電極經由該存取電晶體T1被連接至一位元線/BL並且其另一個電極係連接至一預定電壓輸出端。輸出自該電壓輸出端之電壓 VPL被施加至該電容ci的另一個電極。在該記憶體晶胞中，该電容ci的一個電極是儲存節aN1。DRAM的記憶體晶胞中，“1”或“0”的資料被儲存於該電容以。經由該存取電晶體T1 ,讀取資料與寫入資料係在該電容C1與該位 20 元線/BL之間轉換。如第4B圖所示，SRAM的記憶體晶胞具有互補式金屬氧化物半導體(CMOS)反相器17與19。該CMOS反相器17係藉由將PSMOS電晶體T2、一負載元件、及n型MOS電晶體 T3串聯連接在電源供應器VDD與參考電位（地）之間來建 17 1309416 _,

* Λ /1曰修正替換頁I

[aim ―; * 構。該CMOS反相器19係藉由將P型MOS電晶體T4、一負載 . 元件、及N型]VIOS電晶體T5串聯連接在電源供應器VDD與地之間來建構。該等CMOS反相器17與19的每一輸出，即，儲存節點N1與N2的每一電位是該等CMOS反相器19與17的 5 另一輸入’更明確地，該等N型MOS電晶體T3與T5的每一閘極輸入。該CMOS反相器17的儲存節點N1經由一存取電晶體T6被連接至該位元線/BL，該存取電晶體T6的閘極端係連接至該字線WL。該CMOS反相器19的儲存節點N2經由一 ® 存取電晶體T7被連接至該位元線/BL，該存取電晶體T7的閘 10極端被連接至該字線WL。此處，“/”表示該信號位準在低位準(0)呈主動。在SRAM的記憶體晶胞中，資料“丨，，或 ' “0”被儲存於一對CMOS反相器17與19。經由該等存取電 J 晶體T6與T7，讀取資料與寫入資料被轉換在該對cM〇s反相器17及19與該等位元線/BL及BL之間。該記憶體單元3中 15的記憶體晶胞之結構可以是DRAM或SRAM的任何記憶體 ^ 晶胞。接著’第2圖所示之半導體記憶體裝置1的每一成分單元與它的改變以及該半導體記憶體裝置丨的一控制方法將參考第5至第29圖來說明。第5圖是-說明預定讀取資料的 20 -選擇方法之圖。冑方便說明，第5圖僅描述第2圖所示之半導體記憶體裝置丨的一部分或必要部分。在前面第6圖中’僅第2圖所示之半導體記憶體裝置1的一部分或必要部分依所需係為了解釋而描述’此外，代替第3圖所示例之資料輸入/輸出單元2卜第1圖所示例之該資料輸入單元7與該 18 1309416

ι#·ι·，替換頁I 資料輸出單元12’依所需，將被使用並說明。如第5圖所示，忒位址輸入單元35具有一位址輸入端38，一預定位址被輪入至該位址輸入端38、及一輸入位址緩衝器39其中該預定位址被暫時儲存。該位址輸入端38係由例如4個端A0至A3 5所建構，以至於一4-位元位址被輸入。例如，最突出仪元之資料被輸入至該端A0、並例如最不突出位元之資料被輸入至該端A3。讀取位址RA，其自該記憶體單元3中的多數個記憶體晶胞(未示)選擇一儲存有該讀取資料RD的記憶體晶胞群， 10係與該輪入資料ID相關聯輸入至該位址輸入單元35之多數個位元的輸入資料有關位址AD的一部分匹配、並且其它部分係與該輸入資料有關位址AD的其它部分不匹配。在第5 圖所示之範例中，忽略與該輪入資料有關位址AD不匹配的一位元(例如，由一虛線橢圓所表示的最突出位元），由與該 15 輸入資料有關位址AD匹配的位元(011)所形成的精胞選擇位址C A被該幾碼器2 3解碼、並且儲存有該讀取資料RD之記憶體晶胞群被決定。第6圖描述該結構其中該輸入資料ID被儲存於該記憶體早元3並且預定讀取資料RD被讀出。在第6圖所示之結構 20中’該輸入資料有關位址AD的最突出位元是區塊選擇位址 BA用以選擇該第一或第二記憶體區塊。在第2圖中的位址控制單元36中，一位址指定單元37 被設置其具有一反相器電路以便將該輸入資料有關位址 AD的最突出位元之值反相。當該輸出資料有關位址ad從 19 1309416 ~~__ - ：該位址輪入單兀35被輸入到該位址控制單元36時，該位址減單元37產生—區塊選擇位址BA其係藉由將該輸入資料有關位址AD的最突出位元之值反相而產生、並與具有相

同值之晶胞選擇位址CA結合作為該輸入資料有關位址AD 5的較低順序的3個位元以便產生一讀取位址RA。該輸入資料有關位址AD係自該位址控制單元％傳送至該解碼器以便被解竭，該輸入資料職儲存於該第一 1己憶體區塊3a用於輸出資料儲存。該讀取位址RA自該位址控制單元36被傳送到該解石馬器23b以便被解碼、並且預定讀 1〇取貢料RD係自該第二記憶體區塊外讀出用於資料讀取。在此方式下’輸入資料被儲存於該第一記憶體區塊如、並且 - 棘資料係讀出自該第二記憶體區塊3b且被傳送至該運算 • 單元5。因為輸入資料有關位址AD與該讀取位址RA係能幾乎 15在同時傳送自該位址控制單元％，所以該輸入資料職儲 • 存與該讀取資料奶的讀取幾乎能同時被完成。更明確地，根據該實施例之半導體記憶體裝置i能夠幾乎有關一單一輸入資料有關位址AD同時地指I記憶體區塊（第一記憶體區塊3a)用於輸入資料寫入以及一用於資料讀取之記憶 2〇體區塊（第二記憶體區塊3b)，並且因此高速資料處理是可行的。 +接著’該半導體記憶體裳置1中的資料處理操作將參考第7圖來5兒明。第7圖是—時序圖說明於第6圖該半導體記憶體裝置1中的輸入操作時序、輸出及操作。第7圖中，從上 20 1309416 ip · · ·—··· · ··- - j ;97 I 替換頁j 列所示是來自該時脈^:^㈣冗信號CLK、根據輸入至該指令輸人單元31的不同控制信號在输制單元33所檢測的指令(CMD)、輸人至該資料輸人單元7的輸入資料 (I叩ut)、一輸入至該位址輸入單元35的預定位址(ADD)、該 5第一記憶體區塊3a (BLK3a)、該第二記憶體區塊3b (BLK3b)、及自該資料輸出單元13輸出至外部的輸出資料 (Output)。此外，時間推移係從第7圖中的左到右來表示。如第7圖所示，啟動該等記憶體區塊3a與3b每一個的記憶體區塊啟動指令CMD1、以及與該記憶體區塊啟動指令 10 C M D1相關聯的輸入資料】D與該輸入資料有關位址AD係位在邊時脈彳域CLK的上升緣、並輸人龍半導體記憶體裝置1。該記憶體區塊啟動指$CMD1與該輸入資料有關位址 AD ’例如’在同時啟動該等記憶體區塊域％每一個。該輸入資料ID根據該輸入資料有關位址A D被寫入至該第一 15 §己憶體區塊3a，該讀取資料尺〇根據該讀取位址ra被讀出自該第二記憶體區塊3b’該運算單元5運算該輸入資料1〇與該讀出資料RD以便將該運算結果f料◦ D輸出至該資料輸出單元13。該半導體記憶體裝置1將來自該資料輸出單元I3之讀取資料01)作域輸出資料Q輸出到外部。 2〇第8圖描述該位址指定單元37的-修改。-位址指定單兀37之修改具有—位址鍵保留單㈣其保留位址鍵从、及一位址運算單元43其運算該位址鍵AK該輸人資料有關位址AD。忒位址鍵保留單元41具有一位址鍵儲存單元&，例如其儲存一 4-位元位址鍵Ακ。雖然該位址鍵八尺之位元數量 21 1309416 年月日修正替換頁 97,6,2 3 - 並不限於4個，最好是相同如該輸人資料有關位址仙的位兀數篁。雜址if料元43對於触補从與該輸入資料有關位址AD處理-預定運算、並將藉由結合該晶胞選擇位址CA與該區塊選擇位址βΑ所產生的讀取位址RA輸出。例 5如，忒改變的位址運算單元43具有該結合有4個EXOR閘電路之結構，每一個EXOR閘電路具有該位址鍵八尺與該輸入資料有關位址AD之每一位元資料的輸入。例如，爲了使用該輸入資料有關位址AD的最突出位元作為該區塊選擇位址BA，該位址鍵ak (例如，‘1〇〇〇，） ίο被儲存於該等位址鍵儲存部肋至33。於是，該位址鍵Ακ (1000)與該輸入資料有關位址AD (例如，‘1〇11，）被運算 (被EXOR)在該位址運算單元43以獲得該讀取位址ra (0011)。如以上所述，該位址的最突出位元被用來作為該區塊選擇位址BA、該輪入資料有關位址AD被傳送至該解碼器 15 以便被解碼、及該輸入資料10被儲存於該第—記憶體區塊3a用於資料儲存。該讀取位址RA被傳送至該解碼器23匕以便被解碼、及駄的讀出f料⑽係自該第二記憶體區塊 3b讀出用於資料讀取。第9圖描述該位址指定單元37的另一修改。—位址指定 20單元37之修改係特徵在於它具有一位址鍵保留單元41，其能保留與一初始設定該半導體記憶體裝置1之不同運算模式的初始設定指令相關聯且輸入至該位址輪入單元35的位址鍵AK°此外，該位址指定單元37具有一具有相同如第8 圖所示之結構的位址運算單元43。該位址鍵保留單元41具 22 1309416 j年月FI §正替換頁有一位址鍵閂鎖單元41a其閂鎖該位址建ΑΚ，該位址鍵保留單元41被一初始設定指令檢測單元3 3 a所控制以便將該位址鍵AK保留於該位址鍵閂鎖單元41a。例如，該初始設定指令檢測單元33a係設於第2圖所示之控制單元33。 5 例如，該半導體記憶體裝置1能輸入一指令（位址鍵指令指令）其指定該位址鍵AK給初始設定指令之一。當該初始設定指令檢測單元33a在初始設定之時檢測來自輸入至該指令輸入單元31的多數個控制信號之邏輯位準的組合之位址鍵指定指令時，它控制該位址鍵保留單元41以便閂鎖並 10 保留幾乎依照那些控制信號同時輸入至該位址輸入單元3 5 的位址鍵AK。因此，該位址鍵AK被保留於該位址鍵保留單元41、並且該位址指定單元37能指定該讀取位址RA其是該區塊選擇位址BA與該晶胞選擇位址CA以相同如第8圖所示之位址指定單元37之運算的一組合。 15 接著，該運算單元5將參考第10與第11圖來說明。該運算單元5具有多數個類型的運算功能、並能在該等多數個類型功能中選擇一個。此外，該運算單元5能選擇一種不運算狀態其中讀取資料RD被輸出無須運算該輸入資料ID與該讀取資料RD。 20 首先，多數類型運算的一選擇方法將參考第10圖來說明。第10圖描述一運算指定單元45其指定一運算類型於該運算單元5。該運算指定單元45具有一運算選擇位址保留單元47其閂鎖並保留一輸入至該位址輸入單元35的運算選擇位址、及一運算指定信號產生單元49其產生一自該運算選 23 擇位址指定一個運算的運算指定信號並將它輸出至該運算單元5。該運算選擇位址保留單元4 7係由複數閂鎖部〇 0至〇 3 (第10圖中的4個部）所建構，以至於至少輸入至該位址輸入單元35的一預定位址的一部分被輸入。該運算選擇位址被 5 輸入至與該初始設定該半導體記憶體裝置1的不同運算模式的初始設定指令相關的位址輸入單元35。例如，該半導體記憶體裝置1能輸入一指令（運算類型指定指令）其指定該等初始設定指令之一的一運算類型。當該初始設定指令檢測單元33a在初始設定之時檢測來自輸 10 入至該指令輸入單元31的多數個控制信號之邏輯位準的組合之運算類型指定指令時，它控制該運算選擇位址保留單元47以便閂鎖並保留幾乎依照該控制信號同時輸入至該位址輸入單元35的運算選擇位址。因此，該運算選擇位址被保留於該運算選擇位址保留單元41。該運算指定單元45輸 15出一運算指定信號其根據該保留的運算選擇位址自該運算指定信號產生單元49指定一個運算。如第10圖所示，例如，該運算單元5根據輸出自該運算指定單元45的運算指定信號、或該輸入資料(例如，‘0101’）與該讀取資料RD (例如，‘0110’）來指定一邏輯OR (OR)作為一運算類型、並 20 輸出該運算結果資料OD (0111)。因為該半導體記憶體裝置1分別具有獨立於該記憶體單元3的運算單元5，它能相對自由地確保該運算單元5的配置區域在一半導體電路板上。因此，該半導體記憶體裝置1 的佈局設定之自由度被提升。於是，除了邏輯運算諸如 24 1309416

10 15

20 EXOR與OR以外，增加電路尺寸的複雜的運算功能，諸如加法，係依所需能容易地提供。接著，該運算單元5中該不運算狀態的選擇將參考第11 圖來說明。第11圖描述一指令決定單元53其決定在該運算單元5的運算或不運算。該指定決定單元53根據一輸入自外部的運算決定指令來決定運算或不運算，該指令決定單元 53具有一運算指令信號保留單元55其閂鎖並保留輸入至一運算決定指令輸入單元50的複數個運算指令信號（第11圖中的4個信號）、及一運算決定信號產生單元57其自該運算指令信號來產生一決定運算或不運算的運算決定信號並將它輸出至該運算單元5。例如，該運算決定指令輸入單元50 係設於第2圖所示之指令輸入單元31。該運算決定指令輸入單元50具有一運算指令信號輸入端52、及一運算指令信號緩衝器51其暫時儲存該運算指令信號。該運算指令信號輸入端5 2係由複數個閂鎖部c m d 0至 cmd3 (第11圖中的4個部）以便保留多數個運算指令信號。當該指令決定單元53自輸入至該運算指令信號輸入端52的該等端CMD0至CMD3且暫時儲存於該緩衝器51之該等運算指令信號的邏輯位準之組合的一不運算(NOP)時，它輸出該運算決定信號其將不運算指定給該運算單元5。如第11圖所示，例如，該運算單元5根據輸出自該指令決定單元53來指定不運算、對於該輸入資料ID (例如，‘0101’）與該讀取資料RD (例如，‘0110’）不處理邏輯運算、並依照它所是的輸出該讀取資料RD。 25 1309416 I年月曰修正替換 19·^ 因為該運算指令信號例如在每一時脈週期被輸入，該運算單元5在每一時脈週期能選擇該運算狀態或該不運算狀態。此外，因為多數個運算類型被設定到運算指令信號之該等邏輯位準之組合，該運算單元5在每一時脈週期能改 5 變該運算類型、或能選擇該不運算狀態。在第11圖所示之範例中，因為該4-位元運算指令信號能被輸入，除了該不運算狀態以外，15個類型的運算能被設定。接著，來自該資料輸入/輸出單元21 (該資料輸出單元 13)的運算決定資料OD的輸出時序將參考第12與第13圖來 10 說明。第12圖描述一控制該運算結果資料OD之輸出時序的輸出延遲控制單元之結構，第13圖描述該運算結果資料OD 的一示範輸出時序。如第12圖所示，該輸出延遲控制單元具有一輸出延遲指令單元61其保留輸入至與初始設定該半導體記憶體裝置 15 1之不同運算模式之初始設定指令相關聯的位址輸入單元 35之輸出控制位址以指定一輸出延遲、及一輸出延遲控制電路59其根據一來自該輸出延遲指定單元61的輸出延遲信號來控制該運算結果資料OD之輸出時序。該輸出延遲指定單元61具有一輸出控制位址保留單元63其閂鎖並保留該輸 20 出控制位址、及一輸出延遲信號產生單元65其產生指定一來自該輸出控制位址之輸出延遲的輸出延遲信號並將它輸出至該輸出延遲控制電路59。該輸出控制位址保留單元63 係由複數個閂鎖部q 0至q 3所建構以便閂鎖輸出控制位址的多數個位元（第12圖中的4個位元）。 26 1309416

例如，該半導體記憶體裝置丨能輸入一指令其設定該等初始设疋心令之一的輪出時序。當該初始設定指令檢測單元33a在初始設定之時自輸入至該指令輸入單元31的多數個控制彳§號之邏輯位準的組合檢測該輸出控制指令時，它 5控制該輸出延遲指定單元61以便閂鎖並保留幾乎同時如該等控制信號輸入至該位址輪入單元35之輸出控制位址。因此，該輸出控制位址被保留於該輸出控制位址保留單元 63。該輸出延遲指定單元61，根據該保留的輸出控制位址，將來自該輸出延遲信產生單元65之輸出延遲信號輸出至該 10輸出延遲控制電路59。該輸出延遲控制電路59輸出延遲信號來控制該運算結果資料OD的輸出時序，該運算結果資料 OD之輸出時序被指定為延遲時間或時脈延遲。第13圖是當該運算結果資料〇D被指定為一時脈延遲時該半導體記憶體裝置1的時序圖。第13圖中，從上列起， 15所不的是來自該時脈輸入單元29之時脈信號CLK、根據輸入至該指定輸入單元31的不同控制信號在該控制單元33所檢測的指令(CMD)、及自該資料輸出單元13輸出至外部的輸出資料(Output)其中該時脈延遲為2(延遲=2)與該時脈延遲為3(延遲=3)。根據在初始設定之時該輸出控制指令中多數個控制信號的邏輯位準之組合，該時脈延遲(該實施例中，延遲為之或3)被決定。如第13圖所示，輸出控制指令(：]^1)2在該時脈仏號CLK的上升緣被閂鎖為一預定指令、並被輸入到該半導體記憶體裝置1。在自該輸人控制指令CMD2之輪入的2 27 1309416 個時脈(延遲=2)或3個時脈(延遲=3)之後，該半導體記憶體裝置1與該時脈信號CLK的上升緣同步地自該資料輸出單兀13將該讀取資料〇 D作為該輸出資料Q輸出到外部。此外，當該運算結果資料0D(輸出資料q)的輸出時脈 5被指定為該延遲時間時，自該輸出控制指令CMD2的輸入已過去指定的延遲時間之後，該運算結果資料OD從該資料輪出單元13被輪出到外部。接著，讀出自該記憶體單元之讀取資料與輸入資料的多數個項目之操作將參考第14至第21圖來說明。第14圖部 10分描述該半導體記憶體裝置1的概要結構。第14圖中，雖然該記憶體單元3中該等邏輯記憶體區塊3a，3b，沘及乂每― 個具有相同功能，爲了說明方便，假設該邏輯記憶體區塊 3a是一用於資料儲存的第一記憶體區塊、且該等邏輯記憶體區塊3b，3c及3d適用於資料讀取的第二記憶體區塊。 15 如第14圖所示，該等邏輯記憶體區塊3b，3c及3d係藉由該等2-位元區塊選擇位址BA來選擇。例如，該輸入資料有關位址AD的2個較高順序位元被指定至該區塊選擇位址 BA、並且該輸入資料有關位址八]〇的2個較低順序位元被指定至該晶胞選擇位址CA。 20 一位址指定單元37a被建構以便將該輸入資料有關位址AD的2個較高順序位元A0與A1之值依所是的輸入至該解碼器23a。因此’如該輸出資料有關位址ad之相同值(例如‘1011’）被輸入至該解碼器23a、並且該輸入資料ID(例如‘0101’）被寫入至該第一記憶體區塊3a。 28 1309416 年月日修正替換頁一位址指定單元37b被建構以便將該輸入資料有關位址AD的最突出位元A0之值反相、並將該較高順序位元A1 之值依所是的輸入至該解碼器23b。假設該輸入資料有關位址AD之值為‘1〇11，，例如，‘〇〇11，作為讀取位址RAb 被輸入至該解碼器23b，讀取資料RDb (例如‘0110，）係自該第二記憶體區塊3b輸出。 —位址指定單元37c被建構以便將該輸入資料有關位址AD的最突出位元A〇之值依所是的輸入至該解碼器23c、將該較高順序位元A1之值反相、並將它輸入至該解碼器 10 23c。於是，‘1111’作為讀取位址RAc被輸入至該解碼器 23c、並且讀取資料RDc(例如‘mi’）係自該第二記憶體區塊3c輸出。一位址指定單元37d被建構以便將該輸入資料有關位址AD的2個較高順序位元A0與A1之值反相並將它們輸入 15至該解碼器23d。因此，‘0111’作為讀取位址RAd被輸入至該解碼器23d、並且讀取資料RDd (例如‘0000，）係自該第二記憶體區塊3d輸出。對該等解碼器23b至23d的每一個，根據該輸入資料有關位址AD之該等讀取位址RDb至RDd的每一個幾乎同時被 20 輸入、並且該等第二記憶體區塊3b，3c及3d幾乎同時被選擇作為該等資料讀取記憶體區塊。該等第二記憶體區塊 3b，3c及3d根據一預定順序分別將該讀取資料RDb，RDc 及RDd輸出至該運算單元5,該運算單元5運算(例如，EXOR) 該讀取資料RDb，RDc及RDd與該輸入資料π) '並以一預定 29 1309416 -- — 2日，正替換頁 - 順序輸出操結果資料ODb ’ ODc及ODd ’該資料輸出單元η 以那預定順序繼續將該運算單元5所獲得的運算結果資料 ODb，ODc及Odd輸出至外部。接著，第14圖所示之半導體記憶體裝置丨的運算時序將 5參考第15至第18圖來說明。第15至第18圖是說明該半導體記憶體裝置1中資料輸入/輸出操作的時序圖。在第15至第 18圖中，從每-圖式中的上列起，所示的是來自該時脈輸入單元29之時脈信號CLK(於第Π及第18圖，兩個時脈信號 CLK1及CLK2)、在該控制單元33所檢測的指令(cmd)、該 10輸出資料(〇Utput)其中該時脈延遲為2(延遲=2)與該時脈延遲為3 (延遲=3)、輪入至該資料輸入單元？的輸入資料 (hlput)、及輸入至該位址輸入單元35的位址(ADD)。 " 第15圖描述該半導體記憶體裝置1中的一第一操作時序圖。該第—操作時序係特徵在於該運算結果資料0Db， I5 〇De及QDd健㈣時脈錢clk的上升緣或落下緣的其 φ 巾之一同步地連續輪入，第I5圖描述示範操作時序其中該運算結果貞料ODb，及〇Dd係與該時脈信號CLK之上升緣同步輸入。此外，輪出該運算結果資料ODb，ODc及〇Dd 的順序並不限於第15圖所示之順序。 2 0 第16圖描述該半導體記憶體裝置1中的-第二操作時序°亥第一操作時序係特徵在於在所謂D D R (雙資料率）下所 ^之Μ料被完成其巾運算結果資料〇D的奇數輸出與運 =果貝料QD的偶數輪出係分別與該料，其是該上升緣與洛下緣中之一且彼此不同，同步地連續輸出。如第16圖 30 1309416 '所不，例如，該運算結果資料〇Db與01)(1的奇數輸出係與 -該4脈信號CLK的上升緣同步輸出、並且該運算結果資料〇Dc的偶數輸出係與該時脈信號CLK的落下緣同步輸出。於疋，在與第15圖所示之情況(所謂的SDR(單一資料率))比 5較下，資料輸出能在一半的時間期間被完成。第17圖描述該半導體記憶體裝置丨的一第三操作時序。該第三操作時序係特徵在於該運算結果資料的奇數輸鲁 A與偶數輸出係與該等時脈信號，其是來自該時脈輪入單凡2 9的時脈信號c LK丨與將時脈信號c L κ丨反向的時脈信號 1〇 CLK2其中之一且在相位上係彼此不同，同步地連續輸出。如第17圖所示，例如，該運算結果資料〇〇1)與〇1)(1的奇數輸出係與該時脈信號CLK的上升緣同步輪出、並且該運算結果¼料ODc的偶數輸出係與該上升緣的反向，時脈信號 CLK2’同步輸出。於該DDR模式的資料輸出同樣係藉由此 15操作時序來完成。 • 第18圖描述該半導體記憶體裝置1中的一第四操作時序。該第四操作時序係徵在於該運算結果資料的奇數輸出與该運算結果資料的偶數輸出分別與該等差別的時脈信號 CLK1與CLK2之第一與第二交點的其中之一同步地連續被 20輸出且彼此不同。如第18圖所示，例如，該運算結果資料 ODb與ODd的奇數輸出係與該第一交點，其中該時脈信號 CLK1的上升緣係與該時脈信號CLK2的落下緣交叉，同步輸出、並且該運算結果資料〇Dc的偶數輸出係與該第二交點，其中該時脈信號CLK1的落下緣係與該時脈信號CLK2 31 1309416 Γ _

I年ii θ條正替換頁I AA L β'. 2 3 ；的开緣父又’同步輸出。於該DDR模式的資料輸出同樣係藉由此操作時序來完成。

接著，第14圖所示之半導體記憶體裝置丨之修改將參考第19圖來說明。該改變的依第一記憶體區塊^不僅是用於 5寫入輸入資料而且用於儲存讀取資料、並寫係特徵在於讀出自該第一記憶體區塊h之讀取資料RDa與該輸入資料ID 被運算在該運算單元5。該讀取資料!〇^是在該輸入資料1〇之寫入前已被寫入(儲存)於該第一記憶體區塊3a之資料。在該改變的半導體記憶體裝置丨中，自讀出自該第一記憶體區 10塊h之讀取資料RDa所產生的運算結果資料〇Da，〇Db， ODc及ODd、該等第二記憶體區塊3b，3c及3d讀出的讀取資料RDb，RDc及RDd、以及該輸入資料id係以一預定順序從該資料輸出單元13連續地輸出至外部。該運算結果資料 ODa ’ ODb ’ ODc及ODd在第15至第18圖所示的該等操作時 15 序的任一個被輸出。 • 接著，第14圖所示之半導體記憶體裝置1的另一改變將參考第20與第21圖來說明。該改變的半導體記憶體裝置以系特徵在於一第一記憶體區塊3a與該等第二記憶體區塊3b， 3c及3d，其在同時被選擇且能在同時讀取資料，是以一預 20定延遲時間或時脈延遲來啟動。該預定延遲時間或預定時脈延遲，例如，係在初始設定時由一指令所指定。第21圖部分描述該改變的半導體記憶體裝置丨的概要結構。如第20圖所示，該改變的半記憶體裝置！具有一記憶體區控制單元67其控制該第一記憶體區塊3a與該等第二纪 32 1309416 97. 6.2 3 . 憶體區塊3b，3c及3d的啟動順序以及該運算結果資料 ODa，ODb，ODc及ODd的輸出順序。該記憶體區塊控制單元37輸出一預定控制信號其控制該等記憶體區塊3a，3b， 3c及3d每一個的啟動與該運算結果資料〇Da，ODb，ODc 5 及0Dd的輸出。例如，該預定控制信號係與來自該時脈輪入單元29之時脈信號CLK同步地輸出。例如，該時脈輸入單元29具有一時脈信號輸入端28、及一時脈緩衝器30其塑造該輸入時脈信號的波形。

第21圖描述該半導體記憶體裝置1的一第五操作時 10序。第21圖中，從上列起所示的是來自該時脈輸入單元29 之時脈信號CLK、根據輸入至該指定輸入單元31的不同控制信號在一控制單元33所檢測的指令(CMD)、輸入至一指令輸入單元31的輸入資料(inpUt)、輸入至一位址輸入單元 35的位址(ADD)、該第一記憶體區塊3a (BLK3a)、該等第二 15記憶體區塊3b，3c及3d (BLK3b，BLK3c及BLK3d)、及該輪出資料(Output)其中該時脈延遲被設定至3(延遲=3)。如第21圖所示，連續啟動該等第二記憶體區塊3b，3c 及3d每一個的記憶體區塊啟動指令CMD3、與該記憶體區塊啟動指令CMD3相關的輸入資料11}及該輸入資料有關位址 2〇 AD在該時脈信號CLK之上升緣同時被閂鎖、並輸入到該半導體S己憶體裝置1。該第一記憶體區塊3a係根據一在該記憶體區塊啟動指令CMD3被輸入的同時自該記憶體區塊控制單兀67所輸出的預定控制信號而啟動（主動）、並將該讀取資料RDa輸出至一運算單元5。此外，該等第二記憶體區塊 33 1309416 3b，3c及3d係根據一與該時脈信號CLK同步地連續輸出自該記憶體區塊控制單元67之預定控制信號而連續啟動、並連續將該讀取資料RDb，RDc及RDd輸出至該運算單元5。第21圖中，因為該時脈延遲被設定到3，該讀取資料 5 RDa與該輸入資料ID所產生之運算結果資料00&係在該記憶體區塊啟動指令CMD3被閃鎖後的第三時脈與該時脈信號CLK同步地從該資料輸出單元13作為該輸出資料q輸出至外部。該讀取資料RDb ’ RDc及RDd與該輸入資料ID所產生的運算結果資料ODb，ODc及〇Dd係與該時脈信號CLK同 10步地作為具有該運算結果資料ODa之輸出資料q從該資料輸出單元13連續輸出至外部。此外，該運算結果資料⑽， ODb, ODc及ODd的輸出時序並不限於該時脈延遲，而可被設定為該延遲時間。 15

20

接著，在該輸出資料m被輸入至該半導體記憶體裝L 的輸入時序將參考第22與第23圖來說明。笛μ " 弟22圖描述《««控制輸入資料之輸入時序的輸入延遲控制單_ 之結構’第2 3 圖描述輸入資料(Input)的示範輪出時床 _ 斤。如第22圖所示，该輪出延遲控制單元具有一輸入延遲指β _ 又單元77盆保留給入至該位址輸入單元35與該初始設定該〇 ” 1之不同運算模狀初始設找令相_/記憶體裝置指定-輸人延遲、及-輪人延遲控制單^Λ控制位址並該輸入延遲指定單Tt/77之輸人延遲錢=83其根據一來自輸入時序。該輸入延遲指定單元77具有控制輪入資料的留單元79糾鎖並保留該輪人控制位址、控制位址保及輪入延遲信 34 1309416 號產生單TL其根據該輪人控制位址來纽—輸人延遲信號並刷出至該輸人輯控制電路83。該輸人㈣位址保留單元乃具有複數個閃鎖部咖3(第22圖中的4個部）以便閃鎖多數個輸入控制位址。

10 15

20 "①斜㈣記憶财置1，有可能輪人-指令(輸入控制指令)其設㈣輪人時序作為初始設定指令之一。去該初始設定指令檢測單元33a自初始設㈣所輸入至該: 定輸入單元31的多數個控制信號之邏輯位準的組合檢測該輸入控制指令時’它控㈣輸人㈣指定單元77以便閃鎖並保留幾乎與該等控制信號同時輸人至該位址輸入單元35 的輸入控制位址。因此，該輸入控制位址被保留於該輪入 ^遲控制單元77。該輪入延遲指定單㈣，根據該保留的二^位址，將該輪人延遲㈣㈣輪人延遲信號產生早輪出至該輸人控财路83。_人延遲細根據該輸人輯信魅制輪人資料的輸人時序資料的輪人時序能被缺為該延«間或《延遲。苐23圖描述當該輸入資料之輸入時序被指延遲時該半㈣記賴裝置丨的示贿作時序。妨圖Γ 二上列起，所示的是來自該時脈輪入單元 CLK、根據輸入至該指定輪入町脈L唬控制單《3所制㈣令(CM ’ Μ㈣仏銳在該 ”(CMD)、及輸入至該。元7的輸入卿啊)其中該時脈延遲為2 (延=早脈延遲為3 (延遲=3)。厂、該時如第23圖所示當輸出控•令CMD4在該時脈信號 35 1309416 正替換頁； CLK的上升緣被閃鎖並^憶體裝置i時，該輸入資料ID在從該控制指令CMD4之輸入的2個時脈或3個時脈之後被閃鎖在該時脈信號CLK的上升緣並輸入到該半導體記憶體裝置卜此外，當該輸入資細的輸入時賴指 5定為延料間時，在從該控儲令CMm之輸人起已經過一指定的延遲時間後該輸入資料1〇被輸入到該半導體記憶體裝置1。 " 接著，一與該運算結果資料同步被輸出的參考時脈信號將參考第24至第26圖來說明。第24®部分描述具有一輸 10出該參考時脈信號之參考時脈信號輸出單元之半導體記憶體裝置1之概要結構。如第24圖所示，該半導體記憶體裝置 1具有一輸出控制單元69其控制來自該資料輸出單元13的運算結果資料OD(於圖式中，0Db，ODc&〇Dd被視為一範例）、及一參考時脈信號輸出單元71其輸出參考時脈信號 15 s，該參考時脈信號S係輪出自該輪出控制單元69並與用於 3亥運算果資料〇Db，ODc及ODd之輸出時序同步。該輸出控制單元69根據該輸入的時脈信號CLK來控制該輸出資料驅動器15、並控制該運算資料〇Db，〇Dc&〇Dd 之輸出時序以及將該係與該運算結果資料〇Db，〇1)£：及〇D(1 20同步的參考時脈信號S輸出至該參考時脈信號輸出單元 71。當該延遲時間或時脈延遲被設定至該運算結果資料 ODb’ ODc及ODdB寺’該輸出控制單元69將該參考時脈信號 S從一預定指令輸入延遲有該延遲時間或時脈延遲並將它輸出至該參考時脈信號輸出單元71。 36 1309416 :9+. 6,擔轉換頁? 該參考時脈信號輸出單元71具有—參考時脈信號驅動器73、及-參考時脈㈣輸㈣75。該參切脈信號s係與該運算結果㈣⑽樣及〇D鋼步地輪出自該參考時脈信號輸出端75。例如’該單-參考日輪信划在每―個位元組(8個位元)被輸出。接著，§亥參考時脈信號S的輸出時序將參考第25與第26 圖來說明。第25圖描述示範的該參考時脈信號；5的一第一輸出時序、且第26圖描述示範的該參考時脈信號s的一第二輸出時序。在第25與第26圖中，從該等圖式中的上列起，所 1〇示的是來自該時脈輸入單元29之時脈信號CLK(於第26 圖，差別的時脈信號CLK1及CLK2)、根據輸入至該指令輸入單元31的不同控制信號在該控制單元33所檢測的指令 (CMD)、該輸出資料(Output)其中該時脈延遲為2 (延遲= 2)、該參考時脈信號s其中該時脈延遲為3 (延遲=3)、輸入 15 至該資料輪入單元7的輸入資料(hiput)、及輸入至該位址輸入單元35的位址(ADD)。如第25圖所示，在該第一輸出時序，該參考時脈信號S 被輸出以至於所有項目的輸出資料q (該運算結果資料〇Db’ ODc及ODd)係僅與該上升緣或是落下緣同步。此外， 20該參考時脈信號S係輸出有該設定的時脈延遲。如第26圖所示，在該第二輸出時序，例如，該參考時脈信號S的上升緣係與該輸出資料Q (該運算結果資料〇Db 及ODd)的奇數輸出同步、並且其落下緣係與該輸出資料q (該運算結果資料ODc)的偶數輸出同步。此外’該參考時脈 37 1309416 虎S係輸出有該設定的時脈延遲。該第二輸出時序並不限於第26圖所示之時序。該參考時脈信號s的落下緣係可與該輸出資料Q (該運算結果資料〇Db及〇Dd)的奇數輸出同步、並且其上升緣係與該輸出資料Q (該運算結果資料〇Dc) 5 的偶數輸出同步。當一控制單元被利用其利用第7、第15至第18及第21 圖所示之半導體記憶體裝置之控制方法中至少一個來控制該半導體記憶體裝置時’一半導體積體電路系統能被實施其中對該半導體記憶體裝置丨的存取數量被降低以減少在 10控制單元的負擔。此外，能使達成該半導體積體電路系統之電路板設計容易。此外，一種半導體積體電路，其中一實施第7、第15至第18與第21圖所示之半導體記憶體裝置之控制方法的控制元件以及一行使相同如該半導體記憶體裝置1之功能的半導體儲存元件被形成在同一電路板上，能獲 15得相同如以上所述之半導體積體電路系統的優點。接著，該半導體記憶體裝置1的另一控制方法將參考第 27至第29圖來說明。第27圖是一說明該半導體記憶體裝置j 的一第六操作時序之時序圖。於第27圖，從上列起，所示的是來自該時脈輪入單元29的時脈信號CLK、在該控制單 2〇元33所檢測的指令(CMD)、輸入至該位址輸入單元35的位址(ADD)、輸入至該資料輸入單元7的輸入資料(Input，延遲=〇)、個別的邏輯記憶體區塊3a，3b ,允及％ (BLK3a， BLK3b，BLK3c及BLK3d)、該輸出資料(Output)其中該時脈延遲被設定到3 (延遲=3)。 38 1309416

Pk月曰修膽換頁I 如第27圖所示，每一與不允許該運算單元5運算之不運算指令CMDa相關的輸入資料（第一資料）iDb，IDc及IDd、及輸入資料有關位址ADb (#1001)，ADc (#1010)及Add (#1011)被連續輸入。因為該輸入資料ID的輸入時序被設定 5 到延遲=〇，該輸入資料IDb，IDc及IDd每一個幾乎與輸入同時被寫入至該等邏輯記憶體區塊3b，3c及3d。

在該不運算指令CMDa被輸入3次後，該與允許該運算單元做一定運算之運算指令CMDb相關的輸入資料（第二資料）IDb以及與3亥輸入資料Ida相關的輸入資料有關位址 10 ADa (#1000)被輸入。因為延遲=0被設定，該輸入資料Ida 幾乎與輸入同時被寫入至該邏輯記憶體區塊（第一記憶體區塊）3a並被輸出至該運算單元5。另一方面，當該操錯指令CMDb被輸入時，該等邏輯記憶體區塊3b，3c及3d依照根據與該輸入資料iDa相關之輸入 15 資料有關位址ADa (#1000)所產生之讀取位址RAb，RAc及 RAd被選擇為該等第二記憶體區塊3b，3c及3d、並且該儲存的輸入資料IDb ’ IDc及IDd作為該讀取資料RDb，RDc及 RDd被輸出至該運算單元5。該運算單元5對於具有該輸入資料IDa之讀取資料RDb，RDc及RDd處理一預定運算、並 20 且該運算結果資料ODb，ODc及ODd被輸出。該輸出貧料Q(該運舁結果資料ODb，ODc及ODd)之操作時序被設定至延遲=3。於是，該運算結果資料〇Db，ODc 及ODd，例如’在從該運算指令CMDb之輪入起的3個時脈之後，與該時脈信號CLK之上升緣同步地在此順序下被連 39 1309416 ί生月3脩.ί.替祕頁！ -6.2 3 」續輸出。此外，該運算結果資料〇Db，〇D(^〇Dd的輸出時序此被設定為該延遲時間。

第28圖是—說明該半導體記憶體裝置1的一第七操作的時序圖。於第28圖，從上列起，所示的是來自該時脈輸 5入單元29的時脈信號CLK、在該控制單元33所檢測的指令 (CMD)、該内部位址ADD，（Intemal)其係根據該輸入的位址 (ADD)藉由一位址内部計數器（未示）來產生、輸入至該資料輸入單元7的輸入資料(I叩ut，延遲=0)、個別的邏輯記憶體區塊3a至3d (BLK3a至BLK3d)、及該輸出資料(Output)其中 10該時脈延遲被設定到3 (延遲=3)。如第28圖所示，與該不允許該運算單元5運算的之不運算指令CMDa相關的輸入資料(第一資料）、及與該輸入資料IDb相關的輸入資料有關位址ADb (#1001)被輸入。該輸入資料IDb以延遲=〇被寫入至由該輸入資料有關位址 15 ADb (#1001)所選擇之邏輯記憶體區塊3b。接著，該位址内部計數器係與該時脈信號C L K同步地上數以便產生内部位址ADD’（#1010)、並且該輸入資料（第一資料）IDc被寫入至由該内部位址ADD’（#1010)所選擇之邏輯記憶體區塊3c。然後’内部位址ADD’（#1011)同樣地係由該位址内部計數 20器產生、並且該輸入資料（第一資料）IDd被寫入至由該内部位址ADD’（#1011)所選擇的邏輯記憶體區塊3d。隨後，與該允許該運算單元5運算之運算指令CMDb有關的輸入資料IDa、及與該輸入資料iDa有關之輸入資料有關位址ADa (#1000)被輸入。因為延遲=〇被設定，所以該輸 40 1309416 gf I. 2曰事正替換頁入資料（第二資料）IDa幾乎與輸入同時地被寫入至該邏輯記憶體區塊（第一記憶體區塊）3a並且被輸出至該運算單元另一方面，當該運算指令CMDb被輸入時，該等邏輯記 5 憶體區塊3b，3c及3d依照根據與該輸入資料IDa相關之輸入資料有關位址ADa (#1000)所產生之讀取位址RAb，RAc及 RAd被選擇為該等第二記憶體區塊3b，3c及3d、並且它們將該儲存的輸入資料IDb，IDc及IDd作為該讀取資料RDb， RDc及RDd輸出至該運算單元5。該運算單元5對於具有該輸 10 入資料IDa之讀取資料RDb，RDc及RDd處理一預定運算、並輸出該運算結果資料ODb，ODc及ODd。該輸出資料Q(該運算結果資料〇Db，ODc及ODd)之操作時序被設定至延遲=3。於是，該運算結果資料〇Db，ODc 及ODd，例如，在從該運算指令CMDb之輸入起的3個時脈 15之後，與該時脈信號CLK之上升緣同步地在此順序下被連續輸出。此外’該運算結果資料〇Db，〇D(^〇Dd的輸出時序能被設定為該延遲時間。如以上所述’該不運算指令CMDa以及與該不運算指令 CMDa相關的輸入資料有關位址ADb僅被輸入一次、並且然 2〇後隨後輸入至該輸入資料IDb之輸入資料IDc及IDd亦能被寫入至該等邏輯記憶體區塊孔及3心該運算指令CMDb在經過該不運算指令C M D a的突發期間之後被輸入。該半導體記 I"思體裝置1依照此操作時序之控制方法係相同如依照該第 -知作時序之半導體記憶體裝置的控制方法除了該輸入資 41

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- 年月〇修正替換頁I 泛上________! ；料IDb，IDc及IDd藉由該突發運算被儲存於該等邏輯記憶體區塊3b，3c及3d。

第29圖是一說明該半導體記憶體裝置1的一第八操作的時序圖。第29圖中的該等列表示相同如第28圖中的。依 5 照此操作時序之半導體記憶體裝置的控制方法係特徵在於，取代第28圖所示之兩類指令（該不運算指令CMDa與該運算指令CMDb)，突發輸入運算指令CMDc被輸入、並且然後輸入資料係依照該突發運算輸入以控制一運算。該運算單元5被控制以便運算在從該突發輸入運算指令CMDc之輸 10 入起根據一預定位元數之計數之後所輸入的讀取資料與輸入資料。如第29圖所示，與該突發輸入運算指令CMDc相關之輸 ' 入資料（第一資料）IDb及與該輸入資料IDb相關之輸入資料

有關位址AD (#1001)被輸入。該輸入資料IDb以延遲=0被寫 15 入至由該輸入資料有關位址AD (#1001)所選擇的邏輯記憶 % 體區塊3b。隨後，該位址内部計數器係與該時脈信號CLK 同步地上數以便產生内部位址ADD’（#1010)、並且該輸入資料（第一資料）IDc被寫入至由該内部位址ADD，（#1010) 所選擇之邏輯記憶體區塊3c。然後，内部位址ADD，（#1011) 20同樣地係由該位址内部計數器產生、並且該輸入資料（第一資料）IDd被寫入至由該内部位址ADD，（#1011)所選擇的邏輯記憶體區塊3d。隨後’内部位址ADD’（#1011)同樣地係由該位址内部計數器所產生、並且該輸入資料（第二資料）IDa被寫入至由 42 1309416 I if /: i3修王替換頁I 9T. 6/¾¾-----"一^ 該内部位址ADD，（# 1000)所選擇的邏輯記憶體區塊（第一記憶體區塊）3a並被輸出至該運算單元5。如以上所述，在此操作時序，多數項的輸入資料ID係與該時脈信號CLK同步地僅藉由一預定突發長度（該實施 5 例中，該突發長度=4)連續輸入。

另一方面，該等邏輯記憶體區塊3b，3c及3d依照根據該寫入該輸入資料IDa的内部位址ADD，（#1000)所產生之讀取位址RAb ’ RAc及RAd被選擇為該等第二記憶體區塊 3b，3c及3d、並將該儲存的輸入資料1〇13，iDc及IDd作為該 10讀取資料RDb，RDc及RDd輸出至該運算單元5。該運算單元5對於具有該輸入資料iDa之讀取資料!〇^，RDc^RDd分別處理一預定運算、並輸出該運算結果資料〇Db，〇dc及 ODd。該輸出資料Q(該運算結果資料〇Db，〇〇(：及〇〇(1)之操 15作時序被設定至延遲=3。因此，該運算結果資料〇Db, 〇Dc • 及〇Dd，例如，在從該輸入資料HDa之輸入起的3個時脈之後’與該時脈信號CLK之上升緣同步地在此順序下被連續輸出。此外，該運算結果資料〇Db，〇Dc&〇Dd的輸出時序能被設定為該延遲時間。 20 ⑤上述半導體記憶體裝置之控制方法，-預定運算被執行在最後輪入的輸入資料ID與該讀取資料尺〇之間但運算有讀取資料之輸入資料1〇的輸入順序並不限於該最後位置，而可被輸入在該順序下的任何位置。接著，一控制單元其實施第27至第29圖所示之半導體 43 1309416

Γ I ' ,ί ::: 賴⑷ . 97. 6. 23 , j . 記憶體裝置的任何一個控制方法、及一種利用該半導體記 ‘ 憶體裝置之半導體積體電路系統中的操作將參考第30圖來說明。該半導體積體電路系統具有一功能其將基本資訊以及藉由利用獲得自該基本資訊與壓縮目標資訊的解壓縮目 5標資訊所產生的指示資訊壓縮以產生壓縮的資訊、及一功能其將從該擷取自該壓縮資訊之指示資訊所產生的解壓縮目標資訊解壓縮以解壓縮該壓縮目標資訊。觸| 第30圖描述該半導體積體電路系統中的資訊群之壓縮與解壓縮的-示範流程。首先，一預定資訊群之壓縮將沿 10著第3G®中的上不流程來說明。對該半導體記憶體裝置邮成該半導體積體電路系統的-個元件’被分成壓縮目標資 : 制7與基本資訊89的資訊群被輸入以至於，例如，該壓縮；目標資訊87係與不運算指令C_al至CMDa7相關來輸入、並且縣本資㈣然後賴運算騎⑽卿關來輸 15入。該半導體記憶體裝置峨行該基本資訊的與該壓縮目尸 • :#訊87的運算(EX〇R)在該運算單元5、並輸出解壓縮二資訊91作為運算結果資料。例如，該輪出自該半導體^ 體裝置戦壓縮目標資訊91被輸入至—形成該半導體積體電路系統的一個元件之資訊壓縮裝置。該資訊壓縮裝^ 2〇自該解壓縮目標資訊91產生(編碼)指示資訓，其對於解壓縮是必要的、並將它們壓縮以產生壓縮的資訊95。因騎壓縮資訊95比起該壓縮目標I# ^ 鈿貝afl87具有一較小資料量，以該等資訊群的轉換與儲存是容易的。接著，一預定資訊群之解壓縮將沿著第30圖中的下步 44 1309416 从一 tain替換育來§兄明。該貧訊壓縮裝置自該壓縮資訊95取出對於解壓縮

是必要的該指示資訊93與基本資訊89、並自該指示資訊93 產生(解壓縮)該解壓縮目標資訊91。對該半導體記情辦 1，與該不運算指令CMDal至CMDa7有關的解壓縮、目標資訊91以及與該運算指令復附_基本ftfi89係在此順序下輸人。料導體記賴裝置冰行(細_基本資訊 89與該解壓縮目標資讓的運算在該運算單以、並將該壓縮目標資訊87解壓縮且輸出為該運算結果資料。如以上所述，於彻該半導體記憶猶置i之半導體積 10體電路系統，因為-預定運算能被完成無需將儲存的資訊群讀出至該半導體記憶體裝幻的外部，所以對該半導體★己憶體裝置！的存取數量被降低以實現高速資訊處理。該成為該半導體記憶體裂置1中所處理的1縮目標之資訊群例如是影像資訊其中相同的訊框被緊密地配置、或是連續訊 15 框的相似影像資訊。 ' 一種半導體㈣電路，其中1施第27至第29圖中的半導體記紐裝置之任-控制方法的㈣元件與—行使相同如該半導體記憶體裝置i之功能的㈣體儲存元件被形成在同—電路板上，藉由湘—行使相同如該資訊壓縮農置隻功能的資訊襲電路來騎資料㈣獲得㈣如該半導體積體電路系統的優點。【圓式簡單說明】實施例的一半導體記憶第1圖是一說明根據本發明體裝置1之基本原理圖； 45 1309416

- I 年月0修正替換頁f - 一」 ^ ^第2圖是—說明根據本發明一實施例的半導體記憶體 . 裝置1之概要結構圖；第3圖是—說明根據本發明一實施例的半導體記憶體裝置1的一資料輸入/輸出單元21之概要結構圖；第4Α與第4Β圖是說明根據本發明一實施例的半導體記憶體裝置1的-記憶體單元3中的一記憶體晶胞之範例結構圖； Ρ 第5圖是一說明根據本發明一實施例之半導體記憶體裴置1中要被讀取之資料的一選擇方法之圖；第6圖疋一說明根據本發明一實施例之半導體記憶體裝置1的儲存輸入資料與讀取來自該記憶體單元3之預定資 '料的結構圖； " 第7圖是一說明根據本發明一實施例的半導體記憶體裝置1中的-示範的輸人操作時序、輸出及操作圖； 15 第8圖是一說明配備於根據本發明一實施例該半導體 | 記憶體裝置1的一位址指定單元37的一修改圖；第9圖是一說明配備於根據本發明一實施例之半導體記憶體裝置1之位址指定單元37的另一修改圖；第10圖是一圖，說明配備於根據本發明一實施例之半 20導體記憶體裝置1的一運算指定單元45; 第11圖是一圖，說明配備於根據本發明一實施例之半導體記憶體裝置1的一指令決定單元53; 第12圖是一圖，說明配備於根據本發明一實施例之半導體記憶體裝置1的一輸出延遲控制單元； 46 1309416 第13圖疋一說明根據本發明一實施例之半導體記憶體裝置1的運算結果資料OD的一示範輸出時序圖；第14圖疋一部分說明根據本發明一實施例之半導體記憶體裝置1的概要結構圖；第15圖疋一說明根據本發明一實施例之半導體記憶體裝置1的一第一操作時序圖；第16圖是一說明根據本發明一實施例之半導體記憶體裝置1的一第二操作時序圖；第17圖疋一§尤明根據本發明一實施例之半導體記憶體裝置1的一第三操作時序圖；第18圖是一說明根據本發明一實施例之半導體記憶體裝置1的一第四操作時序圖；第19圖是-部分說明根據本發明一實施例依照一修改的半導體記憶體裝置1之概要結構圖； 15 帛测是—部分制_本發明-實施例依照另-修改的半導體記憶體裝置1之概要結構圖；第21圖是-說明根據本發明—實施例之半導體記憶體裝置1的一第五操作時序圖；第22圖是-圖，說明配備於根據本發明一實施例之半 20導體記憶體裝置1的一輸入延遲控制單元；第23圖是-說明根據本發明—實施例之半導體記憶體裝置1的輸入資料ί叩说的一示範輪出時序圖；第湖是-圖，說明配備於根據本發明一實施例之半導體記憶體裝置1的一參考時脈信號輪出單元； 47 1309416 9^.1

另鯈正替換頁I

第2 5圖是一說明根據本發明一實施例之半導體記憶體裝置1的參考時脈信號S之一示範第一操作時序圖；第26圖是一說明根據本發明一實施例之半導體記憶體裝置1的參考時脈信號S之一示範第二操作時序圖； 5 第27圖是一說明根據本發明一實施例之半導體記憶體裝置1的一第六操作時序圖；第2 8圖是一說明根據本發明一實施例之半導體記憶體裝置1的一第七操作時序圖；第2 9圖是一說明根據本發明一實施例之半導體記憶體 10 裝置1的一第八操作時序圖；及第30圖是一圖，說明根據本發明一實施例的一半導體積體電路系統中的一資訊群的壓縮與解壓縮之示範流程。【主要元件符號說明】 1.. .半導體記憶體裝置 12…資料輸入/輸出端 2.. .雙向匯流排線 13…資料輸出單元

3.. .記憶體單元 3a...第一記憶體區塊 3b,3c，3d...第二記憶體區塊 5.. .運算單元 14…資料輸出端 Q0-Q3...輸出端 15.. .輸出資料驅動器 17.. .CMOS反相器 7...資料輸入單元 19.. .CMOS反相器 8…資料輸入端 21…資料輸入/輸出單元 D0-D3…輸入端 23,230^31),23(^23^..解碼器 9...輸入資料緩衝器 25,25a，25b，25c,25d. · ·!/0緩衝器 48 1309416

:表 •.. 27,27已，271)，27。，27(1..選擇器 28…時脈信號輸入端 29.. .時脈輸入單元 30…時脈緩衝器 31…指令輸入單元(CMD) 33…控制單元 33a. ·.初始設定指令檢測單元 35…位址輸入單元 36…位址控制單元 37…位址指定單元 37a...位址指定單元 37b...位址指定單元 37c...位址指定單元 37d...位址指定單元 38…位址輸入端 A0-A3...輸入端 39.. .輸入位址緩衝器 41…位址鍵保留單元 41a…位址鍵閂鎖單元 a...位址鍵儲存單元 a0-a3…位址鍵儲存部 S 正替论割〇. 2 3 ；' 43…位址運算單元 45.. .運算指定單元 47.. .運算選擇位址保留單元〇0-〇3…閂鎖部 49.. .運算指定信號產生單元 50.. .運算決定指令輸入單元 51.. .運算指令信號緩衝器 52…運算指令信號輸入端 cmd0-cmd3…閂鎖部 53.. .指令決定單元 55.. .運算指令信號保留單元 57.. .運算決定信號產生單元 59.. .輸出延遲控制電路 61.. .輸出延遲指令單元 63.. .輸出控制位址保留單元 q0>q3...閂鎖部 65.. .輸出延遲信號產生單元 67…記憶體區塊控制單元 69·.·輸出控制單元 Ή...參考時脈信號輸出單元 73.··參考時脈信號驅動器 49 1309416

75.. .參考時脈信號輸出端 77.. .輸入延遲指定單元 79.. .輸入控制位址保留單元 i0-i3...閂鎖部 81…輸入延遲信號產生單元 83.. .輸入延遲控制電路 87.. .壓縮目標資訊 89.. .基本資訊 91.. .解壓縮目標資訊 93…指示資訊 95.. .壓縮資訊 ID...輸入資料 RD...讀取資料 RDa…讀取資料 RDb.. .Ί買取貢料 RDc...讀取資料 RDd...讀取資料 OD...運算結果資料 ODa...運算結果資料 ODb...運算結果資料 ODc...運算結果資料 ODd...運算結果資料 RA...讀取位址 RAb..·讀取位址 RAc…讀取位址 RAd...讀取位址 CA…晶胞選擇位址 BA...區塊選擇位址 AK…位址鍵 AD…輸入資料有關位址 C1...電容 T1...存取電晶體 T2...P型MOS電晶體丁3..以型1^08電晶體 T4...P型MOS電晶體 T5...N型MOS電晶體 T6...存取電晶體 T7...存取電晶體 WL...字線 BL/BL...位元線 N1,N2...儲存節點 50

Claims

1309416 _______ 年月日修i 替Μ .97.11 以-J 十、申請專利範圍： - 第95103090號申請案申請專利範圍修正本 97.11.14. 1. 一種半導體記憶體裝置，係包含：一資料輸入單元，輸入資料自外部被輸入至該資料輸 ' 5 入單元； - 一儲存有資料的記憶體單元；一運算單元，其對該輸入資料與自該記憶體單元讀出之讀取資料處理一預定運算；及 ^ 一資料輸出單元，其將該運算單元所獲得的運算結果 10 資料輸出到外部。 2. 如申請專利範圍第1項所述之半導體記憶體裝置，更包 - 含一位址輸入單元，其中與該輸入資料相關聯的輸入資 - 料有關位址被輸入至該位址輸入單元。 - 3.如申請專利範圍第2項所述之半導體記憶體裝置，其中 15 自該記憶體單元讀出該讀取資料所用的讀取位址的一部 ^ 份，係與該輸入資料有關位址的一部份不匹配。 4,如申請專利範圍第3項所述之半導體記憶體裝置，其中該記憶體單元係由多數個邏輯記憶體區塊所建構，及該等多數個邏輯記憶體區塊包括： 20 一第一記憶體區塊，其係利用該部分的該輸入資料有關位址作為一區塊選擇位址來選擇，並且其中該輸入資料係利用該輸入資料有關位址而被儲存，及一第二記憶體區塊，其係利用該讀取位址的該部分作為一區塊選擇位址而被選擇，並且其中該讀取資料係以 51 1309416 J j Q修正替換頁 i-2li-LL_LJl------ • 該讀取位址讀出。 ' 5·如轉專利第4項所述之半導體記髓裝置，其中多數個該第二記憶舰塊係利職區塊選擇位址的多數，個位元來選擇。 - 6·如中4專利範圍第5項所述之半導體記憶體裝置，其中該運算單元運算自料錄個第二記憶體區塊讀出之該讀取資料的多數個項目及該輸人㈣，独—預定順序 • 連續輪出其所導致之運算結果資料。】〇 7.如中請專利範圍第6項所述之半導體記憶體裝置，其中 1〇在儲存該輸人資料之前，該運算單元處理自該第-記憶 •體區塊中的輸人資料有關位址讀出之該讀取資料與該輸入資料的運算。 8. 如中請專利範圍第7項所述之半導體記㈣裝置，其中 1 該運算單70以—預定順序，連續輸出由該輸人資料與自 "亥等多數個第二記憶體區塊讀出之該等多數個讀取資料 Φ 所致之運异結果資料，及由該輸入資料與自該第一記憶體區塊讀出的讀取資料所致之運算結果資料。 9. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該運算單元能夠處理多個運算類型。 20 10.如申β月專利範圍第9項所述之半導體記憶體褒置，其中該運算單元，藉由輸入自該位址輸入單元且與初始設定 °亥裝置之—初始設定指令相關聯的一運算選擇位址，來指定該等多個運算類型中的一個運算類型。 η·如申請專利範圍第1項所述之半導體記憶體t置，其中 52 1309416 - : ：ΐ；正替換 -Λ m k 5 該運算單元能夠選擇一不運算動作，此不運算動作輸出該讀取資料而不對該輸入資料執行運算。 12. 如申請專利範圍第11項所述之半導體記憶體裝置，更包含一指令決定單元，其根據自外部輸入的一運算決定指令，來決定該不運算動作。 13. 如申請專利範圍第6項所述之半導體記憶體裝置，更包含一記憶體區塊控制單元，其控制啟動該第一記憶體區 • 塊與多數個該等第二記憶體區塊之順序，及控制輸出該運算結果資料之順序。 10 14.如申請專利範圍第1項所述之半導體記憶體裝置，更包含：一輸出控制單元，其控制自該資料輸出單元輸出之運算結果資料的輸出時序；及一參考時脈信號輸出單元，其輸出與該運算結果資料 15 之輸出時序同步的一參考時脈信號。 • 15.如申請專利範圍第2項所述之半導體記憶體裝置，更包含一輸出延遲控制單元，其根據自該位址輸入單元輸入且與初始設定該裝置之一初始設定指令相關聯的一輸出控制位址，把來自該資料輸出單元的該運算結果資料之 20 輸出時序加以延遲。 16.如申請專利範圍第2項所述之半導體記憶體裝置，更包含一輸入延遲指定單元，其根據自該位址輸入單元輸入且與初始設定該裝置之一初始設定指令相關聯的一輸入控制位址，將輸入給該運算單元的該輸入資料之輸入時 53 1309416

序加以延遲。 Π.如申請專利_第丨韻述之半導體記憶體裝置，係包 H料輸單元’其係形成來共有該資料輪元與該資料輸出單元。 18.一種半導體記憶料置的㈣方法，係包含有下列步把自外部輸人且與不允許—運算單元進行運算的— • 不運算指令相關聯之一第一資料，儲存於-記憶體單元中； 1〇自該外部輸人與允許該運算單元處理-預定運算之一運算指令相關聯的一第二資料； ▲根據該運算指令’在該運算單元運算該第二資料與自 - 該記憶體單元讀出的該第一資料；及 /在自從該運算指令之輪人已過去-預定時間期間之 15 後，將該運算所獲得之運算結果資料輸出。 • 19.如申請專利範圍第18項所述之半導體記憶體裝置的控制方法’其中，代替該不運算指令與該運算指令之輸入，輸入—預定處理指令；一將自該外σ卩輪人且與該預定處理指令相關聯的第— 20 資料儲存於該記憶體單元中；在自該處理指令輸入後經過—預定時間期間之後，輸入該第二資料；及在該運算單it運算該第二資料與該第—資料。 20.-種半導體積體電路系統，其壓縮基本資訊與指示資訊 54 1309416 厂今.:；3修正替換頁以便產生壓縮的資訊’該指示資訊係利用自該基本資訊與壓縮目標資訊所獲得的解壓縮目標資訊而產生，並且該系統藉由將從擷取自該壓縮的資訊之該指示資訊所產生的解壓縮目標資訊加以解壓縮，而將該壓縮目標資訊 5 解壓縮，其中該系統使用如申請專利範圍第1項所述之半導體記憶體裝置來進行下列動作：藉由運算與一不運算指令相關聯地輸入的該壓縮目標資訊，以及與一運算指令相關聯地輸入的該基本資 10 訊，而產生該解壓縮目標資訊；及藉由運算擷取自該壓縮資訊且與一不運算指令相關聯地輸入的該解壓縮目標資訊，以及與一運算指令相關聯地輸入的該基本資訊，而將該壓縮目標資訊解壓縮。 55