JP2012010108A - データ処理回路及びデータ処理方法 - Google Patents
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Abstract
【解決手段】制御用ビットを含むデータを受信する受信回路211と、受信回路211から出力されたデータを保持する保持回路215と、受信回路211から出力されたデータのエラーを検出するエラー検出回路212と、エラー検出回路212により検出された制御用ビットのエラーである第1エラーを訂正する第1訂正回路と、エラー検出回路212で第1エラーが検出されないときは、保持回路215を経由したデータを出力し、エラー検出回路212で第1エラーが検出されたときは第1エラーが訂正されたデータを出力する出力選択回路と、を有する。
【選択図】図2
Description
制御用ビットを含むデータを受信する受信回路と、
前記受信回路から出力されたデータを保持する保持回路と、
前記受信回路から出力されたデータのエラーを検出するエラー検出回路と、
前記エラー検出回路により検出された制御用ビットのエラーである第1エラーを訂正する第1訂正回路と、
前記エラー検出回路で前記第1エラーが検出されないときは、前記保持回路を経由したデータを出力し、前記エラー検出回路で前記第1エラーが検出されたときは前記第1エラーが訂正されたデータを出力する出力選択回路と、
を有することを特徴とするデータ処理回路が提供される。
制御用ビットを含むデータを受信し、
受信したデータを保持し、
受信したデータのエラーを並行して検出し、
検出された制御用ビットのエラーである第1エラーを検出し、
前記保持されたデータ、又は前記第1エラーが訂正されたデータの何れかを選択して出力し、前記第1エラーが検出されないときは、前記保持されたデータを出力し、前記第1エラーが検出されたときは前記第1エラーが訂正されたデータを出力することを特徴とすることを特徴とするデータ処理方法が提供される。
10 クラスタ
11 中央処理装置
12 I/Oコントローラ
13 主記憶装置
14 バス
20 システム記憶装置
21 I/Oコントローラ
21A データ処理回路
22 メモリコントローラ
23 メモリ
23A プログラム
24 バス
30 接続線
211 データ受信回路
212 エラー検出・訂正回路
212A フリップフロップ
212B ゲート回路
212C フリップフロップ
212D ゲート回路
212E フリップフロップ
214 マルチプレクサ
215 フリップフロップ
216 処理切替判定回路
217 パリティ生成回路
218 フリップフロップ
219 パケット生成回路
220 フリップフロップ
221 エラー訂正回路
222 バッファメモリ
223 フリップフロップ
224 データ送信回路
Claims (8)
- 制御用ビットを含むデータを受信する受信回路と、
前記受信回路から出力されたデータを保持する保持回路と、
前記受信回路から出力されたデータのエラーを検出するエラー検出回路と、
前記エラー検出回路により検出された制御用ビットのエラーである第1エラーを訂正する第1訂正回路と、
前記エラー検出回路で前記第1エラーが検出されないときは、前記保持回路を経由したデータを出力し、前記エラー検出回路で前記第1エラーが検出されたときは前記第1エラーが訂正されたデータを出力する出力選択回路と、
を有することを特徴とするデータ処理回路。 - 前記制御用ビット以外のビットに生じたエラーである第2エラーが検出されたとき、前記第2エラーを訂正して訂正したデータの出力を行い、前記エラー検出回路で前記第1エラーが検出されたとき、第2エラーが検出されたデータの出力をしない第2訂正回路と、
を有することを特徴とする請求項1記載のデータ処理回路。 - 前記受信回路から受信した前記データが無効データであるか判定する判定回路を有し、
前記第1エラーが訂正されたデータが前記選択出力回路から出力されているときに前記判定回路で無効データがあると判定されたとき、前記判定回路は前記選択出力回路に前記保持回路からのデータを選択して出力させることを特徴とする請求項1記載のデータ処理回路。 - 前記第1エラー及び前記第2エラーが訂正されたデータを送信する送信回路を更に有することを特徴とする請求項2記載のデータ処理回路。
- 制御用ビットを含むデータを受信し、
受信したデータを保持し、
受信したデータのエラーを並行して検出し、
検出された制御用ビットのエラーである第1エラーを検出し、
前記保持されたデータ、又は前記第1エラーが訂正されたデータの何れかを選択して出力し、前記第1エラーが検出されないときは、前記保持されたデータを出力し、前記第1エラーが検出されたときは前記第1エラーが訂正されたデータを出力することを特徴とするデータ処理方法。 - 前記制御用ビット以外のビットに生じたエラーである第2エラーが検出されたとき、前記第2エラーを訂正して訂正したデータの出力を行い、前記第1エラーが検出されたとき、第2エラーが検出された前記データの出力をしないことを特徴とする請求項5記載のデータ処理方法。
- 受信した前記データが無効データであるか判定し、
前記第1エラーが訂正されたデータが出力されているときに前記無効データであると判定されたとき、前記保持されたデータが選択して出力されることを特徴とする請求項5記載のデータ処理方法。 - 前記第1エラー及び前記第2エラーが訂正されたデータを送信することを特徴とする請求項6記載のデータ処理方法。
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