JPS6375940A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6375940A JPS6375940A JP61221106A JP22110686A JPS6375940A JP S6375940 A JPS6375940 A JP S6375940A JP 61221106 A JP61221106 A JP 61221106A JP 22110686 A JP22110686 A JP 22110686A JP S6375940 A JPS6375940 A JP S6375940A
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- JP
- Japan
- Prior art keywords
- microinstruction
- bit
- correction
- bit error
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 claims abstract description 18
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 230000010365 information processing Effects 0.000 claims description 2
- 208000011580 syndromic disease Diseases 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラムで制御される情報処理装
置に関し、特にコントロールメモリの１ビツト誤シ、訂
正に伴うマイクロ命令の実行制御を行なうマイクロプロ
グラム制御装置に関する。
置に関し、特にコントロールメモリの１ビツト誤シ、訂
正に伴うマイクロ命令の実行制御を行なうマイクロプロ
グラム制御装置に関する。
従来、マイクロプログラムと格納するコントロールメモ
リの１ビツト誤）、訂正は、−命令語のどこかにエラー
のフィールドがあれば、実行を一時中断し、訂正を行っ
た後、再実行する方式がとられており、性能低下の要因
となっていた。更に、マイクロ命令語の各フィールドは
、必ずしもすべてのフィールドが使用されておらず、未
使用のフィールドがあるＫもかかわらず、１ビットエラ
ー訂正は、全ビットについて実施されていた。
リの１ビツト誤）、訂正は、−命令語のどこかにエラー
のフィールドがあれば、実行を一時中断し、訂正を行っ
た後、再実行する方式がとられており、性能低下の要因
となっていた。更に、マイクロ命令語の各フィールドは
、必ずしもすべてのフィールドが使用されておらず、未
使用のフィールドがあるＫもかかわらず、１ビットエラ
ー訂正は、全ビットについて実施されていた。
上述した従来のマイクロプログラム制御装置は、そのマ
イクロ命令語では使用されていな゛いフィールドでの１
ビツト誤シも検出し、訂正を行った後、再実行としてい
たため、マイクロ命令の実行上、不必要なフィールドを
も、訂正し、性能を低下させていた。さらに各フィール
ド毎に、エラー検出コードを設定することも考えられる
が、この場合、エラー検出？フィールド毎に分割すると
、エラー検出のビット数が増大し、−命令語のビット長
が長くなシ、効果的ではないという欠点があっ７ヒ。
イクロ命令語では使用されていな゛いフィールドでの１
ビツト誤シも検出し、訂正を行った後、再実行としてい
たため、マイクロ命令の実行上、不必要なフィールドを
も、訂正し、性能を低下させていた。さらに各フィール
ド毎に、エラー検出コードを設定することも考えられる
が、この場合、エラー検出？フィールド毎に分割すると
、エラー検出のビット数が増大し、−命令語のビット長
が長くなシ、効果的ではないという欠点があっ７ヒ。
本発明のマイクロプログラム制御装置は、フィールド毎
（オペランド毎）の有効無効の信号全生成するデコーダ
と、１ビツト誤シ検出のとき、フィールド毎のエラーの
信号？生成する回路とを設け、この２つの回路により生
成される条件に従い、マイクロ命令の実行、訂正を制御
する回路を有している。
（オペランド毎）の有効無効の信号全生成するデコーダ
と、１ビツト誤シ検出のとき、フィールド毎のエラーの
信号？生成する回路とを設け、この２つの回路により生
成される条件に従い、マイクロ命令の実行、訂正を制御
する回路を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図でおる。１は
、コントロールメモリ、２は、マイクロ命令レジスタ、
３は、１ビットエラー検出、訂正回路、４は、各フィー
ルド毎の工２−検出回路、５は、命令部のデコーダ、６
は、マイクロ命令実行、訂正制御回路である。コントロ
ールメモリ１に格納されたマイクロプログラムは順次マ
イクロ命令レジスタ２に読出され、デコードされ実行さ
れる。本実施例では、各マイクロ命令は８ビツトの命令
部と、各８ビツトのオペランド部３フィールドにより構
成されている。
、コントロールメモリ、２は、マイクロ命令レジスタ、
３は、１ビットエラー検出、訂正回路、４は、各フィー
ルド毎の工２−検出回路、５は、命令部のデコーダ、６
は、マイクロ命令実行、訂正制御回路である。コントロ
ールメモリ１に格納されたマイクロプログラムは順次マ
イクロ命令レジスタ２に読出され、デコードされ実行さ
れる。本実施例では、各マイクロ命令は８ビツトの命令
部と、各８ビツトのオペランド部３フィールドにより構
成されている。
なお、ビットエラー検出訂正回路３からマイクロ命令レ
ジスタ２への信号線は、コントロールメモリから読み出
し、マイクロ命令レジスタに設定されたマイクロ命令に
、１ビットエラーが検出された場合、その１ビットエラ
ー訂正全マイクロ命令レジスタ５で行う為に、訂正すべ
きビット位置と訂正の実行を指示する信号を渡す１ｊ号
線でるる。
ジスタ２への信号線は、コントロールメモリから読み出
し、マイクロ命令レジスタに設定されたマイクロ命令に
、１ビットエラーが検出された場合、その１ビットエラ
ー訂正全マイクロ命令レジスタ５で行う為に、訂正すべ
きビット位置と訂正の実行を指示する信号を渡す１ｊ号
線でるる。
また、マイクロ命令実行訂正制御回路６は、１ビットエ
ラーの発生と、発生したビット位置情報使用、未使用フ
ィールド情報に基づいて、そのマイクロ命令の実行を完
了すべきかまたは中断すべきかを、各演算回路や制御回
路に指示する回路であり、その出力は、指示を行う信号
線である。
ラーの発生と、発生したビット位置情報使用、未使用フ
ィールド情報に基づいて、そのマイクロ命令の実行を完
了すべきかまたは中断すべきかを、各演算回路や制御回
路に指示する回路であり、その出力は、指示を行う信号
線である。
第２図は、エラー検出コード表の一例を示す図である。
図で、命令ｌＮ５Ｔ、オペランドＯＰＩ〜ＯＰ３のフィ
ールドには、マイクロ命令の内容であるデータが入シ、
エラー検出ＦＣＣのフィールドには、図のコード表に従
ったＥＣＣのデータが発生され、データ部と組にして、
コントロールメモリドローム＝５Ｓｏ〜Ｓ＠とすると、
次の式が成立するようにＰｏ〜Ｐ６を選ぶ。
ールドには、マイクロ命令の内容であるデータが入シ、
エラー検出ＦＣＣのフィールドには、図のコード表に従
ったＥＣＣのデータが発生され、データ部と組にして、
コントロールメモリドローム＝５Ｓｏ〜Ｓ＠とすると、
次の式が成立するようにＰｏ〜Ｐ６を選ぶ。
５Ｏ＝ＩＮＳＴ（０）■ ｌＮ５Ｔ（ｔ） ■ −−−
（９ＩＮＳ％）（Ｅ） ０ＰＩ（８）ｅＯＰ１（ｓ）
ｆ３３）−・ｅＯＰＩＣ１５）ｅＯＰ２（１すｅＯＰｚ
（ｔす■・・・ｅＯＰｚ（ｚす＠ ０Ｐｘ（ｓ） ■−
（ｆ） ＯＰＩ （ｓｓ）ｅＯＰｚ（ｚすｅＯＰ３（２
５）■・・・ｅＯＰｚ（ｕ）ｅＥＣＣ（Ｐｉ） ＝ ０ ８ｚ＝ＩＮＳＴ（ｔｏ）ｅ ＩＮＳ％） ■−■ Ｉ
Ｎ Ｓ Ｔ（７）ｅＯＰｚ（ｘすｅＯＰｚ（ｔす■・・
・ｅＯＰ２（２３）ｆｆ） ＯＰ ｓ （ｚ４）ｅＯＰ
ｓ （２５） ＄ −ｅＯＰｚ（ｓすｅＥＣＣ（ｐｇ
） ＝ ０ ８ｓ＝ＩＮＳＴＣＯ） ■ ・・・ ■ Ｉ ＮＳ Ｔ
（３ン■０Ｐｘ（ｓ〕■・・・ｅ ＯＰ １（ｕ）ｅＯ
Ｐｚ （ｕ）＠）−ｅＯＰ２（１９）■ ＯＰｓ に１
）（ｉ ・−ｅＯＰｚ （ｚｌ）ｅＥＣＣ（Ｐ３）＝Ｏ
８４＝ＩＮＳＴ（ｏ） ｅ ｌＮ５Ｔ（ｔ）（ｆ）ＩＮ
Ｓ％）■ＩＮＳ Ｔ（ｓ） （Ｊ３０Ｐ １（ｓ） ｅ
ＯＰ １（９）θＯＰＩ （ｕ）（３０ＰＩ （１り（
ＥＩ ＯＰ２ （ｔａ）ｅＯＰｚ（ｘすｅＯＰｚ（２ｏ
）ｅＯＰ２（２１）ｅＯＰｚ （２４）（ｊ） ｅ社＃
妙峠■ＯＰｓ （ｚｓ）ｅＯＰｚ （ｚｓ）＄ ＯＰｓ
（ｚｓ）（３ｇ） ＥＣＣ（Ｐ４）＝ ０８ｓ＝ＩＮ
ＳＴ（ｏ）■ＩＮＳ Ｔ（ｚ） ＠ ｌＮ５Ｔ（４）■
ｌＮ５Ｔｃ６） ＠ ＯＰ ｔ（ｓ） （９０Ｐ １
（１０）（ｆ３ 参≠Ｔ←畔Ｆｆ） ＯＰ １ （１リ
■ＯＰＩ （１４）ｅＯＰｚ （ｘｓ）ｅＯＰｚ （１
１１）（Ｅ） ＯＰ２ （２ｏ）■ＯＰ２ （２２）■
ＯＰ ｓ （ｚ４）（３０Ｐ ｓ （２６）ｅＯＰｓ
（ｚｓ）ｅＯＰｓ （３０）■ＥＣＣ（ｐｓ ） ＝
Ｏ８ｓ ＝Ｉ Ｎ５Ｔ（ｏ）■・・・全ビット ・・
・■ＥＣＣ（ｐす＝１゜マイクロ命令読出し時に、上記
Ｓｏ〜Ｓｓ を求め、ＳＯ〜Ｓ６が全て０であれば正常
であシ、０でなけレバ、ＳＯ〜Ｓ６が、エラーのビット
位ｔｔｉ’を示すシンドロームである、シンドロームと
しては、Ｓｏ〜Ｓ＠ｉ７ビツトのデータとして１６進２
桁右詰で表わしたとき、７ｘ、６ｘ（Ｘはｄｏｎｔｃａ
ｒｅ ）の表現とする。これは、読出しレジスタのビッ
ト位置に対応するＳｏ〜Ｓ６で、図で○がついていると
ころを“１”、ブランクを０“としてみた時の値に対応
する。たとえばＯＰＩのビット８がエラーのとき、ＳＯ
〜Ｓ・は、′″１１０１１１” （２進）＝６Ｆ（１６
進）となる。
（９ＩＮＳ％）（Ｅ） ０ＰＩ（８）ｅＯＰ１（ｓ）
ｆ３３）−・ｅＯＰＩＣ１５）ｅＯＰ２（１すｅＯＰｚ
（ｔす■・・・ｅＯＰｚ（ｚす＠ ０Ｐｘ（ｓ） ■−
（ｆ） ＯＰＩ （ｓｓ）ｅＯＰｚ（ｚすｅＯＰ３（２
５）■・・・ｅＯＰｚ（ｕ）ｅＥＣＣ（Ｐｉ） ＝ ０ ８ｚ＝ＩＮＳＴ（ｔｏ）ｅ ＩＮＳ％） ■−■ Ｉ
Ｎ Ｓ Ｔ（７）ｅＯＰｚ（ｘすｅＯＰｚ（ｔす■・・
・ｅＯＰ２（２３）ｆｆ） ＯＰ ｓ （ｚ４）ｅＯＰ
ｓ （２５） ＄ −ｅＯＰｚ（ｓすｅＥＣＣ（ｐｇ
） ＝ ０ ８ｓ＝ＩＮＳＴＣＯ） ■ ・・・ ■ Ｉ ＮＳ Ｔ
（３ン■０Ｐｘ（ｓ〕■・・・ｅ ＯＰ １（ｕ）ｅＯ
Ｐｚ （ｕ）＠）−ｅＯＰ２（１９）■ ＯＰｓ に１
）（ｉ ・−ｅＯＰｚ （ｚｌ）ｅＥＣＣ（Ｐ３）＝Ｏ
８４＝ＩＮＳＴ（ｏ） ｅ ｌＮ５Ｔ（ｔ）（ｆ）ＩＮ
Ｓ％）■ＩＮＳ Ｔ（ｓ） （Ｊ３０Ｐ １（ｓ） ｅ
ＯＰ １（９）θＯＰＩ （ｕ）（３０ＰＩ （１り（
ＥＩ ＯＰ２ （ｔａ）ｅＯＰｚ（ｘすｅＯＰｚ（２ｏ
）ｅＯＰ２（２１）ｅＯＰｚ （２４）（ｊ） ｅ社＃
妙峠■ＯＰｓ （ｚｓ）ｅＯＰｚ （ｚｓ）＄ ＯＰｓ
（ｚｓ）（３ｇ） ＥＣＣ（Ｐ４）＝ ０８ｓ＝ＩＮ
ＳＴ（ｏ）■ＩＮＳ Ｔ（ｚ） ＠ ｌＮ５Ｔ（４）■
ｌＮ５Ｔｃ６） ＠ ＯＰ ｔ（ｓ） （９０Ｐ １
（１０）（ｆ３ 参≠Ｔ←畔Ｆｆ） ＯＰ １ （１リ
■ＯＰＩ （１４）ｅＯＰｚ （ｘｓ）ｅＯＰｚ （１
１１）（Ｅ） ＯＰ２ （２ｏ）■ＯＰ２ （２２）■
ＯＰ ｓ （ｚ４）（３０Ｐ ｓ （２６）ｅＯＰｓ
（ｚｓ）ｅＯＰｓ （３０）■ＥＣＣ（ｐｓ ） ＝
Ｏ８ｓ ＝Ｉ Ｎ５Ｔ（ｏ）■・・・全ビット ・・
・■ＥＣＣ（ｐす＝１゜マイクロ命令読出し時に、上記
Ｓｏ〜Ｓｓ を求め、ＳＯ〜Ｓ６が全て０であれば正常
であシ、０でなけレバ、ＳＯ〜Ｓ６が、エラーのビット
位ｔｔｉ’を示すシンドロームである、シンドロームと
しては、Ｓｏ〜Ｓ＠ｉ７ビツトのデータとして１６進２
桁右詰で表わしたとき、７ｘ、６ｘ（Ｘはｄｏｎｔｃａ
ｒｅ ）の表現とする。これは、読出しレジスタのビッ
ト位置に対応するＳｏ〜Ｓ６で、図で○がついていると
ころを“１”、ブランクを０“としてみた時の値に対応
する。たとえばＯＰＩのビット８がエラーのとき、ＳＯ
〜Ｓ・は、′″１１０１１１” （２進）＝６Ｆ（１６
進）となる。
次に第１図に戻り、説明する。
・ 命令部デコーダ４出力の中に、次の信号が含まれる
ものとする。
ものとする。
ｏｐｉ 、ＯＰ２ 、ＯＰ３について使用を″１′″未
使用”Ｏ”とする（図で各々１０１〜１０３）・ １ビ
ットエラー検出、訂正回路２の出力に、次に信号が含ま
れると、すなわち、 ＯＰＩ 、ＯＰ２ 、ＯＰ３にエラーかめれば対応する
フィールドが１”となるようにフィールドエラー検出回
路が動作する。（図で２０１〜２０３） ・ 出力信号線３００は、次の場合“１“になす、マイ
クロ命令が実行される。
使用”Ｏ”とする（図で各々１０１〜１０３）・ １ビ
ットエラー検出、訂正回路２の出力に、次に信号が含ま
れると、すなわち、 ＯＰＩ 、ＯＰ２ 、ＯＰ３にエラーかめれば対応する
フィールドが１”となるようにフィールドエラー検出回
路が動作する。（図で２０１〜２０３） ・ 出力信号線３００は、次の場合“１“になす、マイ
クロ命令が実行される。
（１０１＋２０１）（１０２＋２０２）（１０３＋２０
３）即ち、（オペランドＯＰＩが未使用かエラーがない
）かつ （オペランドＯＰ２が未使用かエラーがない） （オペランドＯＰ３が未使用かエラーがない）とき、マ
イクロ命令が実行され ることにより、未使用のオペランドフィールドにエラー
があっても、そのフィールドが未使用であるから、訂正
せずにそのま＼命令の実行がなされる。
３）即ち、（オペランドＯＰＩが未使用かエラーがない
）かつ （オペランドＯＰ２が未使用かエラーがない） （オペランドＯＰ３が未使用かエラーがない）とき、マ
イクロ命令が実行され ることにより、未使用のオペランドフィールドにエラー
があっても、そのフィールドが未使用であるから、訂正
せずにそのま＼命令の実行がなされる。
以上説明したように、本発明は、１ビットエラーを各フ
ィールド毎の使用状況と組わせて、検出することにより
、信頼性を維持した性能の高いマイクロプログラム制御
装置ｎ提供できる効果がある。
ィールド毎の使用状況と組わせて、検出することにより
、信頼性を維持した性能の高いマイクロプログラム制御
装置ｎ提供できる効果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
は、本実施例でのマイクロ命令語に対応するＥＣＣのコ
ード＝ｅ示す図である。
は、本実施例でのマイクロ命令語に対応するＥＣＣのコ
ード＝ｅ示す図である。
Claims (1)
- １つの命令部と複数のオペランド部とにより構成される
マイクロ命令語からなるマイクロプログラムを内蔵する
情報処理装置において、マイクロプログラムを格納する
コントロールメモリと、前記コントロールメモリから読
み出したマイクロ命令を一時保持するマイクロ命令レジ
スタと、前記命令レジスタに保持されたマイクロ命令の
１ビットエラーの検出訂正を行う回路と、該１ビットエ
ラー検出訂正回路の発生するシンドロームに基づき、マ
イクロ命令語のフィールド毎のエラー信号を発生する回
路と、前記マイクロ命令レジスタに保持された命令部の
デコードを行い、その時のオペランド部の有効、無効信
号を発生する回路と、これらの信号に従い、マイクロ命
令の実行、訂正を制御する回路とにより構成されるマイ
クロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221106A JPS6375940A (ja) | 1986-09-19 | 1986-09-19 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221106A JPS6375940A (ja) | 1986-09-19 | 1986-09-19 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6375940A true JPS6375940A (ja) | 1988-04-06 |
Family
ID=16761579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221106A Pending JPS6375940A (ja) | 1986-09-19 | 1986-09-19 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6375940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012010108A (ja) * | 2010-06-24 | 2012-01-12 | Fujitsu Ltd | データ処理回路及びデータ処理方法 |
-
1986
- 1986-09-19 JP JP61221106A patent/JPS6375940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012010108A (ja) * | 2010-06-24 | 2012-01-12 | Fujitsu Ltd | データ処理回路及びデータ処理方法 |
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