JPS6375941A

JPS6375941A - マイクロプログラム制御装置

Info

Publication number: JPS6375941A
Application number: JP61221107A
Authority: JP
Inventors: Hiroyuki Wakita; 脇田　弘幸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1988-04-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロプログラムで制御される情報処理装
置に関し、特にコントロールメモリの１ビツト誤シ、訂
正に伴うマイクロ命令の実行制御を行なうマイクロプロ
グラム制御装置に関する。

〔従来の技術〕

従来、マイクロプログラムを格納するコントロールメモ
リの１ビツト誤シ、訂正は、−命令語のどこかにエラー
のフィールドがあれば、実行’ｔ　一時中断し、訂正を
行った後、再実行する方式がとられておシ、性能低下の
要因となっていた。更に、マイクロ命令語のエラー検出
フィールドのエラーでも、訂正が行なわれていた。

〔発明が解決しようとする間避工・〕

上述した従来のマイクロプログラム制御装Ｋｉｄ、その
マイクロ命令語ではエラー検出フィールドでの１ビット
誤りも検出し、訂正を行った後、再実行としていたため
、マイクロ命令の実行上、不必要なフィールド全も、訂
正し、性能を低下させていた。

〔問題点？解決するための手段〕

本発明のマイクロプログラム制御装置は、１ピツ）Ｕ、
ｌ？検出のとさ、エラー検出フィールドのみにエラーを
検出したときエラー信号を生成する回路を設け、この回
路により生成される条件に従い、マイクロ命令の実行、
訂正を制御する回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例のブロック図である。１は
、コントロールメモリ、２は、マイクロ命令レジスタ、
３は、１ビットエラー検出、訂正回路、４は、エラー検
出フィールドのみにエラーがあったときエラー信号を出
力するフィールドエラー検出回路、５はフィールドエラ
ー検出回路４の出力金堂はマイクロ命令の実行、訂正制
御回路である。コントロールメモリ１に格納されたマイ
クロプログラムは順次マイクロ命令レジスタ２に読出さ
れ、デコードされ実行される。なお、ビットエラー検出
、訂正回路３からマイクロ命令レジスタ２への信号線は
、コントロールメモリから読み出し、マイクロ命令レジ
スタに設定されたマイクロ命令に、１ビットエラーが検
出された場合、その１とットエラー訂正をマイクロ命令
レジスタで行う為に、訂正すべきビット位置と訂正の実
行を指示する信号を渡す信号線である。

また、マイクロ命令実行訂正制御回路５は、１ビットエ
ラーの発生と、発生したビット位置情報に基づいて、そ
のマイクロ命令の実行を完了すべきかまたは中断すべき
かを、各演算回路や制御回路に指示する回路であり、こ
の発明の場合エラー検出フィールドのみにエラーが検出
されたときは命令を中断することなく実行する。その出
力は、指示を行う信号線です。

本実施例では、各マイクロ命令は７ビツトのＥＣＣフィ
ールドをもつ。

第２図は、エラー検出コード表の一例を示す図である。

図テ、命令ｌＮ５Ｔ、、ｔベランドＯＰＩ　〜ＯＰ３の
フィールドには、マイクロ命令の内容であるデータが入
り、エラー検出ＥＣＣのフィールドには、図のコード表
に従ったＥＣＣのデータが発生され、データ部と組にし
て、コントロールメモリに書かれる。

ＥＣＣのＰＯ〜Ｐ６の生成は、次の式による。

■：排他論理和、０回数字はビット位置、シンドローム
ｆｓｏ〜Ｓ６とすると、次の式が成立するようにＰａ−
Ｐｓを選ぶ５ｏ＝ＩＮｓＴ（）ｏ■ｌＮ５Ｔ（ｔ）　■＝−（ｆ）
ＩＮＳＴ（７）■・・・■０Ｐ１０５）ｅＯＰ　Ｓ　（
２４）ｅＯＰ３（川■・・・ｅＯＰ３（３１）■ＥＣＣ
（ｐｔ　）　＝　０８ｚ＝ＩＮＳＴ（すｅＩＮＳ慎り■
・・・■Ｉ　Ｎ　Ｓ　Ｔ（７）ｅＯＰ　２（１６）　ｅ
ＯＰ２　（１７）　ｅ−＝　（ｆ）　ＯＰ　２　（２３
）ｅＯＰ３（２す■０Ｐｓ（ｚす■・・・ｅＯＰ　ｓ　
（ｓｌ）■ＥＣＣ（ｐｚ）　＝　Ｏ８３＝　Ｉ　Ｎ５Ｔ（ｏ）■・・・■Ｉ　Ｎ　Ｓ　Ｔ（
３）ｅＯＰ１（ｓ）■・−・■０ＰＩＩ）■０Ｐｚ（ｘ
ｓ）■−ｅＯＰ２（１９）■０Ｐｓ（ｚすθ・・・ｅＯ
Ｐ　ｓ　（ｚす■ＥＣＣ（Ｊ）３片Ｏ８４＝　Ｉ　Ｎ５
Ｔ（ｏ）■ｌＮ５Ｔ（１）　ｅＩＮＳ　ＴＣ４）■ｌＮ
５Ｔ（ｓ）■０Ｐｘ（ｓ）■０Ｐｌ（ｓ）ｅＯＰ　１　
（ｔすｅＯＰ　１（１３）ｅＯＰ　ｚ　（１ｇ）ｅＯＰ
　ｚ　（１７）　ｅＯＰ　ｚ　（２ｏ　）　ｅＯＰ２（
２１）■０Ｐｓ（２すｅＯＰ　ｓ　（ｚｓ）ｅＯＰ　３
（２８）ｅＯＰ３　（２９）■ＥＣＣ（Ｐ４）　＝　０８ｓ＝ＩＮＳ罫Ｏ）■ＩＮＳ贅２）■Ｉ　Ｎ　Ｓ　Ｔ（
４）■ＩＮＳ川６）用０Ｐｘ（ｓ）■０Ｐｔ（＋ｏ）ｅ
ＯＰ　１（１２）ｅＯＰ　１　（１４）ｅＯＰ２（６）
ｅＯＰ２（１ｇ）ｅＯＰ２（２すｅＯＰ２（２２）ｅＯ
Ｐ　ｓ　（２４）（ＥＪ　ＯＰ　３（２６）　ｅＯＰ　
３　（２Ｂ）ｅＯＰ３（３０）■ＥＣＣ（ｐｓ）　＝　
Ｏ８６＝　Ｉ　ＮＳ　Ｔ（ｏ）■・・・全ビット　・・
・■ＥＣＣ（ｐｓ）＝　１゜マイクロ命令読出し時に、
上記ＳＯ〜Ｓ６が芋て０であれば正常であり、０でなけ
れば、ＳＯ〜Ｓ６が、エラーのビット位置を示すシンド
ロームである、シンドロームとしては、ＳＯ〜５６ｉ７
ビツトのデータとして１６進２桁右詰で表わしたとき、
７Ｘ。

５ｘ（Ｘはｄｏｎｔｃａｒｅ）の表現とする。これは、
読出しレジスタのビット位置に対応するＳＯ〜Ｓ６で、
図でＯがついているところ？″ｌ”、ブラック金″０”
としてみた時の値に対応する。たとえば、ＯＰＩのビッ
ト８がエラーのとき　Ｓ　ｏ〜Ｓ６は、”１１０１１１
”（２進）＝６Ｆ（１６進）となる。なお、本発明の場
合、ＦＣＣフィールドの１ビット誤りのとき、シンドロ
ームは１６進右詰めで４ｘ、’ｌ、ｘ、１ｘ、Ｏｘとな
る。１とットエラーが検出されたとき、そのシンドロー
ムが、上記４Ｘ、２Ｘ、ＩＸ、ＯＸＣ＋場合、訂正動作
’ｒｉ　行すわず、エラーはなかったものとして、マイ
クロ命令がそのま＼実行される。

〔発明の効果〕

以上説明したように、本発明は、１ビットエラー＝ｉＥ
ＣＣフイールドのみに分けて検出することによシ、信頼
性全維持した、性能の高いマイクロプログラム制御装置
を提供できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、本実施例でのマイクロ命令語に対応するＥＣＣのコ
ードを示す図である。１・・・・・・コントロールメモＩＪ、２・・・・・・
マイクロ命令レジスタ、３・・・・・・１ビットエラー
検出、訂正回路、４・・・・・・フィールドエラー検出
回路、５・・・・・・マイクロ命令実行、訂正制御回路
。 −一

Claims

【特許請求の範囲】

１つの命令部と複数のオペランド部とにより構成される
マイクロ命令語からなるマイクロプログラムを内蔵する
情報処理装置において、マイクロプログラムを格納する
コントロールメモリと、前記コントロールメモリから読
み出したマイクロ命令を一時保持するマイクロ命令レジ
スタと、前記命令レジスタに保持されたマイクロ命令の
１ビットエラーの検出訂正を行う回路と、該１ビットエ
ラー検出訂正回路の発生するシンドロームに基づき、マ
イクロ命令語のエラー検出フィールドのみにエラーを検
出したときエラー信号を発生するフィールドエラー検出
回路と、この回路の信号に従い、マイクロ命令の実行訂
正を制御する回路とにより構成されるマイクロプログラ
ム制御装置。