JPH01100636A - エラー制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕、５ 本発明は、パーソナルコンビ具−タ（以下パン。

コンと略）やワークステージ習ン、端末などの情報機器
に好適な、エラー制御に関する。

〔従来の技術〕

近年のパソコンやワークステージ璽ンにおい１゜は、シ
ステムの信頼性を向上させるために、種々。

のエラーチエツク機能が内蔵されるようになり丸例えば
（株）日立製作新製の８１６シリーズのパンシンにおい
ては、メインメモリにパリティビットが付加され、外来
アルファ線や、電源ノイズの混へなどによってメモリの
内容が誤って変化したことを検出できるようになってい
る。

第２図はパリティビットを付加したシステムの一例であ
り、１はＣＰＵ　、　２はＣＰＵ１の出力するアドレス
バス、５はデータバス、４はメモリである。］。

メモリ４にはパリティ用メモリ４１が付加されてｙ、Ｘ
る。パリティ生成／チエツク回路５は、ＣＰＵ１の書込
み時にはデータバス５の値からパリティビット６を生成
し、また読出し時には、メモリ４からの読出しデータと
、パリティ用メモリ４１からの読害しデータとを用いて
パリティチエツクを行い、。

ＣＰＵ１の割込み端子にエラー信号７を入力するように
なっている。

このほかにも価格の高いワークステージ冒ンの分野では
、誤ったピットを訂正できるＦＣＣ（ＥｒｙｙＣｈａｃ
ｋ　＆　Ｃｏｒｒｅｃｔｉｏｎ　　）機能を内ｆｆｉし
たり、あ４いは、アクセスに対して応答を返すデバイス
がない場合は、ハングアップを防ぐためにタイムアラ。

トエラーを監視するなどのエラーチエツク機能が導入さ
れ、信頼性を高めている。

そしてこれらのエラーチエツクにおいては、壬う−が検
出されると割込みをかげるなどして、ノミソコンやワー
クステージ冒ンの心臓部であるＣＰＵ。

１に知らせ、例外処理用のソフトウェアを起動して今ま
でのプログラム動作を中断し、エラーの今生によるデー
タやプログラムの破壊を未然に防ぐように制御する。ま
たと（にエラー処理は緊急を要することから、一般の割
込みではなく、マスク不能割込みを用いるのが一般的で
ある。

〔発明が解決しようとする問題点〕１５上記従来技術に
おいては、ＣＰＵ１の読出し時ＶＣ−ｒニラ−が起きた
場合は、エラーの原因となった誤９たデータがＣＰＵ１
　ｖｃ読込まれてしまう。プロゲラ４読出しくコードフ
ェッチ）時においても同様である。但し、エラー発生と
同時に、ＣＰＵには割込みがかかるため、既に読込まれ
ている誤ったプログラムによって、ＣＰＵが暴走すると
いうことはな力ごった。

ところが最近のＣＰＵ　においては、最も優先度の高い
割込みであるマスク不能割込み（ＮＭＩ　ニルＯへｒｎ
ａｚｋａｂｌａ　１ｎｔｅｒｒｔＬｐｔ　）において、
−担ＮＭＩが受付げられてＮＭＩ処理ルーチンを実行す
ると、割込み復帰命令（ＩＲＥＴ命令：　１ｎｔｅｒｒ
ｕｐｔ　ｒｇｈｂｒｒｂ　）を実行するまでは次のＮＭ
Ｉ入力を受付けないようになりている。従って、前に述
べたエラー発生の割込みを、このＮＭＩを利用した場合
は、ＮＭＩ処理ルーチンを実行中に万が一エラーが発し
ても受付げられないため、誤ったプログラムが読込まれ
た場合には暴走する危険性があり、問題があった。

本発明の目的は、ＣＰＵ１が割込みを受付けられない状
態で誤ったプログラムを読んでも、暴走を起こさないよ
うにして、システムの信頼性を向上させることにある。

〔問題点を解決するための手段〕

上記目的は、エラーが発生した時に、誤ったズ・　６　
・ ログラムやデータではなく、プログラムの暴走を防ぐよ
うな特定の値をＣＰＵ１に読込ませることにより達成さ
れる。

〔作用〕

例えば先に述べたインテル社の８０２８６　においては
、９０Ｈ（Ｈは１６進数を表す）が何もしないＮＯＰ命
令、　ＣＣＨがソフトウェア割込みを発生させる■ｒ甥
５命令、　Ｆ４ＨがＣＰＵ１を一時停止させるＨＬＴ命
令にそれぞれ相当する。従ってエラー発生時に画工によ
って割込みを入力すると共に例えばＣＣＣＣＨ（、。

８０２Ｂ６は１６ビツトデータバスのため２バイト読込
ませる必要がある。）を強制的に読込ませれば、。

もしＮＭＩ処理中でなげればＮＭＩが受付けられるので
ＮＭＩ処理ルーチンが起動されて、エラー処理を行う。

一方、もしＮＭＩ処理中であれば、読込ま九たＣＣＣＣ
Ｈというプログラムによって、ソフト９４７割込みＩＮ
Ｔ５が発生し、ＩＮＴ５の処理ルーチンにおいてエラー
処理を行うことができる。

従って、従来問題となっていた誤ったプログラム読込み
による暴走を防ぐことができる。　　　２゜・　４　・ 〔実施例〕 以下、本発明の実施例を第１図に示し説明する。

メモリのパリティビット６をチエツクしてＣＰＵＩ　Ｖ
ｃエラー信号７を入力するのは、第２図に示した従来例
と同じである。本実施例では、データバス屯とメモリ４
の間にバッファ８を設け、さらにデτタパス５に固定デ
ータ出力回路９を接続する。。

本実施例の動作を述べればパリティエラーが発生してエ
ラー信号７がアクティブになると、バッファ８がディス
エーブルされてデータバス５とイ。

モリ４とが切り離される。一方、固定データ出力回路９
はイネーブルとなって例えば前に説明した例では、ＣＣ
ＣＣＨを出力する。これによってＣＰＵ１　。

例えば８０２Ｂ６にはＩＮＴｓ命令に相当するＣＣＣＣ
Ｈが読込まれる。　　　　　　　　　　　　　　　　　
　１５以上はパリティによってエラーチエツクする場合
を述べたが、タイムアウトやＥＣＣの訂正不可能エラー
などについても同Ｓに、固定データ出力回路９を用意す
ることで達成できる。

また、８０２８６以外のＣＰ［Ｊ　、例えば米国モトロ
７ラ社の６８０００においても、トラップを起こす不当
命令４ＡＦＣＨ、何もしないＮＯＰ命令４Ｅ７１Ｈなど
を読ませるよう、固定データ出力回路９を変更すること
で対応できる。

〔発明の効果〕

本発明によれば、ＣＰＵ１が割込みを受けつけない状態
でエラーが発生しても、プログラムの暴走をなるべく防
止することができ、信頼性を向上できるという効果があ
る。

４、図面の簡単な説明　　　　　　　　　　　　１゜第
１図は本発明の一実施例の構成図、第２図は従来例の構
成図である。

１・・・ＣＰＵ、２・・・アドレスバス、５・・・デー
タバス、４・・・メモリ、４１・・・パリティ用メモリ
、５・・・パリティ生成／チエツク回路、６・−パリテ
ィビット、１゜７・−エラー信号、８・・・バッファ、
９・・・固定デー名出力回路。

・　７　・ 第　／Ｉｌｌ

Claims (1)

【特許請求の範囲】
1. １、ＣＰＵとメモリと周辺部とを備え、前記ＣＰＵが前
   記メモリ又は周辺部をアクセスした際にエラーチェック
   を行う機能を有する情報処理装置において、前記メモリ
   又は周辺部においてエラーが発生した場合に、前記ＣＰ
   Ｕに割込み信号を入力するとともに、前記ＣＰＵが読出
   しの時であればデータ出力回路によって前記ＣＰＵの特
   定の命令コードに相当するデータ列を読込ませることを
   特徴とするエラー制御回路。