JP2558152B2 - カウンタの誤り検出装置 - Google Patents
カウンタの誤り検出装置Info
- Publication number
- JP2558152B2 JP2558152B2 JP63211642A JP21164288A JP2558152B2 JP 2558152 B2 JP2558152 B2 JP 2558152B2 JP 63211642 A JP63211642 A JP 63211642A JP 21164288 A JP21164288 A JP 21164288A JP 2558152 B2 JP2558152 B2 JP 2558152B2
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- JP
- Japan
- Prior art keywords
- circuit
- counter
- parity
- comparison
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 〔概要〕 ディジタル式論理回路で構成されたカウンタの誤り検
出装置に関し、 カウンタと比較回路の組合せに対して、より少ない物
量で誤りの検出を行うための装置を提供することを目的
とし、 パリティ・ビット付きのカウンタ値を保持し外部から
の指示に従ってカウンタ値およびカウンタ値のパリティ
・ビットを更新するカウンタと、上記カウンタ値があら
かじめ設定された比較値と一致しているか否かを検出す
る比較回路と、上記カウンタ値のパリティ・ビットと比
較値のパリティ・ビットが不一致であるか否かを検出す
るパリティ比較回路と、比較回路が一致を検出している
ときにパリティ比較回路が不一致を検出したことにより
誤り検出を行う誤り検出手段とを具備することを構成と
している。
出装置に関し、 カウンタと比較回路の組合せに対して、より少ない物
量で誤りの検出を行うための装置を提供することを目的
とし、 パリティ・ビット付きのカウンタ値を保持し外部から
の指示に従ってカウンタ値およびカウンタ値のパリティ
・ビットを更新するカウンタと、上記カウンタ値があら
かじめ設定された比較値と一致しているか否かを検出す
る比較回路と、上記カウンタ値のパリティ・ビットと比
較値のパリティ・ビットが不一致であるか否かを検出す
るパリティ比較回路と、比較回路が一致を検出している
ときにパリティ比較回路が不一致を検出したことにより
誤り検出を行う誤り検出手段とを具備することを構成と
している。
本発明は、ディジタル式論理回路で構成されたカウン
タの誤り検出装置に関するものであり、電子計算機の内
部回路等に利用可能である。
タの誤り検出装置に関するものであり、電子計算機の内
部回路等に利用可能である。
近年、電子計算機の応用分野の拡大に伴い、それが故
障した場合の対策が重要課題となって来ている。その中
でも、電子計算機の稼働中に自分自身の故障を自動的に
検出して誤った結果の出力を未然に防止する技術は、必
須となって来ている。故障、即ち誤りを自動検出するた
めの方法としては、パリティ・チェック方式が広く使用
されている。これは、電子計算機内で転送されるデータ
にパリティ・ビットを付加し転送し、データを受信する
側でパリティ・チェックを行って転送データの誤りを検
出する方法である。このパリティ・チェックを実際に適
用する上での問題点は、パリティ・ビットの転送用及び
パリティ・ビットのチェック用として余分の回路が必要
となり、物量が増加することである。これらの物量が如
何に少なく実現するかが課題となる。
障した場合の対策が重要課題となって来ている。その中
でも、電子計算機の稼働中に自分自身の故障を自動的に
検出して誤った結果の出力を未然に防止する技術は、必
須となって来ている。故障、即ち誤りを自動検出するた
めの方法としては、パリティ・チェック方式が広く使用
されている。これは、電子計算機内で転送されるデータ
にパリティ・ビットを付加し転送し、データを受信する
側でパリティ・チェックを行って転送データの誤りを検
出する方法である。このパリティ・チェックを実際に適
用する上での問題点は、パリティ・ビットの転送用及び
パリティ・ビットのチェック用として余分の回路が必要
となり、物量が増加することである。これらの物量が如
何に少なく実現するかが課題となる。
電子計算機では、或る事象の発生回数を数えてその値
が一定値に達したならば別の処理に移ると言う制御がい
たる所で必要となる。例えば、入出力装置との間で１バ
イトずつデータを転送し、転送バイト数がプログラムか
ら指定された値に達したならば転送を終了して入出力割
込みを発生すると言うような場合である。このような目
的のために、第５図に示すような構成の回路が従来から
使用されて来た。同図において、１はカウンタ、２は１
加算回路、３は比較回路、４はパリティ・チェック回路
をそれぞれ示している。
が一定値に達したならば別の処理に移ると言う制御がい
たる所で必要となる。例えば、入出力装置との間で１バ
イトずつデータを転送し、転送バイト数がプログラムか
ら指定された値に達したならば転送を終了して入出力割
込みを発生すると言うような場合である。このような目
的のために、第５図に示すような構成の回路が従来から
使用されて来た。同図において、１はカウンタ、２は１
加算回路、３は比較回路、４はパリティ・チェック回路
をそれぞれ示している。
カウンタ１は、８ビットのデータに加えて１ビットの
パリティ・ビットを備えたものであり、外部からのSET
信号の指示によりIN−DATA信号（８ビット＋１パリティ
・ビット）の内容が初期設定され、外部からのCOUNT信
号の指示により１加算回路２を通して内容が＋１され
る。ここで、１加算回路２は、入力データ（８ビット）
に値１を加算して出力データ（８ビット）として出力す
ると共に、パリティ予測と呼ばれる手法を用いて、入力
データ（８ビット＋１パリティ・ビット）から出力デー
タのパリティ・ビットを作成する機能を持つ。カウンタ
１の出力信号はパリティ・チェック回路４に入力して常
時パリティ・チェックを行い、もし誤りが検出されれば
ERROR信号により外部に通知する。パリティ・チェック
回路４の構成例を第６図に示す。第６図において、５な
いし12は排他的論理和回路、13は否定回路をそれぞれ示
す。第５図において、カウンタ１の出力信号は比較回路
３に入力され、比較データCOMP−DATA（８ビット）と比
較され、一致すればEQUAL信号により外部に通知され
る。
パリティ・ビットを備えたものであり、外部からのSET
信号の指示によりIN−DATA信号（８ビット＋１パリティ
・ビット）の内容が初期設定され、外部からのCOUNT信
号の指示により１加算回路２を通して内容が＋１され
る。ここで、１加算回路２は、入力データ（８ビット）
に値１を加算して出力データ（８ビット）として出力す
ると共に、パリティ予測と呼ばれる手法を用いて、入力
データ（８ビット＋１パリティ・ビット）から出力デー
タのパリティ・ビットを作成する機能を持つ。カウンタ
１の出力信号はパリティ・チェック回路４に入力して常
時パリティ・チェックを行い、もし誤りが検出されれば
ERROR信号により外部に通知する。パリティ・チェック
回路４の構成例を第６図に示す。第６図において、５な
いし12は排他的論理和回路、13は否定回路をそれぞれ示
す。第５図において、カウンタ１の出力信号は比較回路
３に入力され、比較データCOMP−DATA（８ビット）と比
較され、一致すればEQUAL信号により外部に通知され
る。
第５図の従来例では、カウンタの出力側に第６図のよ
うな構成のパリティ・チェック回路が必要であり、この
ために物量が増加し、装置の大形化や価格の上昇、信頼
性の低下を招くと言う問題があった。
うな構成のパリティ・チェック回路が必要であり、この
ために物量が増加し、装置の大形化や価格の上昇、信頼
性の低下を招くと言う問題があった。
本発明は、第５図のようなカウンタと比較回路の組合
せに対して、より少ない物量で誤りの検出を行うための
装置を提供することを目的としている。
せに対して、より少ない物量で誤りの検出を行うための
装置を提供することを目的としている。
第１図は本発明の原理説明図である。同図において、
カウンタはパリティ・ビット付きカウンタであり、比較
回路はカウンタの値が比較値に一致したことを検出する
ものであり、パリティ比較回路はカウンタの値のパリテ
ィ・ビットと比較値のパリティ・ビット同士が一致した
ことを検出するためのものであり、誤り検出手段は比較
回路が一致を検出しているときにパリティ比較回路が不
一致を検出したことにより誤りの検出を行うものであ
る。
カウンタはパリティ・ビット付きカウンタであり、比較
回路はカウンタの値が比較値に一致したことを検出する
ものであり、パリティ比較回路はカウンタの値のパリテ
ィ・ビットと比較値のパリティ・ビット同士が一致した
ことを検出するためのものであり、誤り検出手段は比較
回路が一致を検出しているときにパリティ比較回路が不
一致を検出したことにより誤りの検出を行うものであ
る。
本発明では、比較回路がカウンタ値と比較値の一致を
検出している時に、これらのパリティ・ビット同士が一
致することをパリティ比較回路で検出し、もし不一致な
らば誤りを検出する。一般に、パリティ比較回路は、パ
リティ・チェック回路の数分の一の物量で実現できるの
で、従来例に比べて少ない物量で誤り検出が可能とな
る。
検出している時に、これらのパリティ・ビット同士が一
致することをパリティ比較回路で検出し、もし不一致な
らば誤りを検出する。一般に、パリティ比較回路は、パ
リティ・チェック回路の数分の一の物量で実現できるの
で、従来例に比べて少ない物量で誤り検出が可能とな
る。
第２図は本発明の一実施例を示す構成図である。同図
において、21はカウンタ、22は１加算回路、23は比較回
路、24は排他的論理和回路、25は否定回路、26はAND回
路をそれぞれ示している。
において、21はカウンタ、22は１加算回路、23は比較回
路、24は排他的論理和回路、25は否定回路、26はAND回
路をそれぞれ示している。
カウンタ21は、８ビットのデータに加えて１ビットの
パリティ・ビットを持つものであり、外部からのSET信
号の指示によりIN−DATA信号（８ビット＋１パリティ・
ビット）の内容が初期設定され、外部からのCOUNT信号
の指示により１加算回路22を通して内容が＋１される。
１加算回路22は、パリティ予測作成機能を備えており、
その構成を第３図に示す。カウンタ21の出力信号は、比
較回路23に入力されて比較データCOMP−DATA（８ビッ
ト）と比較され、一致すればEQUAL信号により外部に通
知する。更に、カウンタ21の値と比較データCOMP−DATA
が一致している時に両者のパリティ・ビットを排他的論
理和回路24により比較し、もし不一致ならば、ERROR信
号により外部に誤り検出を通知する。本実施例の構成で
は、カウンタ21の誤りに加えて比較回路23及びパリティ
比較回路24（排他的論理和回路）等の誤りも或る程度検
出できる。
パリティ・ビットを持つものであり、外部からのSET信
号の指示によりIN−DATA信号（８ビット＋１パリティ・
ビット）の内容が初期設定され、外部からのCOUNT信号
の指示により１加算回路22を通して内容が＋１される。
１加算回路22は、パリティ予測作成機能を備えており、
その構成を第３図に示す。カウンタ21の出力信号は、比
較回路23に入力されて比較データCOMP−DATA（８ビッ
ト）と比較され、一致すればEQUAL信号により外部に通
知する。更に、カウンタ21の値と比較データCOMP−DATA
が一致している時に両者のパリティ・ビットを排他的論
理和回路24により比較し、もし不一致ならば、ERROR信
号により外部に誤り検出を通知する。本実施例の構成で
は、カウンタ21の誤りに加えて比較回路23及びパリティ
比較回路24（排他的論理和回路）等の誤りも或る程度検
出できる。
第３図は１加算回路の構成例を示すものであるが、同
図において、27は８ビット加算回路、28は否定回路、29
ないし34はNAND回路、35はAND回路、36は排他的論理和
回路をそれぞれ示す。
図において、27は８ビット加算回路、28は否定回路、29
ないし34はNAND回路、35はAND回路、36は排他的論理和
回路をそれぞれ示す。
0000000 COUNTとは、COUNT信号が０のとき00000000、
COUNT信号が１のとき00000001を表す。パリティ出力作
成回路は、COUNT信号が１でCNTR0〜CNTR7がXXXXXXX0,XX
XXX011,XXX01111,X0111111の何れかのパターンの場合
に、＋１した結果のパリティ・ビットが反転する原理に
基づいて構成されている。
COUNT信号が１のとき00000001を表す。パリティ出力作
成回路は、COUNT信号が１でCNTR0〜CNTR7がXXXXXXX0,XX
XXX011,XXX01111,X0111111の何れかのパターンの場合
に、＋１した結果のパリティ・ビットが反転する原理に
基づいて構成されている。
第４図に本発明の他の実施例の構成を示す。同図にお
いて、37はレジスタを示す。なお、第２図と同一符号は
同一物を表す。
いて、37はレジスタを示す。なお、第２図と同一符号は
同一物を表す。
本実施例では、外部からの比較データCOMP−DATA（８
ビット＋１パリティ・ビット）がCOMPSET信号の指示に
よりレジスタ37に格納され、この値が比較データとして
使用される。それ以外の動作は第２図と全く同じであ
る。本実施例の構成では、カウンタ21の誤りに加えて、
レジスタ37や比較回路23、パリティ比較回路24の誤りも
或る程度検出できる。
ビット＋１パリティ・ビット）がCOMPSET信号の指示に
よりレジスタ37に格納され、この値が比較データとして
使用される。それ以外の動作は第２図と全く同じであ
る。本実施例の構成では、カウンタ21の誤りに加えて、
レジスタ37や比較回路23、パリティ比較回路24の誤りも
或る程度検出できる。
以上の説明から明らかなように、本発明によれば、従
来方式に比べて少ない物量で以てカウンタのパリティ・
チェックが可能となり、装置の小型化、低価格化および
高信頼性に効果がある。また、カウンタ以外の比較回路
等の誤りも或る程度検出できると言う効果も得られる。
来方式に比べて少ない物量で以てカウンタのパリティ・
チェックが可能となり、装置の小型化、低価格化および
高信頼性に効果がある。また、カウンタ以外の比較回路
等の誤りも或る程度検出できると言う効果も得られる。
第１図は本発明の原理説明図、第２図は本発明の一実施
例の構成を示すブロック図、第３図は本発明で使用され
る１加算回路の１例を示すブロック図、第４図は本発明
の他の実施例のブロック図、第５図は従来例の構成を示
すブロック図、第６図にパリティ・チェック回路の構成
例を示すブロック図である。 21……カウンタ、22……１加算回路、23……比較回路、
24……排他的論理和回路、25……否定回路、26……AND
回路、27……８ビット加算回路、28……否定回路、29な
いし34……NAND回路、35……AND回路、36……排他的論
理和回路、37……レジスタ。
例の構成を示すブロック図、第３図は本発明で使用され
る１加算回路の１例を示すブロック図、第４図は本発明
の他の実施例のブロック図、第５図は従来例の構成を示
すブロック図、第６図にパリティ・チェック回路の構成
例を示すブロック図である。 21……カウンタ、22……１加算回路、23……比較回路、
24……排他的論理和回路、25……否定回路、26……AND
回路、27……８ビット加算回路、28……否定回路、29な
いし34……NAND回路、35……AND回路、36……排他的論
理和回路、37……レジスタ。
Claims (1)
- 【請求項１】パリティ・ビット付きのカウンタ値を保持
し、外部からの指示に従ってカウンタ値およびカウンタ
値のパリティ・ビットを更新するカウンタと、 上記カウンタ値が予め設定された比較値と一致している
か，否かを検出する比較回路と、 上記カウンタ値のパリティ・ビットと比較値のパリティ
・ビットが不一致であるか，否かを検出するパリティ比
較回路と、 比較回路が一致を検出しているときにパリティ比較回路
が不一致を検出したことにより誤り検出を行う誤り検出
手段と を具備することを特徴とするカウンタの誤り検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211642A JP2558152B2 (ja) | 1988-08-26 | 1988-08-26 | カウンタの誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211642A JP2558152B2 (ja) | 1988-08-26 | 1988-08-26 | カウンタの誤り検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0260322A JPH0260322A (ja) | 1990-02-28 |
| JP2558152B2 true JP2558152B2 (ja) | 1996-11-27 |
Family
ID=16609159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211642A Expired - Lifetime JP2558152B2 (ja) | 1988-08-26 | 1988-08-26 | カウンタの誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558152B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194745A (ja) * | 1986-02-20 | 1987-08-27 | Nec Corp | 誤り訂正回路 |
| US4740971A (en) * | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
-
1988
- 1988-08-26 JP JP63211642A patent/JP2558152B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260322A (ja) | 1990-02-28 |
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