JP2000040081A

JP2000040081A - ベクトルデータ処理装置

Info

Publication number: JP2000040081A
Application number: JP10209093A
Authority: JP
Inventors: Toshihiko Nakamura; 俊彦中村
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1998-07-24
Filing date: 1998-07-24
Publication date: 2000-02-08

Abstract

(57)【要約】【課題】演算器で間欠障害が発生しても、ベクトルデ
ータに対する演算を再実行し、ジョブアボートを防ぐ。【解決手段】ベクトルレジスタ１１、１２に格納され
ているベクトルデータは、順次、毎サイクル、リードデ
ータレジスタ１１０、１２０に読み出され、演算器１４
で演算される。同時にベクトルデータから結果予測回路
１３で、演算結果に対するチェック情報（たとえばパリ
ティ）を作成し、比較回路１５により演算器１４で作成
されたチェック情報（パリティ）との比較を行う。比較
回路１５で不一致が検出されると、演算例外検出回路１
６では、無効演算例外の例外報告を出力し、デコーダ１
７で選択号を作成し、それにしたがって、選択回路１８
で、非数を選択、出力する。例外報告は、また、例外フ
ラグ保持レジスタ１９に格納される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はベクトルデータ処理
装置に関し、特に、障害発生時にジョブ中断を防ぐ機能
を持つベクトルデータ処理装置に関する。

【０００２】

【従来の技術】近年プロセッサ性能の向上、システム処
理性能の向上に伴って、単位時間あたりに処理できるデ
ータ量も飛躍的に増加してきている。また、微細化製造
技術の進歩により、ＬＳＩなどの集積回路の集積度が向
上し、加えてマシン動作周波数も非常に高速になってき
ており、金属配線の切断などの様な固定的な障害より
も、配線間のノイズやクロック信号のジッタなどの影響
により、一連のデータ処理の中の１要素だけの障害と言
うような、間欠的な障害が発生する割合が増加してきて
いる。このような状況の中で、高速・高性能・高信頼度
を有したシステムを提供することが要求されている。

【０００３】従来、計算機で発生した障害を検出する障
害検出回路は、障害報告を直接、障害処理装置や、診断
・サービスプロセッサに行うように構成されており、ハ
ードウェア障害を検出すると、プロセッサやシステムを
停止して障害処理を行うように構成されている。

【０００４】たとえば、「特開昭６３−１８８２４３号
公報」記載の技術は、障害による例外発生時に、システ
ムの使用状況、およびハードウェアに関する障害情報の
ログアウトを行えるようにしたものである。

【０００５】

【発明が解決しようとする課題】上述の従来の技術にお
いては、ハードウェアの障害情報のログ採取するため、
ジョブをアボート（中断）する構成をとっている。した
がって、数１０時間、数日あるいは数週間にわたり連続
処理を行うような大規模な処理で障害を検出した場合に
おいても、ジョブアボートを起こし、障害を発生したハ
ードウェア交換後に、再実行処理を行わなければならな
いという問題がある。

【０００６】本発明の目的は、システムや処理そのもの
を停止することなく、障害情報そのものを、演算例外と
し、結果データに例外処理時と同様なデータを用いるこ
とで、ジョブアボートを発生しない高信頼度のベクトル
浮動小数点データ処理装置を提供することである。

【０００７】

【課題を解決するための手段】本発明の第１のベクトル
データ処理装置は、ベクトルデータの要素の演算におい
て、ハードウェアの障害により演算結果が不正であると
判断された場合に、演算結果を非数とする手段を有す
る。

【０００８】本発明の第２のベクトルデータ処理装置
は、前記第１のベクトルデータ処理装置であって、前記
非数としての演算結果を算出されたベクトルデータに対
する演算を再実行することを特徴とする請求項１記載の
ベクトルデータ処理装置。

【０００９】本発明の第３のベクトルデータ処理装置
は、（ａ）演算の対象となる一連の順序づけられたベク
トルデータを格納し、命令で指定された要素数分の要素
を１マシンサイクルに１要素ずつ読み出し、命令におい
て結果を格納するものとして指定された場合には、演算
結果のベクトルデータを順に入力し指定された要素位置
に格納する第１のベクトルレジスタおよび第２のベクト
ルレジスタと、（ｂ）前記第１のベクトルレジスタから
読み出されたベクトルデータを格納する第１のリードデ
ータレジスタと、（ｃ）前記第２のベクトルレジスタか
ら読み出されたベクトルデータを格納する第２のリード
データレジスタと、（ｄ）前記第１のリードデータレジ
スタおよび前記第２のリードレジスタから供給されるベ
クトルデータを１マシンサイクルごとに入力し、命令で
指定される演算を施し、１マシンサイクルに１要素のデ
ータである演算結果を出力する演算器と、（ｅ）前記演
算器からの前記演算結果を格納する中間結果レジスタ
と、（ｆ）演算対象の要素となるベクトルデータを第１
のベクトルレジスタおよび第２のベクトルレジスタから
入力して、前記演算器による演算とは別のアルゴリズム
を用いて、前記演算結果のチェックを行うためのチェッ
ク情報を生成する結果予測回路と、（ｇ）前記演算器か
らの前記演算結果から結果予測回路のアルゴリズムに対
応したチェック情報を取り出し、前記結果予測回路が生
成したチェック情報との比較を行い一致するかどうかの
一致情報を出力する比較回路と、（ｈ）前記演算器から
の演算情報に基づいて演算規格に対応した演算例外を検
出し、かつ前記比較回路からの前記一致情報が不一致を
示す場合、無効演算例外とし、例外報告を生成する演算
例外検出回路と、（ｉ）前記演算例外検出回路からの前
記例外報告の内容に基づいて、最終的な演算結果を選択
するための選択信号を作成するデコーダと、（ｊ）前記
中間結果レジスタからの前記演算結果と複数の定数値と
を前記デコーダからの前記選択信号にしたがって選択
し、前記最終的な演算結果を出力する選択回路と、を有
する。

【００１０】本発明の第４のベクトルデータ処理装置
は、前記第３のベクトルデータ処理装置であって、
（ａ）前記演算例外検出回路からの前記例外報告を保持
する例外フラグ保持レジスタと、（ｂ）前記例外フラグ
保持レジスタ内の例外報告による割り込みを抑止するた
めの抑止情報を保持する割り込み抑止フラグと（ｃ）前
記例外フラグ保持レジスタおよび前記割り込み抑止フラ
グの内容にしたがって割り込みを発生させる割り込み指
示を生成する割り込み指示生成回路と、を有する。

【００１１】本発明の第５のベクトルデータ処理装置
は、前記第４のベクトルデータ処理装置であって、前記
例外フラグ保持レジスタを調べ、例外を検出すると、前
記最終的な演算結果のデータに非数が含まれるかどうか
を調べ、非数となったデータに対する演算を再実行する
手段を有する。

【００１２】本発明の第６のベクトルデータ処理装置
は、（ａ）演算の対象となる一連の順序づけられたベク
トルデータを格納し、命令で指定された要素数分の要素
を１マシンサイクルに１要素ずつ読み出し、命令におい
て結果を格納するものとして指定された場合には、演算
結果のベクトルデータを順に入力し指定された要素位置
に格納する第１のベクトルレジスタおよび第２のベクト
ルレジスタと、（ｂ）前記第１のベクトルレジスタから
読み出されたベクトルデータを格納する第１のリードデ
ータレジスタと、（ｃ）前記第２のベクトルレジスタか
ら読み出されたベクトルデータを格納する第２のリード
データレジスタと、（ｄ）前記第１のリードデータレジ
スタおよび前記第２のリードレジスタから供給されるベ
クトルデータを１マシンサイクルごとに入力し、命令で
指定される演算を施し、１マシンサイクルに１要素のデ
ータである演算結果を出力する演算器と、（ｅ）前記演
算器からの前記演算結果を格納する中間結果レジスタ
と、（ｆ）演算対象の要素となるベクトルデータを第１
のベクトルレジスタおよび第２のベクトルレジスタから
入力して、前記演算器による演算とは別のアルゴリズム
を用いて、前記演算結果のチェックを行うためのチェッ
ク情報を生成する結果予測回路と、（ｇ）前記演算器か
らの前記演算結果から結果予測回路のアルゴリズムに対
応したチェック情報を取り出し、前記結果予測回路が生
成したチェック情報との比較を行い一致するかどうかの
一致情報を出力する比較回路と、（ｈ）前記演算器から
の演算情報に基づいて演算規格に対応した演算例外を検
出し、かつ前記比較回路からの前記一致情報が不一致を
示す場合、障害を示す例外とし、例外報告を生成する演
算例外検出回路と、（ｉ）前記演算例外検出回路からの
前記例外報告の内容に基づいて、最終的な演算結果を選
択するための選択信号を作成するデコーダと、（ｊ）前
記中間結果レジスタからの前記演算結果と複数の定数値
とを前記デコーダからの前記選択信号にしたがって選択
し、前記障害を示す例外が発生した場合には、通常の非
数とは異なる別の非数を選択し、前記最終的な演算結果
を出力する選択回路と、を有する。

【００１３】本発明の第７のベクトルデータ処理装置
は、前記第６のベクトルデータ処理装置であって、
（ａ）前記演算例外検出回路からの前記例外報告を保持
する例外フラグ保持レジスタと、（ｂ）前記例外フラグ
保持レジスタ内の例外報告による割り込みを抑止するた
めの抑止情報を保持する割り込み抑止フラグと（ｃ）前
記例外フラグ保持レジスタおよび前記割り込み抑止フラ
グの内容にしたがって割り込みを発生させる割り込み指
示を生成する割り込み指示生成回路と、を有する。

【００１４】本発明の第８のベクトルデータ処理装置
は、前記第７のベクトルデータ処理装置であって、前記
例外フラグ保持レジスタを調べ、前記障害を示す例外を
検出すると、前記最終的な演算結果のデータに非数が含
まれるかどうかを調べ、非数となったデータに対する演
算を再実行する手段を有する。

【００１５】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は、本発
明の第１の実施の形態を示すブロック図である。図１を
参照すると、本発明の第１の実施の形態は、主記憶（図
示せず）に接続され、演算の対象となる一連の順序づけ
られたベクトルデータを格納し、命令で指定された要素
数分の要素を１マシンサイクルに１要素ずつ読み出し、
順に演算器１４に対して供給を行い、命令において結果
レジスタとして指定された場合には、演算結果のベクト
ルデータを順に入力し、指定された要素位置に格納する
ベクトルレジスタ１１およびベクトルレジスタ１２と、
ベクトルレジスタ１１から読み出されたデータを格納す
るリードデータレジスタ１１０と、ベクトルレジスタ１
２から読み出されたデータを格納するリードデータレジ
スタ１２０と、リードデータレジスタ１１０、１２０に
接続され、リードデータレジスタ１１０、１２０から供
給されるベクトルデータに対して、命令で指定される演
算を施し、１マシンサイクルに１組の演算対象要素であ
るベクトルデータを入力し、１マシンサイクルに１要素
の結果を出力するパイプライン構成の演算器１４と、演
算器１４の出力である演算結果を格納する中間結果レジ
スタ１４０と、演算対象要素となるベクトルデータを入
力して、演算とは別のアルゴリズムを用いて、演算結果
のチェックを行うためのチェック情報を生成する結果予
測回路１３と、演算器１４が生成した演算結果から結果
予測回路１３のアルゴリズムに対応したチェック情報
（たとえば、パリティプレディクションにおけるパリテ
ィや、モジュロ３における剰余）を取り出し、結果予測
回路１３が生成したチェック情報との比較を行い不一致
であれば障害情報を出力する比較回路１５と、ＩＥＥＥ
７５４演算規格に対応した演算例外（ＩＥＥＥ７５４演
算規格で定められている例外としては、無効演算、ゼロ
除算、オーバーフロー、アンダーフロー、精度落ちがあ
る）を演算器１４からの演算情報および比較回路１５か
らの障害情報に基づいて検出し、例外報告を生成する演
算例外検出回路１６と、演算例外検出回路１６から出力
される例外報告を基に、最終的な演算結果を選択するた
めの選択信号を作成し選択回路１８に出力するデコーダ
１７と、中間結果レジスタ１４０から出力される演算結
果と５個の定数値とをデコーダ１７から送出される選択
信号にしたがって選択し、最終的な演算結果を出力する
選択回路１８と、演算例外検出回路１６からの例外報告
を保持する例外フラグ保持レジスタ１９と、例外フラグ
保持レジスタ１９内の例外報告による割り込みを抑止す
るための抑止情報を保持する割り込み抑止フラグ２０
と、例外フラグ保持レジスタ１９および割り込み抑止フ
ラグ２０にしたがって割り込みを発生させる割り込み指
示を生成する割り込み指示生成回路２１とから構成され
る。

【００１６】ここで、演算器１４からの演算情報とは、
（１）無効演算例外に対しては、演算対象となる入力デ
ータが特定の指定されたデータであるか否かを示す情
報、すなわち、報告型非数、無限大、“０”および各符
号を示す情報であり、（２）ゼロ除算例外に対しては、
被除数が“０”ではない通常の有限値であることを示す
情報と、除数が“０”であることを示す情報であり、
（３）浮動小数点オーバーフロー例外に対しては、演算
中の指数値の情報、および仮数部からの桁上がりの情報
であり、（４）浮動小数点アンダーフロー例外に対して
は、演算中の指数値の情報、および仮数部の上位桁から
有効桁までの間のゼロの数をカウントしたリーディング
ゼロカウント値の情報であり、（５）精度落ち例外に対
しては、仮数部の下位桁で演算結果の有効桁からあふれ
る桁部分に値が有るか否かを示す情報である。

【００１７】また、演算器１４の動作が保証できないよ
うな障害が結果予測回路１３ならびに比較回路１５によ
って検出された場合は、比較回路１５は、演算例外検出
回路１６に障害情報を送出し、演算例外検出回路１６
は、無効演算例外を例外報告として出力する。

【００１８】詳細には、ＩＥＥＥ７５４演算規格による
と、「報告型非数（ｓｉｇｎａｌｉｎｇＮａＮ）との
演算」、「異符号の無限大同士の加算あるいは同符号の
無限大同士の減算」、「無限大と０の乗算」、「０÷０
または無限大÷無限大の除算」、および「非数との比較
演算」の５つの場合に無効演算例外を発生し、その結果
を非報告型非数（ｑｕｉｔｅＮａＮ）とするように定
められている。本発明の第１の実施の形態においては、
これに加えて障害検出時も同様にして無効演算例外を発
生しその結果として非報告型非数を出力する。

【００１９】次に、例外フラグ保持レジスタ１９、割り
込み抑止フラグ２０、および割り込み指示生成回路２１
の詳細について図２を参照して説明する。図２は、例外
フラグ保持レジスタ１９、割り込み抑止フラグ２０、お
よび割り込み指示生成回路２１を示す詳細ブロック図で
ある。図２を参照すると、例外フラグ保持レジスタ１９
は、演算例外検出回路１６からの例外報告（無効演算例
外、ゼロ除算例外、オーバーフロー例外、アンダーフロ
ー例外、および精度落ち例外）をビットごとに保持する
レジスタである。

【００２０】また、割り込み抑止フラグ２０は、例外フ
ラグ保持レジスタ１９の各ビットに対応する割り込み抑
止のためのフラグを保持するレジスタである。割り込み
を抑止する場合には、対応するフラグを“０”に設定す
る。この設定は、設定用の命令の実行により行われる。

【００２１】また、割り込み指示生成回路２１は、例外
フラグ保持レジスタ１９および割り込み抑止フラグ２０
の対応する出力同士の論理積をＡＮＤ回路で作成し、論
理積のすべての論理和をＯＲ回路で作成し、割り込み指
示として出力する回路である。

【００２２】次に、本発明の実施の形態の動作について
図面を参照して説明する。結果予測回路１３のアルゴリ
ズムがパリティプレディクションの場合について説明す
る。たとえば、ＦＯＲＴＲＡＮプログラム上の記述にお
いて、ＤＯ１０Ｉ＝０，１００Ｃ（Ｉ）＝Ａ（Ｉ）
＋Ｂ（Ｉ）１０ＣＯＮＴＩＮＵＥとコーディングされ
た演算を実施する場合、主記憶上にある配列を演算（加
算）するために、まず配列のデータをベクトルレジスタ
１１、１２にそれぞれロードする。すなわち、ベクトル
レジスタ１１には、配列Ａ＝｛ａ０，ａ１，ａ２，ａ
３，ａ４，…，ａ９９｝が、ベクトルレジスタ１２に
は、配列Ｂ＝｛ｂ０，ｂ１，ｂ２，ｂ３，ｂ４，…，ｂ
９９｝が、それぞれ１００要素ずつ格納される。

【００２３】そして、加算結果として、配列Ｃ＝｛ａ０
＋ｂ０，ａ１＋ｂ１，ａ２＋ｂ２，ａ３＋ｂ３，ａ４＋
ｂ４，…，ａ９９＋ｂ９９｝を算出する。それぞれに格
納されている配列データの各要素を順に読み出しリード
データレジスタ１１０、１２０に供給する。すなわち、
第１マシンサイクルでは、要素ａ０とｂ０を、第２マシ
ンサイクルでは要素ａ１とｂ２を、以下同様にして第１
００マシンサイクルで要素ａ９９とｂ９９を読み出すま
で、読み出しと供給を行う。

【００２４】演算器１４においては、加算命令とその時
の丸めモードなど演算に必要となる情報と起動が命令制
御部（図示せず）から供給され、上述した各要素の組が
順にリードデータレジスタ１１０、１２０から入力され
加算が実行される。

【００２５】演算器１４の出力の演算結果は、サイクル
ごとに中間結果レジスタ１４０に格納される。

【００２６】結果予測回路１３は、リードデータレジス
タ１１０およびリードデータレジスタ１２０から順に供
給される各データ、またはデータに付随したパリティを
入力してパリティプレディクションのアルゴリズムに基
づいて加算結果のパリティを算出して出力する。出力す
るタイミングは演算器１４から出力される対応する加算
結果に同期している。

【００２７】比較回路１５は、演算器１４から出力され
る加算結果と結果予測回路１３から出力されるパリティ
を入力して、パリティの対応するビットを比較し、加算
動作の正当性のチェックを行う。

【００２８】演算例外検出回路１６は、各種の演算例外
の検出を各要素に対応して行うとともに、比較回路１５
から出力される正当性のチェック結果を入力し、動作不
正の情報を検出すると、演算例外が無い演算結果に対し
ても、無効演算例外の例外報告する。また、演算例外検
出回路１６は、内部にレジスタをもっており、中間結果
レジスタ１４０の内容に対応する例外報告がサイクルご
とに保持される。

【００２９】デコーダ１７は、演算例外検出回路１６か
らの例外報告に基づいて、最終的な演算結果を選択する
選択回路１８の選択信号を作成する。

【００３０】選択回路１８は、デコーダ１７からの選択
信号に基づいて、中間結果レジスタ１４０から出力され
る加算結果に対して、動作不正が検出された対応する要
素に対して非数を選択し出力する。したがって、たとえ
ば、第３要素に動作不正が検出されたとすると、結果配
列Ｃは、｛ａ０＋ｂ０，ａ１＋ｂ１，ａ２＋ｂ２，Ｎａ
Ｎ，ａ４＋ｂ４，…，ａ９９＋ｂ９９｝となる。

【００３１】例外フラグ保持レジスタ１９は、演算例外
検出回路１６からの例外報告を各ビットごとに保持す
る。

【００３２】割り込み指示生成回路２１は、例外フラグ
保持レジスタ１９からの出力である例外報告と、割り込
み抑止フラグ２０の出力とから割り込み指示を作成す
る。割り込み抑止フラグ２０の無効演算例外のビットが
“０”であると、演算器１４で動作不正が発生し、演算
結果として非数が出力された場合にも、割り込み指示は
生成されない。

【００３３】プログラム状態語が割り込みを許可してい
る場合では、割り込みを受けて割り込み処理を行い、ま
た割り込みを許可しない場合は引き続き後続の命令を実
行する。

【００３４】最終的な演算結果の、非数は後続の演算処
理においても非数のまま伝搬される。

【００３５】次に、本発明の第１の実施の形態の動作に
ついて図３を参照してさらに詳細に説明する。図３は、
本発明の第１の実施の形態の動作を示すタイムチャート
である。図３を参照すると、ベクトルレジスタ１１のリ
ードアドレス、ベクトルレジスタ１２のリードアドレ
ス、リードデータレジスタ１１０、１２０の内容、演算
器１４の出力である演算結果、選択回路１８の出力、例
外フラグ保持レジスタ１９の無効演算例外のビットが示
されている。

【００３６】まず、命令の起動に応じて、ベクトルレジ
スタ１１、１２それぞれの読み出しを指定するリードア
ドレスを初期アドレスに設定する。すなわち、リードア
ドレスを両方とも、“０”に設定する（図３Ｔ１）。こ
のリードアドレスは、１マシンサイクルごとに“１”ず
つ加算され、この加算は命令で指定される要素数に達す
るまで繰り返される。

【００３７】ベクトルレジスタ１１、１２には、このリ
ードアドレスの値に応じて対応するデータが読み出され
格納される。すなわち、リードデータレジスタ１１０に
ベクトルレジスタ１１の要素０番のデータａ０を、ま
た、リードデータレジスタ１２０にベクトルレジスタ１
２の要素０番のデータｂ０が格納される（図３Ｔ２）。

【００３８】以下、順にリードデータレジスタ１１０に
はａ１、ａ２、ａ３、・・・が、リードデータレジスタ
１２０にはｂ１、ｂ２、ｂ３、・・・が読み出され格納
される。

【００３９】演算器１４は、リードデータレジスタ１１
０に格納されているデータを第１オペランド、リードデ
ータレジスタ１２０に格納されているデータを第２オペ
ランドとして、命令で指定される演算（ここでは加算）
を施す処理を行う。１マシンサイクルで加算が可能であ
る場合について説明する。サイクルＴ２で演算器１４に
入力されたオペランドは、演算器１４からａ０＋ｂ０と
して出力される（図３Ｔ３）。

【００４０】演算器１４は、パイプラインに構成され、
以降、順に、ａ１＋ｂ１（図３Ｔ４）、ａ２＋ｂ２（図
３Ｔ５）、ａ３＋ｂ３（図３Ｔ６）、・・・を出力す
る。

【００４１】次に、演算器１４の出力は、順次、ａ０＋
ｂ０（図３Ｔ４）、ａ１＋ｂ１（図３Ｔ５）、ａ２＋ｂ
２（図３Ｔ６）、ａ３＋ｂ３（図３Ｔ７）、・・・のよ
うに中間結果レジスタ１４０に格納される。

【００４２】演算器１４にデータが入力されるのと同時
に、結果予測回路１３にもデータが入力され、パリティ
プレディクションによりパリティが生成される。このパ
リティは、サイクルごとに演算器１４からのパリティと
比較回路１５で比較される。ａ３＋ｂ３の演算で演算器
１４が障害を発生すると、比較結果は不一致となる（図
３Ｔ６）。

【００４３】演算例外検出回路１６は、演算器１４から
の演算情報および比較回路１５からの比較結果により例
外報告を毎サイクル作成する。この場合、比較回路１５
からのａ３＋ｂ３に対する比較結果（不一致を示す）に
より、無効演算の例外報告を作成する（図３Ｔ７）。

【００４４】選択回路１８は、中間結果レジスタ１４０
の出力である演算結果を１マシンサイクルごとに入力
し、演算例外検出回路１６からの例外報告からデコーダ
１７により作成された選択信号にしたがって、最終的な
演算結果を１サイクルごとに出力する。ａ０＋ｂ０（図
３Ｔ５）、ａ１＋ｂ１（図３Ｔ６）、ａ２＋ｂ２（図３
Ｔ７）の順に最終的な結果を出力し、ａ３＋ｂ３に関し
ては、非数が出力される（図３Ｔ８）。

【００４５】また、例外フラグ保持レジスタ１９は、演
算例外検出回路１６からの例外報告により、無効演算例
外のビットを“１”にセットする（図３Ｔ８）。例外フ
ラグ保持レジスタ１９はソフトウェアによって値のリセ
ットを行うように構成されており、ソフトウェアからリ
セット指示があるまで、値“１”を保持し続ける。

【００４６】割り込み抑止フラグ２０は、全ビットが
“０”に設定されているので、割り込み指示は発行され
ない。

【００４７】次に、ＤＯ１０Ｉ＝０，１００Ｃ
（Ｉ）＝Ａ（Ｉ）＋Ｂ（Ｉ）１０ＣＯＮＴＩＮＵＥの
実行が終了すると、システムは、例外フラグ保持レジス
タ１９を調べ、“１”を検出すると、結果のデータに非
数が含まれるかどうかを調べ（たとえば、非数検出命令
を用いて）、非数となったデータのみに対する演算を最
初から再実行し、正しい演算結果を算出する。

【００４８】このようにして、不正な結果を算出したジ
ョブのジョブアボートを防ぐことができる。

【００４９】次に、本発明の第２の実施の形態について
説明する。本発明の第２の実施の形態は、障害報告を行
うのに、本発明の第１の実施の形態のように無効演算例
外を用いずに、演算例外検出回路１６で、障害報告の情
報を作成し、この情報にしたがって、ビットを例外フラ
グ保持に新規に設けることにより、ソフトウェアによる
切り分けを容易にする構成をとる。

【００５０】また、本発明の第１の実施の形態では、非
数をその障害発生の結果として出力するが、ＩＥＥＥ７
５４演算規格においては、非数の定義としては、指数部
が最大値で、仮数部が非零値であると定められているの
で、障害発生時の結果となる非数と正常動作として検出
した無効演算例外の結果となる非数と、それぞれ異なる
フォーマットで定義できる。したがって、選択回路１８
の入力となる非数に２種類の非数を用意し、障害検出状
態により選択する非数をそれぞれ対応する非数を出力す
るように構成する。

【００５１】すなわち、結果予測回路１３と比較回路１
５において、障害を検出せず正常な演算が行われたと判
断され、かつ上述した無効演算例外の対象となる演算が
実行されたと演算例外検出回路１６で判断されたときに
は、無効演算例外の例外報告を出力し、選択回路１８に
おいては正常動作非数を選択するようにする。結果予測
回路１３および比較回路１５において障害を検出したと
判断したときには、演算例外検出回路１６は、障害動作
の無効演算例外の報告を行うように指示を出力し、選択
回路１８においては障害動作を示す非数を選択するよう
にする。したがって、比較命令や分岐命令の被比較デー
タに障害動作を示す非数を用意することによって、ソフ
トウェアから容易に障害発生したデータか否かの判断を
行うことが可能となる。

【００５２】

【発明の効果】本発明の第１の効果は、少ないハードウ
ェア量で、致命的なジョブアボートを防ぎ、高い信頼性
を実現できることである。

【００５３】その理由は、障害が発生した演算結果を非
数として出力し、後で非数を算出した演算を再実行し、
正しい演算結果を算出するからである。

【００５４】第２の効果は、演算の再実行が短時間で実
行できることである。

【００５５】その理由は、演算の障害が発生した演算結
果のデータのみに関して演算の再実行を行うからであ
る。

【００５６】第３の効果は、間欠障害によるジョブアボ
ートを回避できることである。

【００５７】その理由は、障害が発生した演算結果を非
数として出力し、後で非数を算出した演算を再実行し、
正しい演算結果を算出するからである。

【００５８】第４の効果は、障害発生による非数である
のか演算による結果の非数であるのかが容易に判別でき
ることである。

【００５９】その理由は、本発明の第２の実施の形態の
ように、両方の場合に対応する異なる非数を用意するか
らである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】図１の例外報告の処理を行う回路の詳細ブロッ
ク図である。

【図３】本発明の第１の実施の形態の動作を示すタイム
チャートである。

【符号の説明】

１１ベクトルレジスタ１２ベクトルレジスタ１３結果予測回路１４演算器１５比較回路１６演算例外検出回路１７デコーダ１８選択回路１９例外フラグ保持レジスタ２０割り込み抑止フラグ２１割り込み指示生成回路１１０リードデータレジスタ１２０リードデータレジスタ１４０中間結果レジスタ

Claims

【特許請求の範囲】

【請求項１】ベクトルデータの要素の演算において、
ハードウェアの障害により演算結果が不正であると判断
された場合に、演算結果を非数とする手段を有すること
をベクトルデータ処理装置。
【請求項２】前記非数としての演算結果を算出された
ベクトルデータに対する演算を再実行することを特徴と
する請求項１記載のベクトルデータ処理装置。
【請求項３】（ａ）演算の対象となる一連の順序づけら
れたベクトルデータを格納し、命令で指定された要素数
分の要素を１マシンサイクルに１要素ずつ読み出し、命
令において結果を格納するものとして指定された場合に
は、演算結果のベクトルデータを順に入力し指定された
要素位置に格納する第１のベクトルレジスタおよび第２
のベクトルレジスタと、（ｂ）前記第１のベクトルレジ
スタから読み出されたベクトルデータを格納する第１の
リードデータレジスタと、（ｃ）前記第２のベクトルレ
ジスタから読み出されたベクトルデータを格納する第２
のリードデータレジスタと、（ｄ）前記第１のリードデ
ータレジスタおよび前記第２のリードレジスタから供給
されるベクトルデータを１マシンサイクルごとに入力
し、命令で指定される演算を施し、１マシンサイクルに
１要素のデータである演算結果を出力する演算器と、
（ｅ）前記演算器からの前記演算結果を格納する中間結
果レジスタと、（ｆ）演算対象の要素となるベクトルデ
ータを第１のベクトルレジスタおよび第２のベクトルレ
ジスタから入力して、前記演算器による演算とは別のア
ルゴリズムを用いて、前記演算結果のチェックを行うた
めのチェック情報を生成する結果予測回路と、（ｇ）前
記演算器からの前記演算結果から結果予測回路のアルゴ
リズムに対応したチェック情報を取り出し、前記結果予
測回路が生成したチェック情報との比較を行い一致する
かどうかの一致情報を出力する比較回路と、（ｈ）前記
演算器からの演算情報に基づいて演算規格に対応した演
算例外を検出し、かつ前記比較回路からの前記一致情報
が不一致を示す場合、無効演算例外とし、例外報告を生
成する演算例外検出回路と、（ｉ）前記演算例外検出回
路からの前記例外報告の内容に基づいて、最終的な演算
結果を選択するための選択信号を作成するデコーダと、
（ｊ）前記中間結果レジスタからの前記演算結果と複数
の定数値とを前記デコーダからの前記選択信号にしたが
って選択し、前記最終的な演算結果を出力する選択回路
と、を有することを特徴とするベクトルデータ処理装
置。
【請求項４】（ａ）前記演算例外検出回路からの前記例
外報告を保持する例外フラグ保持レジスタと、（ｂ）前
記例外フラグ保持レジスタ内の例外報告による割り込み
を抑止するための抑止情報を保持する割り込み抑止フラ
グと（ｃ）前記例外フラグ保持レジスタおよび前記割り
込み抑止フラグの内容にしたがって割り込みを発生させ
る割り込み指示を生成する割り込み指示生成回路と、を
有することを特徴とする請求項３記載のベクトルデータ
処理装置。
【請求項５】前記例外フラグ保持レジスタを調べ、例
外を検出すると、前記最終的な演算結果のデータに非数
が含まれるかどうかを調べ、非数となったデータに対す
る演算を再実行する手段を有することを特徴とする請求
項４記載のベクトルデータ処理装置。
【請求項６】（ａ）演算の対象となる一連の順序づけら
れたベクトルデータを格納し、命令で指定された要素数
分の要素を１マシンサイクルに１要素ずつ読み出し、命
令において結果を格納するものとして指定された場合に
は、演算結果のベクトルデータを順に入力し指定された
要素位置に格納する第１のベクトルレジスタおよび第２
のベクトルレジスタと、（ｂ）前記第１のベクトルレジ
スタから読み出されたベクトルデータを格納する第１の
リードデータレジスタと、（ｃ）前記第２のベクトルレ
ジスタから読み出されたベクトルデータを格納する第２
のリードデータレジスタと、（ｄ）前記第１のリードデ
ータレジスタおよび前記第２のリードレジスタから供給
されるベクトルデータを１マシンサイクルごとに入力
し、命令で指定される演算を施し、１マシンサイクルに
１要素のデータである演算結果を出力する演算器と、
（ｅ）前記演算器からの前記演算結果を格納する中間結
果レジスタと、（ｆ）演算対象の要素となるベクトルデ
ータを第１のベクトルレジスタおよび第２のベクトルレ
ジスタから入力して、前記演算器による演算とは別のア
ルゴリズムを用いて、前記演算結果のチェックを行うた
めのチェック情報を生成する結果予測回路と、（ｇ）前
記演算器からの前記演算結果から結果予測回路のアルゴ
リズムに対応したチェック情報を取り出し、前記結果予
測回路が生成したチェック情報との比較を行い一致する
かどうかの一致情報を出力する比較回路と、（ｈ）前記
演算器からの演算情報に基づいて演算規格に対応した演
算例外を検出し、かつ前記比較回路からの前記一致情報
が不一致を示す場合、障害を示す例外とし、例外報告を
生成する演算例外検出回路と、（ｉ）前記演算例外検出
回路からの前記例外報告の内容に基づいて、最終的な演
算結果を選択するための選択信号を作成するデコーダ
と、（ｊ）前記中間結果レジスタからの前記演算結果と
複数の定数値とを前記デコーダからの前記選択信号にし
たがって選択し、前記障害を示す例外が発生した場合に
は、通常の非数とは異なる別の非数を選択し、前記最終
的な演算結果を出力する選択回路と、を有することを特
徴とするベクトルデータ処理装置。
【請求項７】（ａ）前記演算例外検出回路からの前記例
外報告を保持する例外フラグ保持レジスタと、（ｂ）前
記例外フラグ保持レジスタ内の例外報告による割り込み
を抑止するための抑止情報を保持する割り込み抑止フラ
グと（ｃ）前記例外フラグ保持レジスタおよび前記割り
込み抑止フラグの内容にしたがって割り込みを発生させ
る割り込み指示を生成する割り込み指示生成回路と、を
有することを特徴とする請求項６記載のベクトルデータ
処理装置。
【請求項８】前記例外フラグ保持レジスタを調べ、前
記障害を示す例外を検出すると、前記最終的な演算結果
のデータに非数が含まれるかどうかを調べ、非数となっ
たデータに対する演算を再実行する手段を有することを
特徴とする請求項７記載のベクトルデータ処理装置。