JPS621049A - メモリのアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリのアクセス制御方式であって、マイクロプログラ
ム及びオペランドを格納する制御メモリ装置から、マイ
クロ命令又はオペランドをフェッチする際に誤りが発生
すると、誤りを命令とオペランドとに切分け、命令の誤
りを制御メモリ内のマイクロ命令群の写しを有するシス
テムメモリ装置によって救済し、システムを継続して運
用することが可能となる。

〔産業上の利用分野〕

本発明は、制御メモリと該制御メモリの内容を一部にコ
ピーしであるシステムメモリ装置を有するデータ処理シ
ステムにおいて、制御メモリからのフェッチ中にエラー
が発生すると、該エラーの発生が命令フェッチ中、オペ
ランドアクセス中のいずれであるかを識別して、マイク
ロ命令フェッチ中であれば、該マイクロ命令をシステム
メモリからコピーしてくることでα線等により制御メモ
リで発生したソフトエラーを救済するメモリのアクセス
制御方式に関するものである。

プロセッサは、一般に制御メモリに格納されたマイクロ
プログラムによって運用されている。一方制御メモリに
は、格納するデータの正誤を示すパリティビットを付加
し、又システムメモリにはエラー訂正符号をも格納して
いる。

従って、プロセッサは、プログラムをフェッチして、こ
れを実行するのに、パリティビットが誤りであるとマシ
ンチェック割込みを発生し、処理を中断して、該誤りに
対処している。

ところが、この制御メモリの誤り（エラー）はα線等の
エラーであり、エラー率は高いが、書き直すことによっ
て正常となるソフトエラーが多い。

従ってソフトエラーに基づくマシンチェック割込みの救
済の行えるメモリのアクセス制御方式が要望されている
。

〔従来の技術〕

第６図は従来のメモリのアクセス制御方式を示すブロッ
ク図である。制御メモリ装置１は、例えば１６ビツトの
命令やデータと、各々の読出した際の内容の正誤をチェ
ックするためのパリティビットとを格納している。この
制御メモリ装置１とプロセッサ２０は、アドレスバスＡ
とリード・データバスＢとライト・データバスＣとによ
って接続されている。

プロセッサ２０は、制御メモリ装置１からフェッチした
命令を格納する命令レジスタ６と、リード・データバス
Ｂのデータのパリティエラーをチェックするチェフカ７
と、チェフカ７の状態を保持するフリップフロツブ回路
（ＦＦ）　８と、命令の中にオペランドリードの指定が
あると、そのオペランド・データを格納するオペランド
・レジスタ９と、オペランド・ライトの指定があると書
込みを行うデータを格納するオペランド・レジスタ１０
と、プログラム及びオペランドのアドレスを示すプログ
ラム・カウンタ１）とオペランド・アドレスレジスタ１
２と、プログラムカウンタ１）及びオペランドアドレス
レジスタ１２とを切換える切換器１３とで構成されてい
る。

この従来の方式にては、制御メモリ装置ｌからフェッチ
された命令又はオペランドにパリティエラーが発生する
と、チェッカ７は、フリップフロツブ回路８をセットし
て、マシンチェック割込みを発生する。

マシンチェック割込み処理では、プロセッサはエラー内
容を有する制御メモリ装置１を正常に復元できず、処理
を中断せざるを得ないと云う問題が生ずる。

〔発明が解決しようとする問題点〕

この従来の方式では、メモリ装置上のプログラムをフェ
ッチする際のエラーは、マシンチェック割込みが発生し
、それが回復できるエラーでないために、処理が中断さ
れると云う問題が生じる。

本発明はこのような問題に対処するために創作されたも
ので、メモリ装置のフェッチ時のメモリのアクセス制御
方式を提供することを目的とするものである。

Ｃ問題点を解決するための手段〕 システムに、制御メモリ装置と同じマイクロ命令群を格
納するシステムメモリ装置と、制御メモリ装置からの読
出しデータの誤り検出手段と、誤りをプログラムとオペ
ランドとに切分ける切分手段とを設ける構成とする。

〔作用〕

検出手段が見いだした制御メモリ装置のプログラム誤り
を切分手段によって切分けて、それがマイクロ命令フェ
ッチ時に該当する時、該当するマイクロ命令をシステム
メモリ装置によって、制御メモリ装置内にコピーするの
である。

〔実施例〕

第１図は本発明の実施例であって、従来例と同一個所は
同符合を用いる。異なる部分は、システムメモリ装置３
と誤り検出手段４と切分手段５とマイクロ命令フェッチ
エラー回復手段１４とを設けた点にある。

システムメモリ装置３は、制御メモリ装置１に格納され
ている同一のマイクロプログラムを格納している。シス
テムメモリ装置３は制御メモリ装置１のコピーが存在す
るものであればよ（、例えばＲＯＭ　、低速アクセスメ
モリ、磁気ディスク装置等であっても良いが、最適実施
例としては、処理されるソフトウェアが格納される一般
には主記憶装置とも呼ばれるＲＡＭである。なお、この
システムメモリ装置３のマイクロプログラム領域は、制
御メモリ装置ｌのアドレスと対応させるため、第２図に
示されるようにポインタを存在させている。

即ち、制御メモリ装置１のアドレスにポインタ値Ｐを加
えれば、当該制御メモリ装置１のアドレス内容のコピー
が存在するシステムメモリ装置３のアドレスになる。

即ち、第２図に示すように、システムメモリ装置３は、
ソフトウェアと制御メモリ装置１のファームウェアをコ
ピーしたプログラムを内在しており、上記したようにポ
インタＰによって、制御メモリ装置のアドレスとシステ
ムメモリ装置のアドレスの同一化が図られている。

なお、システムメモリ装置３はＥＣＣ回路１５が設けて
あり、α線等によるエラーは、訂正されて保証されてい
る。

一方制御メモリ装置１は、パリティが付与されている。

従って、プロセッサ２は制御メモリ装置１のアドレスに
対応するシステムメモリ装置３のプログラムの検索が可
能であると共に、誤り検出手段４は、制御メモリ装置１
からマイクロ命令又はオペランドをフェッチした際に、
パリティのチェックを行う。

但し、この誤り検出手段４は、マイクロ命令とオペラン
ドのフェッチに応じて、切分手段５を作動させる。即ち
、マイクロ命令フェッチ時のエラーだと、フリップフロ
ップ回路５−１、オペランドのフェッチだと、フリップ
フロップ回路５−２をそれぞれセットする。

フリップフロップ回路５−１　と５−２との出力はオワ
回路５−３に入力され、オワ回路５−３の出力、即ち、
がマシンチェック割込みとなる。

切分手段５がセントされると、それぞれに対応した、例
えば、マイクロ命令フェッチ時のフリップフロップ回路
５−１に対応したプログラム・カウンタ１）がセーブさ
れ、エラーとなったアドレスを保留する。そして、命令
フェッチェラー回復手段１４は、切換器１３によって保
留されたアドレスにポインタ値Ｐを加えて、システムメ
モリ装置３をアクセスして、その内容を制御メモリ装置
１に書込みを行い、制御メモリ装置１を復元する。これ
により制御メモリ装置１の内容のエラーを救済する。

なお、オペランドをリードした時に、パリティ・エラー
が発生すると、従来の場合と同じで障害ダウンとなる。

この場合、エラーを発生した制御メモリの領域は、オペ
ランド領域であるため、プログラム自身がオペランドの
内容を変更している故に、゛システムメモリ装置３の中
にコピーがないので回復はできないのである。

即ち、この場合はシステムメモリ装置の内容と制御メモ
リ装置の内容と一致しなくなり、復元できないので処理
を中断し、エラーとしている。然しこの場合には、プロ
グラムに異常がないために、そのジョブのみを打切れば
、他のジョブを続行することができる。

第３図は上記動作フロー図である。即ち、通常の動作で
は、命令フェッチ（１）、命令実行（２）が、制御メモ
リ装置１を用いて繰り返されている。これはマイクロ命
令であるため、実質的には、システムメモリ装置内にあ
るソフトウェア（プログラム）が順次、実行されている
ことになる。

この制御メモリ装置１からの読出し内容には、パリティ
ビットが付与されており、パリティチェックで読出し内
容の正誤がチェックされる。このチェック結果でエラー
があると、前述の通り、ＦＦ５−１又５−２がセットさ
れ、マシンチェック割込み（３）が発生すると、フログ
ラムカウンタをセーブすると共に、ステータスレジスタ
をセーブする（５）。

次ぎにオペランド・アドレスレジスタをセーブする（６
）。ステータスレジスタの分析を行い（７）、フェッチ
中のパリティエラーであるかを調べる（８）。

フェッチ中でなく、オペランド・ホアクセス中のパリテ
ィエラーであると（９）、復旧不可能なフラグを立てる
（１０）。

フェッチ中のパリティエラーであると（８）、セーブさ
れたプログラムカウンタよりエラーのあったアドレスを
見つける（１））。このアドレスに該当するシステムメ
モリから読出しを行い（１２）、制御メモリの書直しを
する（１３）。

第４図は切分手段であり、切分手段５は検出手段４にて
検出されたパリティエラーがあると、論理“１゛をアン
ド回路５−３．５−４の一方入力となる。

命令レジスタ６とオペランドレジスタ９の内容に起因す
るものであるかをテコ−１−回路５−５で切分けてシー
ケンス回路５−６を介して、命令レジスタに起因する時
はアンド回路の５−３の入力を論理゛１′　とする。即
ち、命令の場合にはＦＦ回路５−１、オペランドの時は
、ＦＦ回路５−２がそれぞれ論理゛１“を出力する。

第５図は本発明の他の実施例であり、実施例と異なるの
は、プロセッサ２が制御メモリ装置１に書込みを行った
際に、その書込み履歴を記録する記録メモリ１４を設け
たことである。

この記録メモリＨＭには、制御メモリ装置１の全アドレ
スの各々に対して参照の有無、更新のを無を記録してい
る。プログラムをフェッチした時にエラーを発生すると
、プロセッサ２は、記録メモリＨＭを参照して、更新の
有無をチェックし、該当するアドレスが更新されていれ
ば、処理を中断してエラーとなし、更新されていない場
合には、上記した実施例のシステムメモリ装置３を制御
メモリ装置１にコピーし運用を続行する。即ち、制御メ
モリ装置１に書込みが行われ、システムメモリ装置３に
プログラムが無い場合には、エラーとして処理を行うの
である。

〔発明の効果〕

以上述べてきたように、本発明によれば、極めて容易に
入手し得る回路素子を用いて、プログラムをフエ・ノチ
する際に発生ずるエラーによるメモリの障害を救済でき
るものとなり、実用的に極めて有用である。特に、高速
アクセスを行う制御メモリについては、パリティチェッ
クで正誤チェックし、α線等によるラフ１−エラ一時に
は、そのコピーがあるシステムメモリを用いて復旧を行
い、システムメモリについては、制御メモリ装置よりア
クセス頻度が低く、速度も高速でないので、ＥＣＣを付
与してソフトエラーに対処することが可能となり、シス
テム信頼性向上に極めて効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の説明用ブロック図、 第３図は本発明のフローチャー１−１ 第４図は本発明の切分手段のブロック図、第５図は本発
明の他の実施例のブロック図、第６図は従来のメモリア
クセス方式を示すブロック図である。 図において、１はメモリ装置、２と２０はプロセッサ、
３は補助記憶装置、４は検出手段、５−１と５−２と８
はフリップフロップ回路、１４は記録メモリを示す。 ＋発明のｒ糖う刃の７ｎ〜７Ｍ 第１図 ン１シ４５石す１／）＝葵１Ｇ刀１７ｆＩ’７／コ・ン
７Ｄ召第２図 葎変ρｑＡ７０−升一一 ＠　３　図 １唖だや耳めτ刀９千Ｊ’ｔの１０ツクｍ第４図 呑らす角ノ仁すア７乞Ｚ方式宅才すフ”Ｄ・・クレク第
　６　図

Claims (2)

【特許請求の範囲】
1. （１）各格納内容に誤り検出ビットを格納するメモリ装
   置（１）と少なくとも該メモリ装置（１）中のマイクロ
   命令群を格納するシステムメモリ装置（３）、前記メモ
   リ装置（１）からの読出しデータの誤り検出手段（４）
   、及び 前記検出手段（４）の誤りをマイクロ命令フェッチ中の
   誤りとオペランドフェッチ中の誤りとに切分ける切分手
   段（５）とを備え、 該切分手段（５）がマイクロ命令フェッチ中の誤りとし
   た際に、該フェッチアドレスに対応する前記システムメ
   モリ装置（３）のマイクロ命令を読出し、前記メモリ装
   置（１）内の誤りが検出されたアドレスに該マイクロ命
   令を格納するようにしたことを特徴とするメモリのアク
   セス制御方式。
2. （２）前記システムメモリ装置（３）と、 前記メモリ装置（１）からの読出しデータの誤り検出手
   段（４）と、 メモリ装置（１）に書込みを行った履歴を記録する記録
   メモリ（１４）とを備えたことを特徴とする特許請求の
   範囲第１項記載のメモリのアクセス制御方式。