JPH0793913A - 誤り訂正装置 - Google Patents
誤り訂正装置Info
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- JPH0793913A JPH0793913A JP5267923A JP26792393A JPH0793913A JP H0793913 A JPH0793913 A JP H0793913A JP 5267923 A JP5267923 A JP 5267923A JP 26792393 A JP26792393 A JP 26792393A JP H0793913 A JPH0793913 A JP H0793913A
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- correction
- error
- syndrome
- track
- reed
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Abstract
(57)【要約】
【目的】 記憶媒体のメイントラックと補助トラックか
らそれぞれ再生されたリードソロモン符号を小型かつ安
価な構成で誤り訂正する。 【構成】 誤り訂正回路２〜２０は入力端子１から入力
される信号の誤りを訂正するように構成され、割り込み
ブロック２７は誤り訂正回路２〜２０がメイントラック
のＣ１、Ｃ２系列と補助トラックのＣ１系列を選択的に
訂正するように割り込み処理を行う。また、シンドロー
ム演算ブロック２２はＣ１系列のポインタによりシンド
ロームを修正し、インストラクション回路２５は修正シ
ンドロームが「０」か否かを判別し、訂正ブロック２６
は修正シンドロームが「０」の場合にイレージャ訂正を
行い、修正シンドロームが「０」でない場合にエラー訂
正を行う。
らそれぞれ再生されたリードソロモン符号を小型かつ安
価な構成で誤り訂正する。 【構成】 誤り訂正回路２〜２０は入力端子１から入力
される信号の誤りを訂正するように構成され、割り込み
ブロック２７は誤り訂正回路２〜２０がメイントラック
のＣ１、Ｃ２系列と補助トラックのＣ１系列を選択的に
訂正するように割り込み処理を行う。また、シンドロー
ム演算ブロック２２はＣ１系列のポインタによりシンド
ロームを修正し、インストラクション回路２５は修正シ
ンドロームが「０」か否かを判別し、訂正ブロック２６
は修正シンドロームが「０」の場合にイレージャ訂正を
行い、修正シンドロームが「０」でない場合にエラー訂
正を行う。
Description
【０００１】
【産業上の利用分野】本発明は、リードソロモン符号を
誤り訂正する誤り訂正装置に関し、特にＤＣＣ（ディジ
タルコンパクトカセット）やＭＤ（ミニディスク）に記
録されたオーディオ信号を再生する場合に好適な誤り訂
正装置に関する。
誤り訂正する誤り訂正装置に関し、特にＤＣＣ（ディジ
タルコンパクトカセット）やＭＤ（ミニディスク）に記
録されたオーディオ信号を再生する場合に好適な誤り訂
正装置に関する。
【０００２】
【従来の技術】一般に、ＤＣＣのメイントラックやＭＤ
には、主としてランダムエラー訂正用のＣ１系列と主と
してバーストエラー訂正用のＣ２系列の積符号形式のリ
ードソロモン（ＲＳ）符号が記録されている。また、Ｄ
ＣＣではメイントラックの他に補助トラックが設けら
れ、この補助トラックにはＣ１系列のみの１重リードソ
ロモン符号が記録されている。
には、主としてランダムエラー訂正用のＣ１系列と主と
してバーストエラー訂正用のＣ２系列の積符号形式のリ
ードソロモン（ＲＳ）符号が記録されている。また、Ｄ
ＣＣではメイントラックの他に補助トラックが設けら
れ、この補助トラックにはＣ１系列のみの１重リードソ
ロモン符号が記録されている。
【０００３】従来、この種の誤り訂正装置では、ＤＣＣ
のメイントラックと補助トラックからそれぞれ再生され
たＲＳ符号のエラーを訂正する２つの誤り訂正装置が設
けられている。また、ＤＣＣのメイントラックやＭＤに
おいてＣ１系列とＣ２系列がクロスインタリーブされた
積符号形式のリードソロモン符号を誤り訂正する場合に
は、Ｃ１系列を用いて誤りを検出し、可能な場合には訂
正し、訂正できない場合には消失（イレージャ）訂正と
してＣ２系列を用いて訂正する。
のメイントラックと補助トラックからそれぞれ再生され
たＲＳ符号のエラーを訂正する２つの誤り訂正装置が設
けられている。また、ＤＣＣのメイントラックやＭＤに
おいてＣ１系列とＣ２系列がクロスインタリーブされた
積符号形式のリードソロモン符号を誤り訂正する場合に
は、Ｃ１系列を用いて誤りを検出し、可能な場合には訂
正し、訂正できない場合には消失（イレージャ）訂正と
してＣ２系列を用いて訂正する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
誤り訂正装置では、メイントラックと補助トラックから
それぞれ再生されたＲＳ符号を誤り訂正する２つの誤り
訂正装置が必要になるので、装置が大型化、高価となる
という問題点がある。特にＤＣＣの記録再生装置におい
て、復調、変調、ＰＬＬ、テープスピードコントロー
ル、２つのトラック用のエラー訂正等の各回路を１つの
チップでＬＳＩ化しようとするとチップが大型化する。
誤り訂正装置では、メイントラックと補助トラックから
それぞれ再生されたＲＳ符号を誤り訂正する２つの誤り
訂正装置が必要になるので、装置が大型化、高価となる
という問題点がある。特にＤＣＣの記録再生装置におい
て、復調、変調、ＰＬＬ、テープスピードコントロー
ル、２つのトラック用のエラー訂正等の各回路を１つの
チップでＬＳＩ化しようとするとチップが大型化する。
【０００５】また、ＤＣＣのメイントラックやＭＤにお
いてＣ１系列とＣ２系列がクロスインタリーブされた積
符号形式のリードソロモン符号を誤り訂正する方法は、
訂正能力が高いものの訂正誤りがやはり発生するので、
訂正誤りを減少させることが望ましい。
いてＣ１系列とＣ２系列がクロスインタリーブされた積
符号形式のリードソロモン符号を誤り訂正する方法は、
訂正能力が高いものの訂正誤りがやはり発生するので、
訂正誤りを減少させることが望ましい。
【０００６】本発明は上記従来の問題点に鑑み、記憶媒
体のメイントラックと補助トラックからそれぞれ再生さ
れたリードソロモン符号を小型かつ安価な構成で誤り訂
正することができる誤り訂正装置を提供することを目的
とする。本発明はまた、Ｃ１系列とＣ２系列がクロスイ
ンタリーブされた積符号形式のリードソロモン符号を訂
正する場合の訂正誤りを減少させることができる誤り訂
正装置を提供することを目的とする。
体のメイントラックと補助トラックからそれぞれ再生さ
れたリードソロモン符号を小型かつ安価な構成で誤り訂
正することができる誤り訂正装置を提供することを目的
とする。本発明はまた、Ｃ１系列とＣ２系列がクロスイ
ンタリーブされた積符号形式のリードソロモン符号を訂
正する場合の訂正誤りを減少させることができる誤り訂
正装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、単一の誤り訂正回路を用いてメイントラッ
クまたは補助トラックから再生されたリードソロモン符
号を選択的に訂正するようにしている。すなわち本発明
によれば、記憶媒体のメイントラックと補助トラックか
ら再生されたリードソロモン符号を訂正する誤り訂正回
路と、再生信号のメイントラックと補助トラックの変化
点において前記誤り訂正回路がメイントラックまたは補
助トラックから再生されたリードソロモン符号を切り換
えて選択的に訂正するように制御する制御手段とを有す
る誤り訂正装置が提供される。
するために、単一の誤り訂正回路を用いてメイントラッ
クまたは補助トラックから再生されたリードソロモン符
号を選択的に訂正するようにしている。すなわち本発明
によれば、記憶媒体のメイントラックと補助トラックか
ら再生されたリードソロモン符号を訂正する誤り訂正回
路と、再生信号のメイントラックと補助トラックの変化
点において前記誤り訂正回路がメイントラックまたは補
助トラックから再生されたリードソロモン符号を切り換
えて選択的に訂正するように制御する制御手段とを有す
る誤り訂正装置が提供される。
【０００８】本発明はまた、エラー位置のチェック回数
を増加することにより訂正誤りを減少するようにしてい
る。すなわち本発明によれば、Ｃ１系列とＣ２系列がク
ロスインタリーブされた積符号形式のリードソロモン符
号を訂正する誤り訂正装置において、Ｃ１系列のポイン
タによりシンドロームを修正するシンドローム演算手段
と、前記シンドローム演算手段により修正された修正シ
ンドロームが「０」か否かを判別する判別手段と、修正
シンドロームが「０」の場合にイレージャ訂正を行い、
修正シンドロームが「０」でない場合にエラー訂正を行
う訂正手段とを有する誤り訂正装置が提供される。
を増加することにより訂正誤りを減少するようにしてい
る。すなわち本発明によれば、Ｃ１系列とＣ２系列がク
ロスインタリーブされた積符号形式のリードソロモン符
号を訂正する誤り訂正装置において、Ｃ１系列のポイン
タによりシンドロームを修正するシンドローム演算手段
と、前記シンドローム演算手段により修正された修正シ
ンドロームが「０」か否かを判別する判別手段と、修正
シンドロームが「０」の場合にイレージャ訂正を行い、
修正シンドロームが「０」でない場合にエラー訂正を行
う訂正手段とを有する誤り訂正装置が提供される。
【０００９】
【作用】本発明では、記憶媒体のメイントラックまたは
補助トラックから再生されたリードソロモン符号が同一
の誤り訂正回路により選択的に訂正される。したがっ
て、記憶媒体のメイントラックと補助トラックからそれ
ぞれ再生されたリードソロモン符号を小型かつ安価な構
成で誤り訂正することができる。
補助トラックから再生されたリードソロモン符号が同一
の誤り訂正回路により選択的に訂正される。したがっ
て、記憶媒体のメイントラックと補助トラックからそれ
ぞれ再生されたリードソロモン符号を小型かつ安価な構
成で誤り訂正することができる。
【００１０】また、本発明では、修正シンドロームが
「０」か否かが判別されるので、エラー位置のチェック
回数が増加し、したがって、訂正誤りを減少させること
ができる。
「０」か否かが判別されるので、エラー位置のチェック
回数が増加し、したがって、訂正誤りを減少させること
ができる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る誤り訂正装置の一実施
例を示すブロック図、図２はリードソロモン符号のＣ１
系列を訂正するルーチンを説明するためのフローチャー
ト、図３はリードソロモン符号のＣ２系列を訂正するル
ーチンを説明するためのフローチャート、図４は図３の
Ｃ２系列訂正ルーチンのイレージャルーチンを説明する
ためのフローチャート、図５は図４のイレージャルーチ
ンのシンドローム修正ルーチンを説明するためのフロー
チャート、図６は訂正処理がメイントラックから補助ト
ラックに移行する場合の割り込みルーチンを説明するた
めのフローチャート、図７はシンドローム修正プログラ
ムを示す説明図、図８は１ワード修正プログラムを示す
説明図、図９は２ワード修正プログラムを示す説明図で
ある。
て説明する。図１は本発明に係る誤り訂正装置の一実施
例を示すブロック図、図２はリードソロモン符号のＣ１
系列を訂正するルーチンを説明するためのフローチャー
ト、図３はリードソロモン符号のＣ２系列を訂正するル
ーチンを説明するためのフローチャート、図４は図３の
Ｃ２系列訂正ルーチンのイレージャルーチンを説明する
ためのフローチャート、図５は図４のイレージャルーチ
ンのシンドローム修正ルーチンを説明するためのフロー
チャート、図６は訂正処理がメイントラックから補助ト
ラックに移行する場合の割り込みルーチンを説明するた
めのフローチャート、図７はシンドローム修正プログラ
ムを示す説明図、図８は１ワード修正プログラムを示す
説明図、図９は２ワード修正プログラムを示す説明図で
ある。
【００１２】先ず、図１に示す回路を概略的に説明する
と、回路２〜２０が入力端子１から入力される信号の誤
りを訂正するように構成され、また、この誤り訂正回路
を構成する部分２〜２０は回路２〜８を含むシンドロー
ム演算ブロック２２と、回路９〜１４を含むラッチブロ
ック２３と、回路１５〜２０を含む訂正ブロック２６に
より大別される。また、この誤り訂正回路２〜２０はＲ
ＡＭアドレス出力回路２４と、インストラクション回路
２５と補助トラック割り込み検出回路２７により制御さ
れ、特に補助トラック割り込み検出回路２７は誤り訂正
回路２〜２０がメイントラックのＣ１、Ｃ２系列と補助
トラックのＣ１系列（ＡＵＸＣ１）を選択的に訂正する
ように割り込み処理を行う。
と、回路２〜２０が入力端子１から入力される信号の誤
りを訂正するように構成され、また、この誤り訂正回路
を構成する部分２〜２０は回路２〜８を含むシンドロー
ム演算ブロック２２と、回路９〜１４を含むラッチブロ
ック２３と、回路１５〜２０を含む訂正ブロック２６に
より大別される。また、この誤り訂正回路２〜２０はＲ
ＡＭアドレス出力回路２４と、インストラクション回路
２５と補助トラック割り込み検出回路２７により制御さ
れ、特に補助トラック割り込み検出回路２７は誤り訂正
回路２〜２０がメイントラックのＣ１、Ｃ２系列と補助
トラックのＣ１系列（ＡＵＸＣ１）を選択的に訂正する
ように割り込み処理を行う。
【００１３】フラグロケーション設定回路２は、再生時
にイレージャ訂正のためのＣ１エラーフラグ評価を行う
回路であり、Ｃ２の２４系列に１回Ｃ１エラーフラグを
読み出し、Ｃ１の２ワードエラーおよび３ワードエラー
の位置と数を検出する。また、この回路２はエラーフラ
グの読み出しのためのＲＡＭアドレスを生成し、出力す
る。
にイレージャ訂正のためのＣ１エラーフラグ評価を行う
回路であり、Ｃ２の２４系列に１回Ｃ１エラーフラグを
読み出し、Ｃ１の２ワードエラーおよび３ワードエラー
の位置と数を検出する。また、この回路２はエラーフラ
グの読み出しのためのＲＡＭアドレスを生成し、出力す
る。
【００１４】パリティロケーション設定回路３は、記録
時にイレージャ訂正を使ってパリティを計算するために
パリティの位置をメイントラック系列Ｃ１、Ｃ２と補助
トラック系列ＡＵＸＣ１の各系列に合わせてロケーショ
ン選択回路４に出力する。ロケーション選択回路４は、
再生モード時にフラグロケーション設定回路２からのエ
ラーの位置を選択し、記録モード時にパリティロケーシ
ョン設定回路３からのパリティの位置を選択し、レジス
タ出力選択回路として動作するラッチ９、１１に出力す
る。
時にイレージャ訂正を使ってパリティを計算するために
パリティの位置をメイントラック系列Ｃ１、Ｃ２と補助
トラック系列ＡＵＸＣ１の各系列に合わせてロケーショ
ン選択回路４に出力する。ロケーション選択回路４は、
再生モード時にフラグロケーション設定回路２からのエ
ラーの位置を選択し、記録モード時にパリティロケーシ
ョン設定回路３からのパリティの位置を選択し、レジス
タ出力選択回路として動作するラッチ９、１１に出力す
る。
【００１５】シンドロームチェック回路５は、ＲＡＭ
（図示省略）からのデータを受け取って後述するように
Ｃ１系列では４個のシンドロームＳ０〜Ｓ３を演算し、
Ｃ２系列では６個のシンドロームＳ０〜Ｓ５を演算して
シンドローム選択回路６に出力する。シンドローム選択
回路６はシンドロームチェック回路５からのシンドロー
ム、レジスタ１９または１６からの出力を選択し，指数
に変換するためのテーブルのα−ｉ（ＡＩ）変換ＲＯＭ
７に出力する。
（図示省略）からのデータを受け取って後述するように
Ｃ１系列では４個のシンドロームＳ０〜Ｓ３を演算し、
Ｃ２系列では６個のシンドロームＳ０〜Ｓ５を演算して
シンドローム選択回路６に出力する。シンドローム選択
回路６はシンドロームチェック回路５からのシンドロー
ム、レジスタ１９または１６からの出力を選択し，指数
に変換するためのテーブルのα−ｉ（ＡＩ）変換ＲＯＭ
７に出力する。
【００１６】シンドローム格納レジスタ８には、α−ｉ
変換ＲＯＭ７によりα−ｉ変換されたシンドロームが格
納され、このレジスタ８はまた、格納されたシンドロー
ムが全て「００」の場合にフラグ「１」を出力する。レ
ジスタ出力選択回路９、１１は、シンドローム格納レジ
スタ８に格納されたシンドローム、ロケーション選択回
路４により選択されたデータおよびレジスタ１４に格納
されたデータを選択して加算器１２に出力し、また、訂
正データシンボルアドレスラッチ回路１０は、エラー訂
正を実行するときに演算により得られたエラー位置を記
憶し、ＲＡＭアドレス出力回路２４に出力する。
変換ＲＯＭ７によりα−ｉ変換されたシンドロームが格
納され、このレジスタ８はまた、格納されたシンドロー
ムが全て「００」の場合にフラグ「１」を出力する。レ
ジスタ出力選択回路９、１１は、シンドローム格納レジ
スタ８に格納されたシンドローム、ロケーション選択回
路４により選択されたデータおよびレジスタ１４に格納
されたデータを選択して加算器１２に出力し、また、訂
正データシンボルアドレスラッチ回路１０は、エラー訂
正を実行するときに演算により得られたエラー位置を記
憶し、ＲＡＭアドレス出力回路２４に出力する。
【００１７】加算器１２はレジスタ出力選択回路９、１
１により選択されたデータを加算するが、この加算はα
の指数部の加算であるので、インストラクションでは乗
算となる。レジスタ入出選択回路１３は、加算器１２の
出力またはＲＯＭ７によりα−ｉ変換されたシンドロー
ムを選択して後段のレジスタ１４に記憶させる。なお、
このレジスタ１４は演算途中のデータを一時記憶してレ
ジスタ出力選択回路９、１１に出力するために用いられ
る。
１により選択されたデータを加算するが、この加算はα
の指数部の加算であるので、インストラクションでは乗
算となる。レジスタ入出選択回路１３は、加算器１２の
出力またはＲＯＭ７によりα−ｉ変換されたシンドロー
ムを選択して後段のレジスタ１４に記憶させる。なお、
このレジスタ１４は演算途中のデータを一時記憶してレ
ジスタ出力選択回路９、１１に出力するために用いられ
る。
【００１８】ｉ−α（ＩＡ）変換回路１５は加算器１２
の出力をｉ−α変換し、このデータは排他的論理和回路
１７により、レジスタ１９に格納されたデータと加算さ
れて再度レジスタ１９に格納される。レジスタ１６は、
２ワード訂正時にＺ2 ＋Ｚ＋Ｘ＝０の解「Ｚ」を求める
ために「Ｘ」の値が入力されると「Ｚ」の値に変換して
記憶して出力する。訂正データ出力回路２０は、ＩＡ変
換回路１５からのデータとデータバス上の誤りデータと
から排他的論理和回路１８により得られる訂正データを
データバス上に出力する。
の出力をｉ−α変換し、このデータは排他的論理和回路
１７により、レジスタ１９に格納されたデータと加算さ
れて再度レジスタ１９に格納される。レジスタ１６は、
２ワード訂正時にＺ2 ＋Ｚ＋Ｘ＝０の解「Ｚ」を求める
ために「Ｘ」の値が入力されると「Ｚ」の値に変換して
記憶して出力する。訂正データ出力回路２０は、ＩＡ変
換回路１５からのデータとデータバス上の誤りデータと
から排他的論理和回路１８により得られる訂正データを
データバス上に出力する。
【００１９】ＲＡＭアドレス出力回路２４は、メインデ
ータＣ１系列のＲＡＭアドレス（Ｃ１ＲＡＭＡＤ）と、
メインデータＣ１系列のエラーフラグのＲＡＭアドレス
（Ｃ１ＦＬＧＡＤ）と、メインデータＣ２系列のＲＡＭ
アドレス（Ｃ２ＲＡＭＡＤ）と、メインデータＣ１系列
のエラーフラグのＲＡＭアドレス（Ｃ２ＦＬＧＡＤ）
と、各系列のエラーフラグデータ（ＥＲＦＬＧＢＵＦ）
を生成して出力する。
ータＣ１系列のＲＡＭアドレス（Ｃ１ＲＡＭＡＤ）と、
メインデータＣ１系列のエラーフラグのＲＡＭアドレス
（Ｃ１ＦＬＧＡＤ）と、メインデータＣ２系列のＲＡＭ
アドレス（Ｃ２ＲＡＭＡＤ）と、メインデータＣ１系列
のエラーフラグのＲＡＭアドレス（Ｃ２ＦＬＧＡＤ）
と、各系列のエラーフラグデータ（ＥＲＦＬＧＢＵＦ）
を生成して出力する。
【００２０】補助トラック割り込み検出回路２７は、再
生時にはＡＵＸ情報がメインデータであるＣ１、Ｃ２と
同期していないので、割り込みの形式で演算、訂正を行
い、再生時には入力信号の変化点を検出して割り込みフ
ラグを出力する。なお、１フレーム中の入力信号の変化
点は４回有り、１回について補助トラックデータが２系
列ずつ処理される。補助トラック割り込み検出回路２７
はまた、補助トラックデータＡＵＸＣ１系列のＲＡＭア
ドレス（ＡＸＣ１ＡＤ）と、補助トラックデータＡＵＸ
Ｃ１系列のエラーフラグのＲＡＭアドレス（ＡＸＦＬＧ
ＡＤ）を生成して出力する。
生時にはＡＵＸ情報がメインデータであるＣ１、Ｃ２と
同期していないので、割り込みの形式で演算、訂正を行
い、再生時には入力信号の変化点を検出して割り込みフ
ラグを出力する。なお、１フレーム中の入力信号の変化
点は４回有り、１回について補助トラックデータが２系
列ずつ処理される。補助トラック割り込み検出回路２７
はまた、補助トラックデータＡＵＸＣ１系列のＲＡＭア
ドレス（ＡＸＣ１ＡＤ）と、補助トラックデータＡＵＸ
Ｃ１系列のエラーフラグのＲＡＭアドレス（ＡＸＦＬＧ
ＡＤ）を生成して出力する。
【００２１】次に、インストラクション回路２５につい
て詳細に説明する。先ず、クロック発生器（ＣＬＯＣＫ
ＧＥＮ）は各入力信号から、この装置内部で使用される
各種クロックを生成する。インストラクションカウンタ
（ＩＮＳＴＣＮＴ）はＣ１、Ｃ２、ＡＵＸＣ１のシンド
ローム演算とＣ１エラーフラグ評価およびＣ１ＢＮＧフ
ラグ書き込みインストラクション用の１０ビットカウン
タであり、このカウンタの出力がインストラクションＲ
ＯＭ（ＩＮＳＴＲＯＭ）２５ａのアドレスとなる。この
インストラクションの１ステップは、クロックの立ち上
がりから立ち下がりまでであり、クロックによりカウン
トアップする。また、このインストラクションのジャン
プは、下記の飛び先アドレスをロードすることにより行
われる。
て詳細に説明する。先ず、クロック発生器（ＣＬＯＣＫ
ＧＥＮ）は各入力信号から、この装置内部で使用される
各種クロックを生成する。インストラクションカウンタ
（ＩＮＳＴＣＮＴ）はＣ１、Ｃ２、ＡＵＸＣ１のシンド
ローム演算とＣ１エラーフラグ評価およびＣ１ＢＮＧフ
ラグ書き込みインストラクション用の１０ビットカウン
タであり、このカウンタの出力がインストラクションＲ
ＯＭ（ＩＮＳＴＲＯＭ）２５ａのアドレスとなる。この
インストラクションの１ステップは、クロックの立ち上
がりから立ち下がりまでであり、クロックによりカウン
トアップする。また、このインストラクションのジャン
プは、下記の飛び先アドレスをロードすることにより行
われる。
【００２２】インストラクションＲＯＭ２５ａはインス
トラクションカウンタ（ＩＮＳＴＣＮＴ）から出力され
るカウント値をアドレスとして１６ビットデータを出力
し、このデータがインストラクションの各ステップにお
ける処理動作を決定する。インストラクションセレクタ
（ＩＮＳＴＳＥＬ）はインストラクションＲＯＭ２５ａ
から出力される１６ビットデータを処理の種類（シンド
ローム演算、エラーフラグ処理、ＢＮＧフラグ書き込
み）に応じて出力先を振り分け、この出力はクロックの
タイミングで出力される。また、このセレクタはＲＡＭ
アクセス時にインストラクションを止める信号を出力す
る。
トラクションカウンタ（ＩＮＳＴＣＮＴ）から出力され
るカウント値をアドレスとして１６ビットデータを出力
し、このデータがインストラクションの各ステップにお
ける処理動作を決定する。インストラクションセレクタ
（ＩＮＳＴＳＥＬ）はインストラクションＲＯＭ２５ａ
から出力される１６ビットデータを処理の種類（シンド
ローム演算、エラーフラグ処理、ＢＮＧフラグ書き込
み）に応じて出力先を振り分け、この出力はクロックの
タイミングで出力される。また、このセレクタはＲＡＭ
アクセス時にインストラクションを止める信号を出力す
る。
【００２３】ロードアドレス発生器（ＬＯＡＤＡＤ）は
インストラクションカウンタ（ＩＮＳＴＣＮＴ）から出
力されるカウント値をラッチしたデータを読み取り、こ
のデータがジャンプを行うアドレスの場合に各入力条件
に従って飛び先アドレスを決定してインストラクション
カウンタ（ＩＮＳＴＣＮＴ）に出力する。
インストラクションカウンタ（ＩＮＳＴＣＮＴ）から出
力されるカウント値をラッチしたデータを読み取り、こ
のデータがジャンプを行うアドレスの場合に各入力条件
に従って飛び先アドレスを決定してインストラクション
カウンタ（ＩＮＳＴＣＮＴ）に出力する。
【００２４】ここで、シンドローム演算と訂正処理のイ
ンストラクションが同時に進行しているが、ＲＡＭには
同時にアクセスすることができないので、インストラク
ションコントローラ（ＩＮＳＴＣＯＮＴ）がアドレスを
監視し、ＲＡＭアクセスが衝突しないようにインストラ
クションカウンタ（ＩＮＳＴＣＮＴ）をコントロールし
ている。また、シンドローム演算と訂正処理を同時に行
うが、訂正処理されている系列は、同時に行われるシン
ドローム演算の１系列前のシンドロームであるので、フ
ラグコントローラ（ＦＬＧＣＯＮＴ）がシンドローム演
算に関する情報およびフラグを記憶し、この情報および
フラグが訂正処理に用いられる。
ンストラクションが同時に進行しているが、ＲＡＭには
同時にアクセスすることができないので、インストラク
ションコントローラ（ＩＮＳＴＣＯＮＴ）がアドレスを
監視し、ＲＡＭアクセスが衝突しないようにインストラ
クションカウンタ（ＩＮＳＴＣＮＴ）をコントロールし
ている。また、シンドローム演算と訂正処理を同時に行
うが、訂正処理されている系列は、同時に行われるシン
ドローム演算の１系列前のシンドロームであるので、フ
ラグコントローラ（ＦＬＧＣＯＮＴ）がシンドローム演
算に関する情報およびフラグを記憶し、この情報および
フラグが訂正処理に用いられる。
【００２５】次に、図２を参照してメイントラックと補
助トラックのＣ１訂正処理について説明する。図２以下
のフローチャートにおいて、Ｅｒｒはエラーを表し、１
Ｗ、２Ｗはそれぞれ１ワード、２ワードを表している。
Ｃ１訂正処理がスタートすると（ステップ１０１）、先
ず、次式（数１）の上段に示す式〔Ｃ１〕によりシンド
ロームＳ０〜Ｓ３をチェックし（ステップ１０２）、次
いで、次式（数２）に示すシンドロームＳ０〜Ｓ３をα
→ｉ変換してレジスタ８に格納する（ステップ１０
３）。
助トラックのＣ１訂正処理について説明する。図２以下
のフローチャートにおいて、Ｅｒｒはエラーを表し、１
Ｗ、２Ｗはそれぞれ１ワード、２ワードを表している。
Ｃ１訂正処理がスタートすると（ステップ１０１）、先
ず、次式（数１）の上段に示す式〔Ｃ１〕によりシンド
ロームＳ０〜Ｓ３をチェックし（ステップ１０２）、次
いで、次式（数２）に示すシンドロームＳ０〜Ｓ３をα
→ｉ変換してレジスタ８に格納する（ステップ１０
３）。
【００２６】
【数１】 〔Ｃ１〕 Ｓ０＝ Ｗ０＋ Ｗ１＋ Ｗ２＋・・・・・＋Ｗ２３ Ｓ１＝α23Ｗ０＋α22Ｗ１＋α21Ｗ２＋・・・・・＋Ｗ２３ Ｓ２＝α46Ｗ０＋α44Ｗ１＋α42Ｗ２＋・・・・・＋Ｗ２３ Ｓ３＝α69Ｗ０＋α66Ｗ１＋α63Ｗ２＋・・・・・＋Ｗ２３ 〔Ｃ２〕 Ｓ０＝ Ｗ０＋ Ｗ１＋ Ｗ２＋・・・・・＋Ｗ３１ Ｓ１＝α31 Ｗ０＋α30 Ｗ１＋α29 Ｗ２＋・・・・・＋Ｗ３１ Ｓ２＝α62 Ｗ０＋α60 Ｗ１＋α58 Ｗ２＋・・・・・＋Ｗ３１ Ｓ３＝α93 Ｗ０＋α90 Ｗ１＋α87 Ｗ２＋・・・・・＋Ｗ３１ Ｓ４＝α124 Ｗ０＋α120 Ｗ１＋α116 Ｗ２＋・・・・・＋Ｗ３１ Ｓ５＝α155 Ｗ０＋α150 Ｗ１＋α145 Ｗ２＋・・・・・＋Ｗ３１
【００２７】
【数２】 Ｃ１：Ｓ０ Ｓ１ Ｓ２ Ｓ３ Ｃ２：Ｓ０ Ｓ１ Ｓ２ Ｓ３ Ｓ４ Ｓ５
【００２８】次いで、シンドロームＳ０〜Ｓ３が全て
「０」か否かを判別し（ステップ１０４）、ＹＥＳの場
合にはＣ１エラーフラグＦ０、Ｆ１、Ｆ２に共に「０」
を書き込み（ステップ１０５）、次いでブロックアドレ
スを１つインクリメントし（ステップ１０６）、全ブロ
ックが終了しない場合にはステップ１０２に戻り、終了
した場合には図３に示すＣ２訂正処理へ進む（ステップ
１０７）。
「０」か否かを判別し（ステップ１０４）、ＹＥＳの場
合にはＣ１エラーフラグＦ０、Ｆ１、Ｆ２に共に「０」
を書き込み（ステップ１０５）、次いでブロックアドレ
スを１つインクリメントし（ステップ１０６）、全ブロ
ックが終了しない場合にはステップ１０２に戻り、終了
した場合には図３に示すＣ２訂正処理へ進む（ステップ
１０７）。
【００２９】他方、ステップ１０４においてシンドロー
ムＳ０〜Ｓ３が全て「０」でない場合には、先ず、次式
（数３）に基づいて１ワードエラーを検出するための変
形シンドロームσ１〜σ３を演算し（ステップ１０
８）、次いで、次式（数４）により１ワードエラーか否
かを判別する（ステップ１０９）。
ムＳ０〜Ｓ３が全て「０」でない場合には、先ず、次式
（数３）に基づいて１ワードエラーを検出するための変
形シンドロームσ１〜σ３を演算し（ステップ１０
８）、次いで、次式（数４）により１ワードエラーか否
かを判別する（ステップ１０９）。
【００３０】
【数３】σ１＝Ｓ１2＋Ｓ０＊Ｓ２ σ２＝Ｓ２2＋Ｓ１＊Ｓ３ σ３＝Ｓ１＊Ｓ２＋Ｓ０＊Ｓ３
【００３１】
【数４】 σ１＋σ２＋σ３＝０ １ワードエラー σ１＋σ２＋σ３≠０ １ワードエラー以上
【００３２】そして、１ワードエラーの場合には次式
（数５）に基づいて１ワード訂正を行って訂正データを
書き込み（ステップ１１０）、次いで表１にも基づいて
Ｃ１エラーフラグＦ０に「１」を書き込む（ステップ１
１１）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１１２）、ステップ１０７に進む。
（数５）に基づいて１ワード訂正を行って訂正データを
書き込み（ステップ１１０）、次いで表１にも基づいて
Ｃ１エラーフラグＦ０に「１」を書き込む（ステップ１
１１）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１１２）、ステップ１０７に進む。
【００３３】
【数５】 〔１ワード訂正〕 エラーの位置： Ｘｉ＝Ｓ１／Ｓ０ エラーの値 ： Ｅｉ＝Ｓ０ 訂正 ： Ｗｉ＝Ｓ０＋Ｄｉ（Ｄｉ…エラーデー
タ）
タ）
【００３４】
【表１】
【００３５】他方、ステップ１０９において１ワードエ
ラーでない場合には、次式（数６）により２ワードエラ
ーを検出するためのＸ１、Ｘ２、ψ１〜ψ３を演算し
（ステップ１１３）、次いで、次式（数７）により２ワ
ードエラーか否かを判別する（ステップ１１４）。
ラーでない場合には、次式（数６）により２ワードエラ
ーを検出するためのＸ１、Ｘ２、ψ１〜ψ３を演算し
（ステップ１１３）、次いで、次式（数７）により２ワ
ードエラーか否かを判別する（ステップ１１４）。
【００３６】
【数６】
【００３７】
【数７】 ψ１＋ψ２＋ψ３＝０ ２ワードエラー ψ１＋ψ２＋ψ３≠０ ２ワードエラー以上
【００３８】そして、２ワードエラーの場合には次式
（数８）に基づいて２ワード訂正を行って（ステップ１
１５）数８の次の式（数９）により訂正データＷi ，Ｗ
j を書き込み（ステップ１１６）、次いで表１に示すよ
うにＣ１エラーフラグＦ０、Ｆ１に「１」を書き込む
（ステップ１１７）。次いで、ブロックアドレスを１つ
インクリメントし（ステップ１１８）、ステップ１０７
に進む。
（数８）に基づいて２ワード訂正を行って（ステップ１
１５）数８の次の式（数９）により訂正データＷi ，Ｗ
j を書き込み（ステップ１１６）、次いで表１に示すよ
うにＣ１エラーフラグＦ０、Ｆ１に「１」を書き込む
（ステップ１１７）。次いで、ブロックアドレスを１つ
インクリメントし（ステップ１１８）、ステップ１０７
に進む。
【００３９】
【数８】
【００４０】
【数９】 〔Ｗi ，Ｗj 訂正〕 Ｓ０＝Ｅｉ＋Ｅｊ Ｓ１＝Ｘｉ＊Ｅｉ＋Ｘｊ＊Ｅｊより Ｘｊ＊Ｓ０＋Ｓ１＝（Ｘｉ＋Ｘｊ）＊Ｅｉ Ｅｉ＝（Ｘｊ＊Ｓ０＋Ｓ１）／Ｃ１ Ｅｊ＝Ｓ０＋Ｅｉ Ｗｉ＝Ｅｉ＋Ｄｉ Ｗｊ＝Ｅｊ＋Ｄｊ
【００４１】また、ステップ１１４において２ワードエ
ラーでない場合には表１に示すようにＣ１エラーフラグ
Ｆ０、Ｆ１、Ｆ２に共に「１」を書き込み（ステップ１
１９）、次いで、ブロックアドレスを１つインクリメン
トし（ステップ１２０）、ステップ１０７に進む。
ラーでない場合には表１に示すようにＣ１エラーフラグ
Ｆ０、Ｆ１、Ｆ２に共に「１」を書き込み（ステップ１
１９）、次いで、ブロックアドレスを１つインクリメン
トし（ステップ１２０）、ステップ１０７に進む。
【００４２】次に、図３ないし図５を参照してＣ２訂正
処理を説明する。このＣ２訂正処理はＣ１訂正を全ブロ
ックについて行った後スタートし（ステップ１２１）、
先ず、上式（数１）の下段〔Ｃ２〕によりシンドローム
Ｓ０〜Ｓ５をチェックし（ステップ１２２）、次いで、
上式（数２）の下段に示すシンドロームＳ０〜Ｓ５をα
→ｉ変換してレジスタ８に格納する（ステップ１２
３）。次いで、Ｃ１エラーフラグを読み出して次式（数
１０）によりエラーフラグの数Ｎ（Ｅ）とエラー位置Ｘ
ｉを検出し（ステップ１２４）、また、次式（数１１）
に示すような前演算を行う。
処理を説明する。このＣ２訂正処理はＣ１訂正を全ブロ
ックについて行った後スタートし（ステップ１２１）、
先ず、上式（数１）の下段〔Ｃ２〕によりシンドローム
Ｓ０〜Ｓ５をチェックし（ステップ１２２）、次いで、
上式（数２）の下段に示すシンドロームＳ０〜Ｓ５をα
→ｉ変換してレジスタ８に格納する（ステップ１２
３）。次いで、Ｃ１エラーフラグを読み出して次式（数
１０）によりエラーフラグの数Ｎ（Ｅ）とエラー位置Ｘ
ｉを検出し（ステップ１２４）、また、次式（数１１）
に示すような前演算を行う。
【００４３】
【数１０】 〔Ｃ１ Flag Calculate〕 Read ：Ｃ１ Flag Location Count ：Ｃ１ Flag Number Resist：Ｃ１ Flag Location Ｘ１，Ｘ２，Ｘ３，Ｘ
４，Ｘ５，Ｘ６
４，Ｘ５，Ｘ６
【００４４】
【数１１】 Ｘ１＋Ｘ２ ＝Ｂ１ Ｘ１＊Ｘ２ ＝Ｂ２ Ｂ１＋Ｘ３ ＝Ｃ１ Ｂ１＊Ｘ３＋Ｂ２＝Ｃ２ Ｂ２＊Ｘ３ ＝Ｃ３ Ｃ１＋Ｘ４ ＝Ｄ１ Ｃ１＊Ｘ４＋Ｃ２＝Ｄ２ Ｃ２＊Ｘ４＋Ｃ３＝Ｄ３ Ｃ３＊Ｘ４ ＝Ｄ４ Ｄ１＊Ｘ５ ＝Ｅ１ Ｄ１＊Ｘ５＋Ｄ２＝Ｅ２ Ｄ２＊Ｘ５＋Ｄ３＝Ｅ３ Ｄ３＊Ｘ５＋Ｄ４＝Ｅ４ Ｄ４＊Ｘ５ ＝Ｅ５ （Ｘ１＋Ｘ６） ×（Ｘ２＋Ｘ６）（Ｘ３＋Ｘ６）（Ｘ４＋Ｘ６）（Ｘ５＋Ｘ６）＝Ｉ６ （Ｘ１＋Ｘ５）（Ｘ２＋Ｘ５）（Ｘ３＋Ｘ５）（Ｘ４＋Ｘ５）＝Ｉ５ （Ｘ１＋Ｘ４）（Ｘ２＋Ｘ４）（Ｘ３＋Ｘ４）＝Ｉ４ （Ｘ１＋Ｘ３）（Ｘ２＋Ｘ３）＝Ｉ３ （Ｘ１＋Ｘ２）＝Ｉ２
【００４５】そして、シンドロームＳ０〜Ｓ５が全て
「０」か否かを判別することによりエラー数が「０」か
否かを判別し（ステップ１２６）、「０」の場合にはＣ
２エラーフラグＦ０、Ｆ１に「０」を書き込み（ステッ
プ１２７）、次いでブロックアドレスを１つインクリメ
ントし（ステップ１２８）、全ブロック（ＢＬＫ）が終
了しない場合にはステップ１２２に戻り、終了した場合
にはこのＣ２訂正処理を終了する（ステップ１２９）。
「０」か否かを判別することによりエラー数が「０」か
否かを判別し（ステップ１２６）、「０」の場合にはＣ
２エラーフラグＦ０、Ｆ１に「０」を書き込み（ステッ
プ１２７）、次いでブロックアドレスを１つインクリメ
ントし（ステップ１２８）、全ブロック（ＢＬＫ）が終
了しない場合にはステップ１２２に戻り、終了した場合
にはこのＣ２訂正処理を終了する（ステップ１２９）。
【００４６】他方、ステップ１２６においてシンドロー
ムＳ０〜Ｓ５が全て「０」でない場合には、上式（数
３）に基づいて１ワードエラーを検出するための変形シ
ンドロームσ１〜σ３を演算し（ステップ１３１）、次
いで、上式（数４）により１ワードエラーか否かを判別
する（ステップ１３２）。そして、１ワードエラーの場
合には上式（数５）に基づいて１ワード訂正を行って訂
正データを書き込み（ステップ１３３）、次いでＣ２エ
ラーフラグＦ０、Ｆ１に「０」を書き込む（ステップ１
３４）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１３５）、ステップ１２９に進む。
ムＳ０〜Ｓ５が全て「０」でない場合には、上式（数
３）に基づいて１ワードエラーを検出するための変形シ
ンドロームσ１〜σ３を演算し（ステップ１３１）、次
いで、上式（数４）により１ワードエラーか否かを判別
する（ステップ１３２）。そして、１ワードエラーの場
合には上式（数５）に基づいて１ワード訂正を行って訂
正データを書き込み（ステップ１３３）、次いでＣ２エ
ラーフラグＦ０、Ｆ１に「０」を書き込む（ステップ１
３４）。次いで、ブロックアドレスを１つインクリメン
トし（ステップ１３５）、ステップ１２９に進む。
【００４７】他方、ステップ１３２において１ワードエ
ラーでない場合には、上式（数６）により２ワードエラ
ーを検出するための変形シンドロームＸ１、Ｘ２、ψ１
〜ψ３を演算し（ステップ１３６）、次いで、上式（数
７）により２ワードエラーか否かを判別する（ステップ
１３７）。
ラーでない場合には、上式（数６）により２ワードエラ
ーを検出するための変形シンドロームＸ１、Ｘ２、ψ１
〜ψ３を演算し（ステップ１３６）、次いで、上式（数
７）により２ワードエラーか否かを判別する（ステップ
１３７）。
【００４８】そして、２ワードエラーの場合には上式
（数８）に基づいて２ワード訂正を行って（ステップ１
３８）上式（数９）により訂正データＷi を書き込み
（ステップ１３９）、次いでＣ２エラーフラグＦ０、Ｆ
１に「０」を書き込む（ステップ１４０）。次いで、ブ
ロックアドレスを１つインクリメントし（ステップ１４
１）、ステップ１２９に進む。また、ステップ１３７に
おいて２ワードエラーでない場合には図４に示すイレー
ジャルーチンに進む。
（数８）に基づいて２ワード訂正を行って（ステップ１
３８）上式（数９）により訂正データＷi を書き込み
（ステップ１３９）、次いでＣ２エラーフラグＦ０、Ｆ
１に「０」を書き込む（ステップ１４０）。次いで、ブ
ロックアドレスを１つインクリメントし（ステップ１４
１）、ステップ１２９に進む。また、ステップ１３７に
おいて２ワードエラーでない場合には図４に示すイレー
ジャルーチンに進む。
【００４９】次にイレージャルーチンについて説明す
る。先ず、Ｃ１エラーフラグＦ１の数が「０」か否かを
判別し（ステップ１４４）、ＮＯの場合にはＣ１エラー
フラグＦ１の数が５以下か否かを判別し（ステップ１４
５）、５以下の場合には５か否かを判別する（ステップ
１４６）。そして、Ｃ１エラーフラグＦ１の数が５でな
い場合には図５に詳しく示すシンドローム修正ルーチン
を実行し、他方、５の場合には次式（数１２〜１５）に
よりＮ＝５〜１のイレージャを実行し（ステップ１４
７）、次いでブロックアドレスを１つインクリメントし
（ステップ１４８）、ステップ１２１に戻る。
る。先ず、Ｃ１エラーフラグＦ１の数が「０」か否かを
判別し（ステップ１４４）、ＮＯの場合にはＣ１エラー
フラグＦ１の数が５以下か否かを判別し（ステップ１４
５）、５以下の場合には５か否かを判別する（ステップ
１４６）。そして、Ｃ１エラーフラグＦ１の数が５でな
い場合には図５に詳しく示すシンドローム修正ルーチン
を実行し、他方、５の場合には次式（数１２〜１５）に
よりＮ＝５〜１のイレージャを実行し（ステップ１４
７）、次いでブロックアドレスを１つインクリメントし
（ステップ１４８）、ステップ１２１に戻る。
【００５０】
【数１２】 〔５Erasure,Ｙ５〕 Ｔ４＝Ｓ４＋Ｄ１＊Ｓ３＋Ｄ２＊Ｓ２＋Ｄ３＊Ｓ１＋Ｄ
４＊Ｓ０ Ｙ５＝Ｔ４／Ｉ５ 〔シンドローム修正〕 Ｓ０＋Ｙ５ →Ｓ０ Ｓ１＋Ｙ５＊Ｘ５ →Ｓ１ Ｓ２＋Ｙ５＊Ｘ５2 →Ｓ２ Ｓ３＋Ｙ５＊Ｘ５3 →Ｓ３
４＊Ｓ０ Ｙ５＝Ｔ４／Ｉ５ 〔シンドローム修正〕 Ｓ０＋Ｙ５ →Ｓ０ Ｓ１＋Ｙ５＊Ｘ５ →Ｓ１ Ｓ２＋Ｙ５＊Ｘ５2 →Ｓ２ Ｓ３＋Ｙ５＊Ｘ５3 →Ｓ３
【００５１】
【数１３】 〔４Erasure,Ｙ４〕 Ｔ３＝Ｓ３＋Ｃ１＊Ｓ２＋Ｃ２＊Ｓ１＋Ｃ３＊Ｓ０ Ｙ４＝Ｔ３／Ｉ４ 〔シンドローム修正〕 Ｓ０＋Ｙ４ →Ｓ０ Ｓ１＋Ｙ４＊Ｘ４ →Ｓ１ Ｓ２＋Ｙ４＊Ｘ４2 →Ｓ２
【００５２】
【数１４】 〔３Erasure,Ｙ３〕 Ｔ２＝Ｓ２＋Ｂ１＊Ｓ１＋Ｂ２＊Ｓ０ Ｙ３＝Ｔ２／Ｉ３ 〔シンドローム修正〕 Ｓ０＋Ｙ３ →Ｓ０ Ｓ１＋Ｙ３＊Ｘ３ →Ｓ１
【００５３】
【数１５】 〔２Erasure,Ｙ２〕 〔１Erasure,Ｙ１〕 Ｔ１＝Ｓ１＋Ｘ１＊Ｓ０ Ｙ２＝Ｔ１／Ｉ２ Ｙ１＝Ｓ０＋Ｙ２
【００５４】また、ステップ１４４においてＣ１エラー
フラグＦ１の数が「０」の場合には、Ｃ２エラーフラグ
Ｆ０に「１」を書き込み（ステップ１４９）、次いでブ
ロックアドレスを１つインクリメントし（ステップ１４
７）、ステップ１２１に戻る。また、ステップ１４５に
おいてＣ１エラーフラグＦ１の数が５以下でない場合に
はステップ１５２以下に分岐する。
フラグＦ１の数が「０」の場合には、Ｃ２エラーフラグ
Ｆ０に「１」を書き込み（ステップ１４９）、次いでブ
ロックアドレスを１つインクリメントし（ステップ１４
７）、ステップ１２１に戻る。また、ステップ１４５に
おいてＣ１エラーフラグＦ１の数が５以下でない場合に
はステップ１５２以下に分岐する。
【００５５】ステップ１５２においてＣ１エラーフラグ
Ｆ２の数が「０」の場合には、Ｃ２エラーフラグＦ１に
「１」を書き込み（ステップ１５３）、次いでブロック
アドレスを１つインクリメントし（ステップ１５４）、
ステップ１２１に戻る。また、ステップ１５２において
Ｃ１エラーフラグＦ２の数が３以下の場合には図５に詳
しく示すシンドローム修正ルーチンを実行し、また、ス
テップ１５６においてＣ２エラーフラグＦ２の数が５以
下の場合にはＮ＝５〜１のＮイレージャを実行し、次い
でブロックアドレスを１つインクリメントし（ステップ
１５８）、ステップ１２１に戻る。
Ｆ２の数が「０」の場合には、Ｃ２エラーフラグＦ１に
「１」を書き込み（ステップ１５３）、次いでブロック
アドレスを１つインクリメントし（ステップ１５４）、
ステップ１２１に戻る。また、ステップ１５２において
Ｃ１エラーフラグＦ２の数が３以下の場合には図５に詳
しく示すシンドローム修正ルーチンを実行し、また、ス
テップ１５６においてＣ２エラーフラグＦ２の数が５以
下の場合にはＮ＝５〜１のＮイレージャを実行し、次い
でブロックアドレスを１つインクリメントし（ステップ
１５８）、ステップ１２１に戻る。
【００５６】また、ステップ１５９においてＣ２エラー
フラグＦ２の数が６でない場合にはＣ２エラーフラグＦ
１に「１」を書き込み（ステップ１６０）、次いでブロ
ックアドレスを１つインクリメントし（ステップ１６
１）、ステップ１２１に戻る。また、ステップ１６２に
おいてＣ２エラーフラグＦ２の数が６の場合には数１２
〜数１５と次式（数１６）によりＮ＝６〜１のＮイレー
ジャを実行し（ステップ１６３）、次いでブロックアド
レスを１つインクリメントし（ステップ１６４）、ステ
ップ１２１に戻る。
フラグＦ２の数が６でない場合にはＣ２エラーフラグＦ
１に「１」を書き込み（ステップ１６０）、次いでブロ
ックアドレスを１つインクリメントし（ステップ１６
１）、ステップ１２１に戻る。また、ステップ１６２に
おいてＣ２エラーフラグＦ２の数が６の場合には数１２
〜数１５と次式（数１６）によりＮ＝６〜１のＮイレー
ジャを実行し（ステップ１６３）、次いでブロックアド
レスを１つインクリメントし（ステップ１６４）、ステ
ップ１２１に戻る。
【００５７】
【数１６】 〔６Erasure,Ｙ６〕 Ｔ５＝Ｓ５＋Ｅ１＊Ｓ４＋Ｅ２＊Ｓ３＋Ｅ３＊Ｓ２ ＋Ｅ４＊Ｓ１＋Ｅ５＊Ｓ０ Ｙ６＝Ｔ５／Ｉ６ 〔シンドローム修正〕 Ｓ０＋Ｙ６ →Ｓ０ Ｓ１＋Ｙ６＊Ｘ６ →Ｓ１ Ｓ２＋Ｙ６＊Ｘ６2 →Ｓ２ Ｓ３＋Ｙ６＊Ｘ６3 →Ｓ３ Ｓ４＋Ｙ６＊Ｘ６4 →Ｓ４ （以下同様に、Ｎ＝５、４、３、２、１のイレージャを
実行）
実行）
【００５８】つぎに、図５、図７〜図９を参照してシン
ドローム修正ルーチンについて説明する。先ず、シンド
ローム修正を例えば図７に示すようなプログラムに基づ
いて６個のロケーションｉ＝０〜５について行い（ステ
ップ３００）、次いで修正シンドロームＳｍが「０」か
否かを判別し（ステップ３０１）、Ｓｍ＝０の場合には
回数Ｎのイレージャ処理を行う（ステップ３０２）。す
なわち、本実施例ではシンドロームを修正した場合に修
正シンドロームＳｍが「０」か否かを判別することによ
り、エラー位置のチェック回数を増加して訂正誤りを減
少させるようにしている。
ドローム修正ルーチンについて説明する。先ず、シンド
ローム修正を例えば図７に示すようなプログラムに基づ
いて６個のロケーションｉ＝０〜５について行い（ステ
ップ３００）、次いで修正シンドロームＳｍが「０」か
否かを判別し（ステップ３０１）、Ｓｍ＝０の場合には
回数Ｎのイレージャ処理を行う（ステップ３０２）。す
なわち、本実施例ではシンドロームを修正した場合に修
正シンドロームＳｍが「０」か否かを判別することによ
り、エラー位置のチェック回数を増加して訂正誤りを減
少させるようにしている。
【００５９】他方、ｉ＝１または２の場合には数３に基
づいて１ワードエラーを検出するための変形シンドロー
ムσ１〜σ３を演算し（ステップ３０３→３０５）、次
いで、数４により１ワードエラーか否かを判別し（ステ
ップ３０６）、ＹＥＳの場合にはステップ３０７以下に
進み、ＮＯの場合にはステップ３２０以下に分岐する。
また、ｉ＝３、４または５か否かを判別し（ステップ３
０４）、ＹＥＳの場合にはステップ３００に戻り、ＮＯ
の場合にはステップ３０７以下に進む。
づいて１ワードエラーを検出するための変形シンドロー
ムσ１〜σ３を演算し（ステップ３０３→３０５）、次
いで、数４により１ワードエラーか否かを判別し（ステ
ップ３０６）、ＹＥＳの場合にはステップ３０７以下に
進み、ＮＯの場合にはステップ３２０以下に分岐する。
また、ｉ＝３、４または５か否かを判別し（ステップ３
０４）、ＹＥＳの場合にはステップ３００に戻り、ＮＯ
の場合にはステップ３０７以下に進む。
【００６０】ステップ３０７以下では例えば図８に示す
ようなプログラムに基づいて１ワード訂正を行って訂正
データを書き込み（ステップ３０７、３０８）、次いで
シンドロームを修正し（ステップ３０９）、回数Ｎのイ
レージャ処理を行い（ステップ３１０）、表１に基づい
てＣ１エラーフラグＦ０、Ｆ１に「０」を書き込み（ス
テップ３１１）、次いで、ブロックアドレスを１つイン
クリメントし（ステップ３１２）、ステップ３００に戻
る。
ようなプログラムに基づいて１ワード訂正を行って訂正
データを書き込み（ステップ３０７、３０８）、次いで
シンドロームを修正し（ステップ３０９）、回数Ｎのイ
レージャ処理を行い（ステップ３１０）、表１に基づい
てＣ１エラーフラグＦ０、Ｆ１に「０」を書き込み（ス
テップ３１１）、次いで、ブロックアドレスを１つイン
クリメントし（ステップ３１２）、ステップ３００に戻
る。
【００６１】また、ステップ３２０以下では数６により
２ワードエラーを検出するためのＸ１、Ｘ２、ψ１〜ψ
３を演算し（ステップ３２０）、次いで数７により２ワ
ードエラーか否かを判別し（ステップ３２１）、２ワー
ドエラーの場合には例えば図９に示すようなプログラム
に基づいて２ワード訂正を行い（ステップ３２２）、数
９により訂正データＷi ，Ｗj を書き込む（ステップ３
２３）。次いでＹ１，Ｙ２を演算し（ステップ３２
４）、Ｗ１，Ｗ２を訂正し（ステップ３２５）、表１に
示すようにＣ１エラーフラグＦ０、Ｆ１に「０」を書き
込み（ステップ３２６）、次いで、ブロックアドレスを
１つインクリメントし（ステップ３２７）、ステップ３
００に戻る。
２ワードエラーを検出するためのＸ１、Ｘ２、ψ１〜ψ
３を演算し（ステップ３２０）、次いで数７により２ワ
ードエラーか否かを判別し（ステップ３２１）、２ワー
ドエラーの場合には例えば図９に示すようなプログラム
に基づいて２ワード訂正を行い（ステップ３２２）、数
９により訂正データＷi ，Ｗj を書き込む（ステップ３
２３）。次いでＹ１，Ｙ２を演算し（ステップ３２
４）、Ｗ１，Ｗ２を訂正し（ステップ３２５）、表１に
示すようにＣ１エラーフラグＦ０、Ｆ１に「０」を書き
込み（ステップ３２６）、次いで、ブロックアドレスを
１つインクリメントし（ステップ３２７）、ステップ３
００に戻る。
【００６２】つぎに、図６を参照してメイントラック訂
正ルーチンと補助トラック訂正ルーチンの割り込みルー
チンについて説明する。本実施例ではメイントラックの
Ｃ１、Ｃ２訂正ルーチンと補助トラックのＣ１訂正ルー
チンを同一のハードウエアにより選択的に処理するよう
に構成され、先ず、補助トラックＡＵＸＣ１訂正の割り
込みを検知すると（ステップ２０１）、補助トラック訂
正のフラグをセットする（ステップ２０２）。
正ルーチンと補助トラック訂正ルーチンの割り込みルー
チンについて説明する。本実施例ではメイントラックの
Ｃ１、Ｃ２訂正ルーチンと補助トラックのＣ１訂正ルー
チンを同一のハードウエアにより選択的に処理するよう
に構成され、先ず、補助トラックＡＵＸＣ１訂正の割り
込みを検知すると（ステップ２０１）、補助トラック訂
正のフラグをセットする（ステップ２０２）。
【００６３】次いで、現在処理中のメイントラックのブ
ロックアドレスをホールドし（ステップ２０３）、アド
レスを補助トラック訂正のアドレスに変更し（ステップ
２０４）、Ｃ１系列を訂正する（ステップ２０５）。そ
して、補助トラック訂正のフラグをリセットし（ステッ
プ２０６）、アドレスをメイントラック訂正のアドレス
に変更し（ステップ２０７）、メイントラック訂正に戻
る。
ロックアドレスをホールドし（ステップ２０３）、アド
レスを補助トラック訂正のアドレスに変更し（ステップ
２０４）、Ｃ１系列を訂正する（ステップ２０５）。そ
して、補助トラック訂正のフラグをリセットし（ステッ
プ２０６）、アドレスをメイントラック訂正のアドレス
に変更し（ステップ２０７）、メイントラック訂正に戻
る。
【００６４】したがって、上記実施例によれば、同一の
ハードウエアによりメイントラックのＣ１、Ｃ２訂正ル
ーチンまたは補助トラックのＣ１訂正ルーチンを選択的
に処理するので、メイントラックと補助トラックからそ
れぞれ再生されたＲＳ符号を小型かつ安価な構成で復号
化することができる。また、ＤＣＣの記録再生装置にお
いて、復調、変調、ＰＬＬ、テープスピードコントロー
ル、エラー訂正等の各回路を１つにチップでＬＳＩ化す
る場合にチップを小型化することができる。
ハードウエアによりメイントラックのＣ１、Ｃ２訂正ル
ーチンまたは補助トラックのＣ１訂正ルーチンを選択的
に処理するので、メイントラックと補助トラックからそ
れぞれ再生されたＲＳ符号を小型かつ安価な構成で復号
化することができる。また、ＤＣＣの記録再生装置にお
いて、復調、変調、ＰＬＬ、テープスピードコントロー
ル、エラー訂正等の各回路を１つにチップでＬＳＩ化す
る場合にチップを小型化することができる。
【００６５】また、修正シンドロームが「０」か否かが
判別されるので、エラー位置のチェック回数が増加し、
したがって、Ｃ１系列とＣ２系列がクロスインタリーブ
された積符号形式のリードソロモン符号を訂正する場合
の訂正誤りを減少させることができる。
判別されるので、エラー位置のチェック回数が増加し、
したがって、Ｃ１系列とＣ２系列がクロスインタリーブ
された積符号形式のリードソロモン符号を訂正する場合
の訂正誤りを減少させることができる。
【００６６】
【発明の効果】以上説明したように本発明によれば、記
憶媒体のメイントラックまたは補助トラックから再生さ
れたリードソロモン符号が同一の誤り訂正回路により選
択的に訂正されるので、メイントラックと補助トラック
からそれぞれ再生されたリードソロモン符号を小型かつ
安価な構成で誤り訂正することができる。
憶媒体のメイントラックまたは補助トラックから再生さ
れたリードソロモン符号が同一の誤り訂正回路により選
択的に訂正されるので、メイントラックと補助トラック
からそれぞれ再生されたリードソロモン符号を小型かつ
安価な構成で誤り訂正することができる。
【００６７】また、本発明では、修正シンドロームが
「０」か否かが判別されるので、エラー位置のチェック
回数が増加し、したがって、訂正誤りを減少させること
ができる。
「０」か否かが判別されるので、エラー位置のチェック
回数が増加し、したがって、訂正誤りを減少させること
ができる。
【図１】本発明に係る誤り訂正装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】リードソロモン符号のＣ１系列を訂正するルー
チンを説明するためのフローチャートである。
チンを説明するためのフローチャートである。
【図３】リードソロモン符号のＣ２系列を訂正するルー
チンを説明するためのフローチャートである。
チンを説明するためのフローチャートである。
【図４】図３のＣ２系列訂正ルーチンのイレージャルー
チンを説明するためのフローチャートである。
チンを説明するためのフローチャートである。
【図５】図４のイレージャルーチンのシンドローム修正
ルーチンを説明するためのフローチャートである。
ルーチンを説明するためのフローチャートである。
【図６】訂正処理がメイントラックから補助トラックに
移行する場合の割り込みルーチンを説明するためのフロ
ーチャートである。
移行する場合の割り込みルーチンを説明するためのフロ
ーチャートである。
【図７】シンドローム修正プログラムを示す説明図であ
る。
る。
【図８】１ワード修正プログラムを示す説明図である。
【図９】２ワード修正プログラムを示す説明図である。
２ フラグロケーション設定回路 ３ パリティロケーション設定回路 ４ ロケーション選択回路 ５ シンドロームチェック回路 ６ シンドローム選択回路 ７ α−ｉ変換ＲＯＭ ８，１４，１６，１９ レジスタ ９，１０，１１ ラッチ １２，１７，１８ 加算器 １３ 選択回路 １５ ｉ−α変換回路 ２２ シンドローム演算ブロック（シンドローム演算手
段） ２３ ラッチブロック ２４ ＲＡＭアドレス出力回路 ２５ インストラクション回路（判別手段） ２６ 訂正ブロック（訂正手段） ２７ 補助トラック割り込み検出回路（制御手段）
段） ２３ ラッチブロック ２４ ＲＡＭアドレス出力回路 ２５ インストラクション回路（判別手段） ２６ 訂正ブロック（訂正手段） ２７ 補助トラック割り込み検出回路（制御手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、リードソロモン符号を
誤り訂正する誤り訂正装置に関し、特にＤＣＣ（ディジ
タルコンパクトカセット）に記録されたオーディオ信号
を再生する場合に好適な誤り訂正装置に関する。
誤り訂正する誤り訂正装置に関し、特にＤＣＣ（ディジ
タルコンパクトカセット）に記録されたオーディオ信号
を再生する場合に好適な誤り訂正装置に関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】一般に、ＤＣＣのメイントラックには、
主としてランダムエラー訂正用のＣ１系列と主としてバ
ーストエラー訂正用のＣ２系列の積符号形式のリードソ
ロモン（ＲＳ）符号が記録されている。また、ＤＣＣで
はメイントラックの他に補助トラックが設けられ、この
補助トラックにはＣ１系列のみの１重リードソロモン符
号が記録されている。
主としてランダムエラー訂正用のＣ１系列と主としてバ
ーストエラー訂正用のＣ２系列の積符号形式のリードソ
ロモン（ＲＳ）符号が記録されている。また、ＤＣＣで
はメイントラックの他に補助トラックが設けられ、この
補助トラックにはＣ１系列のみの１重リードソロモン符
号が記録されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】従来、この種の誤り訂正装置では、ＤＣＣ
のメイントラックと補助トラックからそれぞれ再生され
たＲＳ符号のエラーを訂正する２つの誤り訂正装置が設
けられている。また、ＤＣＣのメイントラックにおいて
Ｃ１系列とＣ２系列がクロスインタリーブされた積符号
形式のリードソロモン符号を誤り訂正する場合には、Ｃ
１系列を用いて誤りを検出し、可能な場合には訂正し、
訂正できない場合には消失（イレージャ）訂正としてＣ
２系列を用いて訂正する。
のメイントラックと補助トラックからそれぞれ再生され
たＲＳ符号のエラーを訂正する２つの誤り訂正装置が設
けられている。また、ＤＣＣのメイントラックにおいて
Ｃ１系列とＣ２系列がクロスインタリーブされた積符号
形式のリードソロモン符号を誤り訂正する場合には、Ｃ
１系列を用いて誤りを検出し、可能な場合には訂正し、
訂正できない場合には消失（イレージャ）訂正としてＣ
２系列を用いて訂正する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、ＤＣＣのメイントラックにおいてＣ
１系列とＣ２系列がクロスインタリーブされた積符号形
式のリードソロモン符号を誤り訂正する方法は、訂正能
力が高いものの訂正誤りがやはり発生するので、訂正誤
りを減少させることが望ましい。
１系列とＣ２系列がクロスインタリーブされた積符号形
式のリードソロモン符号を誤り訂正する方法は、訂正能
力が高いものの訂正誤りがやはり発生するので、訂正誤
りを減少させることが望ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】加算器１２はレジスタ出力選択回路（セレ
クタ）９、１１により選択されたデータを加算するが、
この加算はαの指数部の加算であるので、インストラク
ションでは乗算となる。レジスタ入出選択回路１３は、
加算器１２の出力またはＲＯＭ７によりα−ｉ変換され
たシンドロームを選択して後段のレジスタ１４に記憶さ
せる。なお、このレジスタ１４は演算途中のデータを一
時記憶してレジスタ出力選択回路９、１１に出力するた
めに用いられる。
クタ）９、１１により選択されたデータを加算するが、
この加算はαの指数部の加算であるので、インストラク
ションでは乗算となる。レジスタ入出選択回路１３は、
加算器１２の出力またはＲＯＭ７によりα−ｉ変換され
たシンドロームを選択して後段のレジスタ１４に記憶さ
せる。なお、このレジスタ１４は演算途中のデータを一
時記憶してレジスタ出力選択回路９、１１に出力するた
めに用いられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】
【数１０】 〔Ｃ１ Flag Calculate〕 Read ：Ｃ１ Flag Location Count ：Ｃ１ Flag NumberRegister ：Ｃ１ Flag Location Ｘ１，Ｘ２，Ｘ３，
Ｘ４，Ｘ５，Ｘ６
Ｘ４，Ｘ５，Ｘ６
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (2)
- 【請求項１】 記憶媒体のメイントラックと補助トラッ
クから再生されたリードソロモン符号を訂正する誤り訂
正回路と、 再生信号のメイントラックと補助トラックの変化点にお
いて前記誤り訂正回路がメイントラックまたは補助トラ
ックから再生されたリードソロモン符号を切り換えて選
択的に訂正するように制御する制御手段とを有する誤り
訂正装置。 - 【請求項２】 Ｃ１系列とＣ２系列がクロスインタリー
ブされた積符号形式のリードソロモン符号を誤り訂正す
る誤り訂正装置において、 Ｃ１系列のポインタによりシンドロームを修正するシン
ドローム演算手段と、 前記シンドローム演算手段により修正された修正シンド
ロームが「０」か否かを判別する判別手段と、 修正シンドロームが「０」の場合にイレージャ訂正を行
い、修正シンドロームが「０」でない場合にエラー訂正
を行う訂正手段とを有する誤り訂正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5267923A JPH0793913A (ja) | 1993-07-27 | 1993-09-30 | 誤り訂正装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20452993 | 1993-07-27 | ||
| JP5-204529 | 1993-07-27 | ||
| JP5267923A JPH0793913A (ja) | 1993-07-27 | 1993-09-30 | 誤り訂正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793913A true JPH0793913A (ja) | 1995-04-07 |
Family
ID=26514515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5267923A Pending JPH0793913A (ja) | 1993-07-27 | 1993-09-30 | 誤り訂正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105151A1 (ja) * | 2002-06-11 | 2003-12-18 | ソニー株式会社 | ディスク記録媒体、ディスク製造方法、ディスクドライブ装置 |
| JP2010226474A (ja) * | 2009-03-24 | 2010-10-07 | Sony Corp | 受信装置及び方法、プログラム、並びに受信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198913A (ja) * | 1985-02-28 | 1986-09-03 | Sony Corp | 信号選択回路 |
| JPH0612791A (ja) * | 1992-06-30 | 1994-01-21 | Pioneer Electron Corp | Ｃｄ−ｒｏｍ再生装置 |
-
1993
- 1993-09-30 JP JP5267923A patent/JPH0793913A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198913A (ja) * | 1985-02-28 | 1986-09-03 | Sony Corp | 信号選択回路 |
| JPH0612791A (ja) * | 1992-06-30 | 1994-01-21 | Pioneer Electron Corp | Ｃｄ−ｒｏｍ再生装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105151A1 (ja) * | 2002-06-11 | 2003-12-18 | ソニー株式会社 | ディスク記録媒体、ディスク製造方法、ディスクドライブ装置 |
| US7190655B2 (en) | 2002-06-11 | 2007-03-13 | Sony Corporation | Disk recording medium, disk manufacturing method, and disk drive apparatus |
| US7668062B2 (en) | 2002-06-11 | 2010-02-23 | Sony Corporation | Disk recording medium, disk production method, disk drive apparatus |
| US8553511B2 (en) | 2002-06-11 | 2013-10-08 | Sony Corporation | Disk recording medium, disk production method, disk drive apparatus |
| JP2010226474A (ja) * | 2009-03-24 | 2010-10-07 | Sony Corp | 受信装置及び方法、プログラム、並びに受信システム |
| US8799739B2 (en) | 2009-03-24 | 2014-08-05 | Sony Corporation | Receiving apparatus, receiving method, program, and receiving system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020621 |