JPS61198913A - 信号選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 ０１周辺回路（第２図） Ｇ２周辺回路（第３図） Ｇ３信号選択回路（第１図、第４図） Ｇ４信号選択回＠（第５図、第６図） Ｈ発明の効果 Ａ　産業上の利用分野 本発明は複数の信号を選択的に取出す信号選択回路に関
する。

Ｂ　発明の概要 本発明は複数の信号を選択する信号選択回路に関し、複
数（Ｎ）個の信号が夫々供給されるＮ個のゲート回路を
制御用シーケンスカウンタで循環的に開放するようにな
し、開放状態にあるゲート回路から信号が出力されてい
るときはカウンタの計数動作を停止せしめるようにする
ことにより、複数の信号を公平な優先順位を以て取出す
ことができるようにしたものである。

Ｃ従来の技術 光学式のディジタルオーディオディスクシステムを用い
てステレオ音楽以外に文字のデータ、表示用のデータ、
プログラムなどのディジタルデータを再生できれば、表
示装置を付加することによってグラフィックスによる図
表、統計や、スチル画像による図鑑などの視学的情報の
再生装置や、ビデオゲーム装置を実現することができ、
ディジタルオーディオディスクシステムの応用範囲を広
げることができる。現行のいわゆるコンパクトディスク
のデータ記憶容量は、約５００８バイトあり、フレキシ
ブルディスクの記憶容量よりかなり大きい利点を有して
いる。

ディジタルオーディオディスクでは、エラー訂正符号の
処理は、１サンプルデータの１６ビツトを上位８ビツト
及び下位８ビツトに分割し、バイト単位で行っている。

つまり、インターリーブ及びディンターリーブ、リード
ソロモン符号の符号化及び復号化は、バイト単位でなさ
れている。従って、ディジタルオーディオ信号とディジ
タルデータとでエラー訂正符号を共通に行うことが容易
になしうる。ディジタルデータは、音楽信号のように、
平均値補間などの補間処理を通用することができず、音
楽信号と比べて再生データのエラーレートがより低いこ
とが好ましい。

コンパクトディスクに記録される信号がオーディオデー
タの場合（即ち現行のコンパクトディスク）のデータ構
成について第７図及び第８図を参照して説明する。

第７図は、コンパクトディスクに記録されているディジ
タルオーディオデータのフォーマットを示すものである
。記録データの５８８ビツトを１フレームとし、この１
フレーム毎の特定のビットパターンのフレーム同期パル
スＦＳの後には、３ビツトの直流分抑圧ビン）ＲＢが設
けられ、更に、その後に各々が１４ビツトの０〜３２番
のデータビットＤＢと、３ビツトの直流分抑圧ビットＲ
Ｂとが交互に設けられている。このデー名ピッＩ−ＤＢ
のうちで０番目のものは、サブコーディング信号あるい
はユーザーズビットと呼ばれ、ディスクの再生制御、関
連する情報の表示などに使用されるものである。１〜１
２．１７〜２８番目のデータビットＤＢは、メインチャ
ンネルのオーディオデータに割当てられ、残る１３〜１
６．２９〜３２番目のデータビットＤＢは、メインチャ
ンネルのエラー訂正コードのパリティデータに割当てら
れる。各データビットＤＢは、記録時に８−１４変−に
より８ビツトのデータが１４ビツトに変換されたもので
ある。

第８図は、直流分抑圧ピントを除ｉ、各データビットＤ
Ｂを８ビツトとして、９８フレームを順に並列に並べた
状態を示す、０及びｌのフレームのサブコーディング信
号Ｐ−Ｗは、所定のビットパターンであるシンクパター
ンを形成している。また、Ｑチャンネルに関しては、９
８フレームのうちの終端側の１６フレームにエラー検出
用のＣＲＣコードが挿入されている。

Ｐチャンネルは、ポーズ及び音楽を示ずセ゛ラグであっ
て、音楽で低レベル、ポーズで高レベルとされ、リード
アウト区間で２１１ｚ周期のパルスとされる。従って、
このＰチャンネルの検出及び針数を行うことによって、
指定された音楽を選択して再生することが可能となる。

Ｑチャンネルは、同種の制御をより複雑に行うことがで
き、例えばＱチャンネルの情報をディスク再生装置に設
けられたマイクロコンピュータに取り込んで、音楽の再
生途中でも直ちに他の音楽の再生に移行するなどのラン
ダム選曲を行うことができ墨。これ以外のＲチャンネル
〜Ｗチャンネルは、ディスクに記録されている曲の作詞
者、作曲者、その解説、詩などを表示したり、音声で解
説するために用いられる。

Ｑチャンネルの９８ビツトのうちで、先頭の２ビツトが
シンクパターンとされ、次の４ビツトがコントロールビ
ットとされ、更に、次の４ビツトがアドレスビットとさ
れ、その後の７２ビツトがデータビットとされ、最後に
エラー検出用のＣＲＣコードが付加される。データビッ
トの７２ビツト内に、トラック番号コードＴＮＲとイン
デックスコードＸとが含まれている。トラック番号コー
ドＴＮＲは、００〜９９まで変化しうるもので、インデ
ックスコードＸも同様に００〜９９まで変換しうるちの
である。

更に、Ｑチャンネルのデータとして、曲及びポーズの時
間を示す時間表示コードと、コンパクトディスクのプロ
グラムエリアの最初から最外周側の終端まで連続的に変
化する絶対時間を表示する時間表示コードとが含まれる
。これらの時間表示コードは、各々が２桁の分、秒、フ
レームのコードにより構成される。１秒は、７５フレー
ムに分割される。ディジタルデータのように、音楽より
短い単位でコンパクトディスクをアクセスするためには
、上述の絶対時間に関する時間表示コードが用いられる
。

この例では、メインチャンネルのデータとしてディジタ
ルデータを記録する時に、サブコーディング信号のＰチ
ャンネル及びＱチャンネルのデータ構成は、コンパクト
ディスクと同じものとしている。

第９図はディジタルデータの記録フォーマットを示す、
ディジタルデータは、（５８８ｘ　４バイト＝　２３５
２バイト）を１ブロツク　（１セクタ）とするもので、
第９図は、この１ブロツクのデータ構成である。１ブロ
ツクは、１２バイトのブロック同期信号（ＣＹＮＣ）と
、４バイトのヘッダと、２０４８バイトのデータ（ユー
ザーデータ）と、４バイトのエラー検出コード（ＥＤＣ
）　、例えばＣＲＣコードと、８バイトの拡張用のスペ
ースと、１７２バイトのＰ符号のパリティ　（Ｐパリテ
ィと称する）と、１０４バイトのＱ符号のパリティ（Ｑ
パリティと称する）とからなる。１ブロツクのデータは
、これから最終的に必要とされるデータのみを切り出す
ことができる構成とされている。

第１０図に１ブロツク（セクタ）の構成がより詳細に示
される。第１０図で左チャンネル及び右チャンネルは、
ステレオ音楽データの左右のチャンネルのサンプルデー
タとの対応を示すものであり、各チャンネルは、１６ビ
ツトを１ワードとし、Ｌが最下位ビット、Ｍが最上位ビ
ットを示している。

前述のように、ステレオ音楽データの場合には、フレー
ム同期信号で規定される区間内に（６×２Ｘ２−２４バ
イト）のデータが記録されているので、ステレオ音楽デ
ータと同一の信号フォーマット（第７図）によりディジ
タルデータを記録すると、１ブロツク　（２３５２バイ
ト）は、第Ｏフレームから第９７フレームまでに記録さ
れる。従って、サブコーディング信号の変化の周期の９
８フレームをくずすことなくディジタルデータを記録で
きる。

ｌブロックのディジタルデータの最初の１バイトは、全
てＯのビットとされ、その後のｌθバイトが全て１′の
ビットとされ、更にその後の１バイトが全てＯのビット
とされる。この１２バイトの区間が１ブロツクのディジ
タルデータの先頭を示すブロック同期信号（セクタ同期
信号）とされる。ブロック同期信号の後に、各１バイト
の分、秒、セクタ、モードのヘッダが付加される。

このヘッダは、１ブロツク（セクタ）のアドレスであっ
て、１ブロツクは、フレームと同様に７５ブロツクで１
秒となるものである。モードのデータは、そのｌブロッ
クのデータの種類などを示すものである。第１０図で、
Ｄ　０００１〜Ｄ　２３３６は、ブロック同期信号及び
ヘッダを除く１ブロツクのバイト番号を示す。

Ｄ　０００１−　Ｄ　２０４８がユーザーデータであり
、Ｄ　２０４９〜Ｄ　２０５２がエラー検出コードであ
り、Ｄ　２０５３〜Ｄ　２０６０がスペースであり、Ｄ
　２０６１〜Ｄ　２２３２がＰパリティであり、Ｄ　２
２３３〜Ｄ　２３３６がＱパリティである。

エラー検出符号及びエラー訂正符号の符号構成の説明の
ために、１ブロツク（セクタ）の構成をワード単位で表
したものを９Ａｌ１図に示す。第１１図において、Ｗｉ
がワード番号を示す。ｗ　ｏｏｏｏ及びＷ　０００１が
ヘッダであり、Ｗ　０００２〜Ｗ　１０２５がユーザー
データであり、Ｗ１０２６及びＷ　１０２７がエラー検
出コードであり、Ｗ　１０２８〜Ｗ　１０３１がスペー
スであり、Ｗ　１０３２〜Ｗ　１１１７がＰパリティで
あり、Ｗ　１１１８〜Ｗ１１６９がＱパリティである。

エラー検出符号の符号化は、ヘッダ及びユーザーデータ
（Ｗ　００００−　Ｗ　１０２７）について行われると
共に、エラー訂正符号の符号化は、ブロック同期信号を
除＜　Ｗ　００００−　Ｗ　１１６９の１１７０ワード
（２３４０バイト）に関して行われる。

エラー検出符号として用いられるＣＲＣコードは、−例
として、下記の生成多項式ｐ　（Ｋｌを有するものであ
る。

ｐ（ｘｌ＝　　（Ｘ”＋Ｘ１６＋Ｘ２　＋１）（ｘ”＋
ｘ２＋ｘ＋１）ヘッダ及びユーザーデータをＧＦ２’上
の多項式で表現したものを、上述の生成多項式により除
算した時の剰余が４バイトのＣＲＣコードとされる。こ
のエラー検出符号は、ディスクから再生された再生信号
のエラー訂正を行った後の最終的な信頼性のチェックの
目的で用いられる。この他に、エラー訂正を行う時の誤
ったエラー訂正を防止する目的として用いるようにして
も良い。

エラー訂正符号は、１ブロツクのｗ　ｏｏｏｏ〜Ｗ１１
６９の各ワードを最上位ピッ）Ｍを含む上位バイト及び
最下位ビン）Ｌを含む下位バイトの各々に２分割し、１
１７０バイトの上位バイトからなるデータプレーンと、
１１７０バイトの下位バイトからなるデータプレーンと
の各データプレーンごとに行われる。

この上位バイトのデータプレーン及び下位バイトのデー
タプレーンの各々でなされる符号化は、同一のものであ
る。

第１２図は、上位バイト又は下位バイトの何れか一方か
ら構成されるデータプレーンに関する符号化の説明に用
いるものである。データプレーンは、ヘッダ及びユーザ
ーデータからなる１０３２バイトからなり、この１０３
２バイトが（２４Ｘ４３）の２次元的配列とされる。第
１２図に示すように、ワード番号で区別される各バイト
が最初の行から順に第２４番目の行までに配される。こ
の（２４Ｘ　４３）のデータプレーンに対し、完結形の
クロスインターリーブ及びリードソロモン符号を組合せ
たエラー訂正符号の符号化がなされる。このエラー訂正
符号は、■０３２バイトのデータプレーンの互いに異な
る方向に位置する２つの符号系列に、各１バイトのシン
ボルが含まれるようにインターリーブ処理を行い、符号
系列ごとに、リードソロモン符号の符号化を行うもので
ある。

第１２図に示すように、θ〜４２の各列に位置する２４
バイト毎に１バイトを１シンボルとする（２６゜２４）
のリードソロモン符号の符号化がなされ、各列の下に位
置する２バイトとしてＰパリティが付加される。したが
って、Ｐパリティを含む符号系列（Ｐ系列と称する）は
、２６シンボルからなるものである。　　ＧＦ２”上の
（２６，２４）リードソロモン符号として、例えば下記
の多項式ｐ（×）のものを用いる。

ｐ（Ｘ）−ｘ”＋ｘ→＋ｘ３＋ｘ２＋１ＧＦ２’上の原
始光ａを（ａ　−００００００１０）とする時、パリテ
ィマトリクスＨＰは、下記に示すものとなる。

パリティシンボルＰ　Ｏ−Ｄ　（４３Ｘ　２４＋　Ｎ）
及びＰ１＝Ｄ　（４３Ｘ２５＋Ｎ）（Ｎ−０，１，２，
・・・・・・４１、４２）は、再生されたＰ系列をｖＰ
とする時に、次の等式を満足するものとされる。

ＨＰＸＶＰ−０ ここで、 である、−例として、（Ｎ−０）とする時、最初の列に
位置する（ＤＯＯＯＯ，ＤＯＯ４３，ＤＯＯＯＯ，ＤＯ
１２９゜Ｄｏｌ、７２．・・・・・・ＤＯ９４６，ＤＯ
９８９，Ｄ１０３２　（＝Ｐ　Ｏ）　。

Ｄ１０７５（−Ｐ　１）　）が再生されたひとつのＰ系
列となる。

また、データプレーンの斜め方向に位置する４３バイト
毎に１バイトを１シンボルとする（４５．４３）リード
ソロモン符号の符号化がなされ、第２７＃ｒ目及び第２
８番目の行に位置する２バイトとして、Ｑパリティが付
加される。したがって、Ｑ系列は、４５シンボルからな
るものである。ＧＦ２１ｉ上の（４５゜４３）　リード
ソロモン符号として、例えば下記の多項式ｐ　（ＸｌＯ
ものを用いる。

ＧＦ２”上の原始光ａを（ａ　−００００００１０）と
する時、パリティマトリクスＨＰは、下記に示すものと
なる。

パリティシンボルＱｏ　＝　Ｄ　（４３Ｘ　２６＋　Ｎ
）及びＱｔ−Ｄ　（４４ｘ２６＋Ｎ）は、再生されたＱ
系列をｖｐとする時に、次の等式を満足するものとされ
る。

ＨＰＸＶＰ＝０ ここで、 である。（Ｎ＝０．１，２．３・・・・・・２４．２５
）であり、（Ｍ−０，１，２，３・・・・・・４１．４
２）である。

もし、（４４ｘ　Ｍ　＋４３ｘ　Ｎ　）　＞　１１１７
の関係が生じる時は、（４４Ｘ　Ｍ　＋　４３Ｘ　Ｎ）
は、（４４Ｘ　Ｍ　＋　４３Ｘ　Ｎ−１１１８）として
計算される。

Ｑ系列のインターリーブ関係の理解を容易とするため（
Ｎ＝Ｑ、１，２．川・・・２４．２５）を垂直方向とし
、（Ｍ−０，１，２，・・・・・・４１．４２）を水平
方向として、Ｐパリティを含む１１１８シンボルの配列
を並び変えると、第１３図に示すものとなる。第１３図
の横方向に並ぶ各行が１個のＱ系列を形成する。例えば
（Ｎ＝Ｏ）の時は、（ＤＯＯＯＯ，ＤＯＯ４４゜０００
８８、　ＤＯＩ３２．　ＤＱ１７６、・・・・・・、　
　ＤＱ６４２．　ＤＯ６８６゜００７３０、　Ｄ１１１
８　（＝ＱＯ）　、　　Ｄ１１４４　（＝０１）　）が
１個のＱ符号系列を形成する。また、この第１３図にお
いて、縦方向に並ぶ各列がＰ系列を形成する。従って、
第１３図は、垂直方向に（２６，２４）リードソロモン
符号の符号化がなされると共に、水平方向に、（４５，
４３）　リードソロモン符号の符号化がなされた１Ｍ［
の積符号の構成を表したものである。

この２つのリードソロモン符号は、共に２シンボルのパ
リティシンボルを有しているので、エラーフラグがない
時でも、１シンボルエラーまでの訂正が可能であると共
に、エラーフラグによって、エラーロケーションが判か
っている時には、２シンボルまでのエラーを訂正するこ
とができる。このエラーフラグとしては、ディジタルデ
ィスクに関して標準的に使用されるＣＩＩ？Ｃ（クロス
インターリーブリードソロモン符号）の復号結果を用い
ることができる。したがって、第１３図における垂直方
向のリードソロモン符号の復号（Ｐ復号と称する）及び
水平方向のリードソロモン符号の復号（Ｑ復号と称する
）を交互に行い、例えば（Ｐ復号−Ｑ復号−Ｐ復号−Ｑ
復号）と行うことにより、Ｐ系列及びＱ系列の両者の何
れから見ても、３個以上のシンボルがエラーシンボルと
なる場合以外では、全てのエラーパターンの訂正を行う
ことができる。然も、クロスインターリーブ処理を施し
ているので、バーストエラーを分散させることにより、
エラー訂正能力をより向上することができる。

上述のエラー訂正符号は、１ブロツクのヘッダ及びユー
ザーデータの計１１１８ワードの夫々を上位バイトと下
位バイトとに分割してなる２つのデータブレーンに関し
て同様になされる。このエラー訂正符号化がなされた各
データプレーンが合成され、更に、ブロック同期信号が
付加され、第１Ｏ図又は第１１図に示すｌブロックの構
成とされる。この１ブロツクがオーディオデータの代わ
りに、ディジタルディスクのＣＩＲＣ符号の符号器に供
給され、エラー訂正符号化の処理を受け、更に、フォー
マツタにより、第７図に示すような記録データに変換さ
れる。この記録データがディジタルディスクのカッティ
ングマシンに供給される。

第１４図は、光学式ディスクの再生装置の構成を示すも
のである。第１４図において、（１）が上述の２つのフ
ォーマットのディジタル信号のいずれかがスパイラル状
に記録されたディジタルディスクを示す。ディスク＜１
）は、スピンドルモータ（２）によって、回転される。

この場合、線速度一定でディスク（１）が回転するよう
に、スピンドルサーボ回路（３）によってスピンドルモ
ータ（２）が制御される。

（４）がオプティカルヘッドを示し、オプティカルヘッ
ド（４）は、読取用のレーザ光を発生するレーザー源、
ビームスプリッタ、対物レンズ等の光学系、ディスク（
１）で反射されたレーザー光の受光素子等を有している
。オプティカルヘッド（４）は、スレッド送りモータ（
５）によって、ディスク（１）の半径方向を移動できる
ようにされている。スレッド送りモータ（５）は、スレ
ッドドライブ回路（６）によってドライブされる。

また、オプティカルヘッド（４）は、ディスク（１）の
信号面に直角な方向及びこれに平行な方向の２方向にお
いて変位可能とされ、再生時のレーザー光のフォーカシ
ング及びトラッキングが常に良好とされるように制御さ
れる。このために、フォーカスサーボ回路（７）及びト
ラッキングサーボ回路（８）、が設けられている。

オプティカルヘッド（４）の再生信号がＲＦアンプ（９
）に供給される。オプティカルヘッド（４）には、例え
ばシリンドリカルレンズと４分割ディテクタの組合せか
らなるフォーカスエラー検出部と３つのレーザースポッ
トを用いるトラッキングエラー検出部とが設けられてい
る。ＲＦアンプ（９）の出力信号がクロック抽出回路（
１０）に供給される。このクロック抽出回路（１０）の
出力（データ及びクロック）がフレーム同期検出回路（
１１）に供給される。ディスク（１）に記録されている
ディジタル信号は、ＢＦＭ変調されている。

ＥＦＭ変調は、８ビツトのデータを１４ビツトの好まし
い（即ち変調された信号の最少反転時間が長く、その低
域成分が少なくなるような１４ビツト）パターンにブロ
ック変換する方法である。ディジタル復調回路（１２）
は、ＥＦＭの復調を行う構成とされる。クロック抽出回
路（ｌＯ）により取り出されたビットクロック及びフレ
ーム同期検出回路（１１）で検出されたフレーム同期信
号がディジタル復調回路（１２）及びスピンドルサーボ
回路（３）に供給される。

ディジタル１１を開回路（１２）では、サブコーディン
グ信号の分離がなされ、このサブコーディング（ｌがバ
ッフ１メモリ　（１３）を介してシステムコントローラ
（１４）に供給される。システムコントローラ（１４）
には、ＣＰｕが設けられ、ディスク（１）の回転動作、
スレッド送り動作、オプティカルヘッド（４）の読取動
作などがシステムコントローラ（１４）によって制御さ
れる構成とされる。

システムコントローラ（１４）には、後述のインク−フ
ェース（２０）を介して制御指令が供給される。

つまり、サブコーディング信号を用いるディスク（１）
から希望するディジタル信号の読出しを行うための制御
がシステムコントローラ（１４）によって行われる。

ディジタル復調回路（１２）から出力されるメインディ
ジタルデータがＲＡＭコントローラ（１５）を経てＲＡ
Ｍ　　（１６）及びエラー訂正回路（１７）に供給され
る。このＲＡＭコントローラ（１５）　、ＲＡＭ　　（
１６）及びエラー訂正回路（１７）により、時間軸変動
の除去、エラー訂正の処理が成され、その出力にメイン
ディジタルデータが取り出される。このＲＩＭコントロ
ーラ（１５）の出力がデマルチプレクサ（１８）に供給
される。デマルチプレクサ（１８）は、再生しているデ
ィスクがステレオ音楽信号用のコンパクトディスクであ
るか、ディジタルデータ記憶用のディジタルデータディ
スクかによって制御されるもので、システムコントロー
ラ（１４）により出力系路の切替を行う。−例として、
ディスク（１）のリードインドランクに記録されている
サブコーディング信号のＱチャンネルのコントロールビ
ットにより、再生しているディスクがステレオ音楽信号
用のものか、ディジタルデータ記憶用のものかが識別さ
れる。この出力系路の切替と共に、ＲＡＭコントローラ
（１５）に対してディスクの種類の判別結果を示す制御
信号が供給され、ディジタルデータ記憶用のディスクの
再生出力には、付加的なエラー訂正動作がなされる。

ディジタルディスク再生時に選択される出力系路には、
データ変換回路（１９）が接続されている。

このデータ変換回路（１９）には、再生ディジタルデー
タと共に、再生サブコーディング信号がバッファメモリ
　（１３）から供給され、再生データがシリアル信号の
形態に変換される。第１５図は、データ変換回路（１９
）から出力されるシリアル信号のワードフォーマットの
一例を示す、このシリアル信号は、３２ビツトを１ワー
ドとしており、最初の４ビツトがプリアンプル、次の４
ビツトがデータの補助ビット、次の２０ビツトがデータ
である。ディジタルデータが１６ビツトを１ワードとす
る時は、最下位ビット（ＬＳＢ）から１６ビツト挿入さ
れる。

ディジタルデータの後に４ビツトが付加される。

この４ビツトのうちで、■で示すビットは、そのワード
が有効であるかどうかを示すフラグであり、Ｕで示すビ
ットがサブコーディング信号の各ビットであり、Ｃで示
すビットがチャンネルを識別するビットであり、Ｐがパ
リティビットである。このサブコーディング信号のビッ
トＵは、ワードフォーマットの夫々に１ビツトずつ挿入
されて順次伝送される。

上述のワードフォーマットは、オーディオデータを考慮
して考えられたもので、次段のインターフェース（２０
）に供給され、標準的なコンピュータのデータフォーマ
ットに変換される。また、システムコントローラ（１４
）に対するデータがインターフェース（２０）を介して
マイクロコンピュータシステム（ホストコンピュータ）
　　（２１）から供給される。マイクロコンピュータシ
ステム（２１）は、読出しアドレスを指定し、この読出
しアドレスの他にスタート信号などのドライブコントロ
ール信号をインターフェース（２０）及びシステムコン
トローラ（１４）に与える。

再生しているディスクがステレオ音楽信号用のものの時
に選択されるデマルチプレクサ（１８）の出力系路には
、補間回路（２２）が接続され、エラー訂正できなかっ
たエラーデータの修整がなされる。補間回路（２２）に
より、左右のチャンネルに分けられ、各チャンネルのデ
ータがＤ／Ａコンバータ（２３Ｌ　）　、　　（２３Ｒ
）によりアナログ信号とされ、ローパスフィルタ（２４
Ｌ）　、　　（２４Ｒ）を夫々介して出力端子（２５Ｌ
　）　、　　（２５Ｒ）　　に取り出される。

ここでは、バッファメモリ　（１３）によりサブコーテ
ィング信号の時間軸変動分を除去している。

この時間軸補正は、メインチャンネルのディジタル信号
に関して、ＲＡＭコントローラ（１５）　及びＲＡＭ（
１６）によってなされるのと同様のものである。

つまり、ＲＡＭコントローラ（１５）は、検出されたフ
レーム同期信号から再生信号に同期したライトクロック
を形成し、このライトクロックによって、ＲＡＭ　　（
１６）にディジタル信号を書込み、ＲＡＭ　　（１６）
からディジタル信号を読出す時には、水晶発振器の出力
から形成されたリードクロックを用いるようにしている
。このライトクロック及びリードクロックがバッファメ
モリ　（１３）へのサブコーディング信号の書込み及び
読出しに用いられる。したがって、バッファメモリ　（
１３）から読出されたサブコーディング信号は、時間軸
変動を含まず、メインチャンネルのディジタル信号との
時間的関係がこの時間軸変動によって変化してしまうこ
とが防止される。

ここでは、ディジタルデータ記憶用のディスク再生時に
は、まず、マイクロコンピュータシステム（２１）にお
いて、所定のアドレスに対するリード命令が実行される
。このアドレスは、Ｑチャンネルの絶対時間表示用のコ
ードそのものであって、インターフェース（２０）を介
して、アドレスがシステムコントローラ（１４）に供給
される。システムコントローラ（１４）は、スレッドド
ライブ回路（６）を制御し、オプティカルヘッド（４）
により再生されたサブコーディング信号を見ながら、目
的とする読取り位置の近傍の位置にオプティカルヘッド
（４）を移動させる。この例では再生されたサブコーデ
ィング信号にエラーが含まれることによって、設定され
たサブコーディング信号が再生されないでアクセス動作
が終了しない誤動作を防止するために、数ブロック離れ
た位置より再生を開始するようにしている。そして、再
生されたサブコーディング信号が指定されたアドレスに
一致することにより、又は近傍の正しいサブコード信号
の位置から再生を開始してフレーム同期Ｃ８号をカウン
トすることの何れかの方法で目的とするブロックを捕え
るようにしている。

第１６図は、ディジタルデータ記憶用のディスク再生時
のエラー訂正回路（復号器）の−例を示す。

第１６図では、簡単のため、オーディオ信号用のディス
ク及びディジタルデータ記憶用のディスクの何れに釦用
いられている。　ＣＩＲＣ符号の復号器については省略
されている。つまり、ＲＡＭ　　（１６）に貯えられて
いる１ブロツクのブロック同期信号を除く再生データは
、ＣＩＲＣ符号の復号後のものであり、各シンボルには
、エラーの有無を示すエラーフラグが付加されている。

ＲＡＭ　　（１６）からエラーフラグと共に各シンボル
が続出され、２６シンボルのＰ系列ごとにデータバス（
３１）を介してＰｆｆｉ号器（３２）に供給される。

Ｐ復号器（３２）において、ＣＩＲＣ符号の復号により
得られたエラーフラグを用いて１個のＰ系列内の２シン
ボルエラーの訂正を行う（２６，２４）リードソロモン
符号の復号がなされ、この復号後のシンボルがＲＡＭ　
　（１６）に書き込まれる。この場合、Ｐ復号器（３２
）により、エラーが訂正されたものは、そのシンボルに
関するエラーフラグがクリアされる。■ブロックに関す
るＰ復号が終了すると、ＲＡＭ（１６）から読出された
データがデータバス（３１）を介してＱ復号器（３３）
に供給される。

ＲＡＭ　　（１Ｂ）のアドレスの制御により、ディンタ
ーリーブがなされ、１ブロツクのＱ系列どとにＱ復号器
（３３）において、１個のＱ系列内の２シンボルエラー
の訂正を行う（４５，４３）リードソロモン符号の復号
がなされる。この復号によりエラーが訂正されたものは
、そのシンボルに関するエラーフラグがクリアされる０
次に、再びＰ復号が行われ、更に、Ｑ復号が行われる。

このように、Ｐ復号及びＱ復号を交互に２回ずつ行った
後に、ＲＡＭ　　（１６）からのエラー訂正後の再生デ
ィジタルデータがＣＲＣチェフカ（３４）に供給され、
エラー検出がなされ、エラー検出結果が出力ゲー１−　
（３５）に供給される。出力ゲート（３５）では、エラ
ーが有ると判定されたデータに関して、エラーフラグが
セットされる。

ＣＲＣチェッカ（３４）のエラー検出結果は、Ｐ（夏号
器（３２）及びＱ復号器（３３）におけるエラー訂正の
ために用いることもできる。Ｐ復号器（３２）及びＱ復
号器（３３）では、エラー訂正時に、ＣＩＲＣ符号の復
号の際に発生したエラーフラグを使用している。従って
、ＣＲＣチェッカ（３４）のエラー検出結果をＰ復号及
びＱ復号の際に参照する′ことによって、ＣＩＲＣ符号
のエラーフラグが正しくない時の誤った訂正動作を防止
することができる。

Ｄ　発明が解決しようとする問題点 本発明は上述した光学式ディスクの再生装置等の電子機
器に適用して好適な、信号選択回路に於いて、複数の信
号を公平な優先順位を以て取出すことのできるものを提
案しようとするものである。

Ｅ　問題点を解決するための手段 本発明による信号選択回路は、複数（Ｎ）個の信号が夫
々供給されるＮ個のゲート回路（９０ａ）〜（９０ｄ）
と、このＮ個のゲート回路（９０ａ）　〜（９０ｄ）を
循環的に開放する制御用シーケンスカウンタ（９１）と
を有し、開放状態にあるゲート回路から信号が出力され
ているときはカウンタ（９１）の計数動作を停止せしめ
るようにしたことを特徴とするものである。

Ｆ　作用 上記せる本発明によれば、Ｎ個のゲート回路（９０ａ）
〜（９０ｄ　）が制御用シーケンスカウンタ（９１）に
よって循環的に開放され、あるゲート回路から信号が出
力されていれば、カウンタ（９１）の計数動作が停止せ
しめられて、そのゲート回路から１１続して信号が出力
され、その信号の出力が停止すると、カウンタ（９１）
の計数動作が開始されて、次のゲート回路が開放される
。

Ｇ　実施例 本実施例は、本発明を光学式ディスクの再生装置に適用
した場合で、再生装置の構成、その動作等の大部分は、
第７図〜第１６図、及びそれについての説明を援用し、
ここでは本実施例の特徴のある部分のみを説明するも、
第１図〜第４図に於いて、上述の第１４図及び第１６図
と対応する部分には同一符号を付して説明する。

Ｇ工周辺回路 以下に、第２図を参照して、上述の第１４図に於ける、
ＲＡＭコントローラ（１５）からインターフェース（２
０）に至る部分に設けられた回路について説明する。　
　（４０）はデータセレクタで、ＲＡＭコンドローら（
１５）から入力端子（４１）に供給される第１のディジ
タル信号及びそれに付随する各種信号と、入力端子（４
２）に供給される第２のディジタル信号及びそれに付随
する各種信号と、入力端子（４３）に供給される第３の
ディジタル信号及びそれに付随する各種信号のいずれか
を選択し、その選択された信号がデマルチプレクサ（１
８）を介して同期回路（４５）に供給される。第１〜第
３のディジタル信号はワード当りのバイト数が夫々３バ
イト、４バイト及び２バイトの信号で、第１のディジタ
ル信号の内容は上述の第９図〜第１１図について詳述し
た信号であり、第２のディジタル信号は第１のディジタ
ル信号を直列信号の状態で送信し、それを受信した信号
である。第３のディジタル信号は普通に用いられている
汎用の信号である。

この同期回路（ｌチップＩＣにて構成される）（４５）
では、次のような処理が行われる。第１〜第３のディジ
タル信号のうち選択されたディジタル信号に付随する入
力ビットクロック及び共通のワードクロツタから、■ワ
ード周期内のビットクロックの個数の等しい出力ビット
クロックを得ると共に、この出力ピットクロック及び共
通のワードクロックから共通の出力バイトクロツタを得
る。

ディジタル信号から検出した外部ブロック同期信号に同
期した内部ブロック同期信号を作る。

第１〜第３のディジタル信号（直列信号）の各ワードの
ビット信号の桁順序（各ワードの先頭ビットがＬＳＢで
あるかＭＳＢであるか）を統一する。

ディジタル信号のデスクランブルを行う。

ディジタル信号のエラーの検出及びエラー状態の判別を
行う。

（４７）はバッファＲＡＭで、ディジタルデータ及びバ
イト毎のエラーフラグを記憶して、ディジタルデータの
エラーを訂正するためのものである。

（４６）は！？ＡＭ　　（４７）を制御するＲＡＭコン
トローラである。このＲＡＭコントローラ（４６）は、
同期回路（４５）からのデスクランブルされた出力デー
タ、バイト毎のエラーフラグ、出力ビットクロック、出
力バイトクロック、内部ブロック同期信号等を受ける。

　ＲＡＭコントローラ（４６）は、システムコントロー
ラ（１４）のＣＰＵの制御により、ＲＡＭ（４７）に記
憶されたデータのエラー訂正を行い、ＲＡＭ　　（４７
）から続出されたデータをインターフェース（２０）を
介してマイクロコンピュータシステム（ホストコンピュ
ータ）　　（２１）に供給する。

同期回路（４５）からのエラー状ｔ！！（データエラー
の有無、エラーオバーの如何）の判別信号はインターフ
ェース（４Ｂ）Ｇ介してシステムコントローラ（１４）
に供給される。

０２周辺回路 次に、８２図に於けるＲＡ？ｌコントローラ（４６）の
詳細について、第３図を参照して説明する。

（８０）は書込み／続出し制御回路、（８１）はアドレ
ス／データ切換回路である。第２図の同期回路（４５）
のデスクランブル回路から得られた直列データが直列−
並列変換回路（８４）に供給されて並列データに変換さ
れた後、切換回路（８１）を介して、バッファＲＡＭ　
　＜４７）のデータ用ＲＡＭ　　（例えば２０４８Ｘ　
８ビツトのＲＡＭを３（ｌ＆Ｉ使用している）（４７ａ
）に供給されて書込まれるようになされている。更に、
第２図の同期回路（４５）からのデータのバイト毎のエ
ラーフラグが切換回路（８１）を介してＲＡＭ（４７）
のエラーフラグ用ＲＡＭ　　（８１９２ｘ　ｌビットの
ＲＡＭを使用する）　　（４７ｂ）に供給されて書込ま
れる。

（８２）　、　　（８３）は夫々データ書込み用アドレ
ス発生回路及びデータ読出し用アドレス発生回路で、各
アドレス信号は切換回路（８１）を介してＩ？ＡＭ（４
７）に供給される。

上述の書込み／続出し制御回路（８０）は、システムコ
ントローラ（１４）からの入力制御信号に基づいて出力
制御信号を出力し、ＲＡＭ　　（４７）の書込み／続出
し及び切換回路（８１）の切換えを制御する。

システムコントローラ（１４）のＣＰＵ　　（１４）並
びにＰ／ロパリティアドレス変換用ＲＯＭ　　（８５）
　、エラー訂正用ＲＡＭ　　（８６）及びシステムＲＯ
Ｍ（８７）がバスを介して互いに接続される。又、ＲＯ
Ｍ　　（８５）及びＲＡＭ　　（８６）は切換回路（８
１）に接続される。

ＲＡＭ　　（４７ａ）に書込まれたデータにエラーがあ
って、そのバイト毎のエラーフラグがＲＡＭ　　（４７
ｂ）に書込まれているときは、そのエラーを有するデー
タはＲＡＭ　　（４７ａ　）から続出されてエラー訂正
用ＲＡＭ　　（８６）に書込まれ、そこでエラー訂正さ
れた後、ＲＡＭ　　（４７ａ　）に再度書込まれる。し
かる後ＲＡＭ（４７ａ　）からそこに記憶されているデ
ータが続出されて、切換回路（８１）−インターフェー
ス（２０）を介してマイクロコンピュータシステム（ホ
ストコンピュータ）　　（２１）に供給されて、データ
の取込みが行われる。

Ｃ３信号選択回路 次に、第３図の書込み／続出し制御回路（８０）に設け
られている信号選択回路について、第１図を参照して詳
細に説明する。尚、第４図に、第１図の信号選択回路の
各部信号の波形を示す。

第２図及び第３図に於けるバッファＲＡＭ　　（４７）
に対し、マイクロコンピュータシステム（ホストコンピ
ュータ）　　（２１）からのデータ取込み要求に基づい
て、データを書込み及び読出すモードを次のように規定
する。

同期回路（４５）からのデータをＲＡＭコントローラ（
４６）を介してＲＡＭ　　（４７）に書込むモードを、
第１の書込みモードとし、これに関連した信号の符号に
は、少なくともその一部にＷｌを用いる。

エラー訂正用ＲＡＭ　　（８６）から読出されたデータ
をＲＡＭ　　（４７）に書込むモードを、第２の書込み
モードとし、これに関連した信号の符号には、少なくと
もその一部にＷ２を用いる。

ＲＡＭ　　（４７）からデータを読出して、ＲＡＭコン
トローラ（４６）−インターフェース（２０）を介して
マイクロコンピュータシステム（ホストコンピュータ）
　　（２１）に供給するモードを第１の続出しモードと
し、これに関連した信号の符号には、少なくともその一
部にＲ１を用いる。

ＲＡＭ　　（４７）からデータを読出して、エラー訂正
用ＲＡＭ　　（８６）に供給して書込むモードを第２の
読出しモードとし、これに関連した信号の符号には少な
くともその一部にＲ２を用いる。

ＲＡＭ　　（４７）がそのデータのエラー訂正のために
システムコントローラ（１４）のＣＰｔ１　　（８８）
によってアクセスされているとき（第４図ＡのＣＰｕ切
換信号のＣＴＬモード時）は、順次の第１の書込みモー
ド、第２の読出しモード及び第２の書込みモードのサイ
クルが繰返えされて、ＲＡＭ　　（４７ａ　）へのデー
タの書込み及びＲＡＭ　　（４７ａ　）に書込まれてい
るデータのＲＡＭ　　Ｃ８６）を用いたエラー訂正が交
互に行われる。

ＲＡＭ　　（４７）がマイクロコンビエータシステム（
ホストコンピュータ）　　（２１）によってアクセスさ
れているとき（第４図ＡのＣＰＵ切換信号のＨＯＳＴモ
ード時）は、順次の第１の書込みモード及び第１の読出
しモードのサイクルカ謙返えされて、ＲＡＭ（４７ａ）
へのデータの書込み及びＲＡＭ　　（４７ａ　）に記憶
されているデータのマイクロコンピュータシステム（ホ
ストコンピュータ’）　　（２１）による取り込みが交
互に行われる。

第１図に於いて、（９２ａ　）　〜（９２ｄ　）は第１
〜第４のレジスタ（シフトレジスタ）、（９３ａ）〜（
９３ｄ　）は各レジスタに夫々付属するデータセレクタ
である。　　（９４）は２段のＤ形フリップフロップ回
路から成るパルス化回路である。システムコントローラ
（１４）からの、夫々互いに非同期関係にある第１及び
第２の書込み制御人力信号Ｗｔ。

Ｗ２（夫々第４図Ｄ　（Ｖ）　、Ｉ参照）並びに第１及
び第２の読出し制御入力信号Ｒ１，Ｒ２（夫々第４図Ｒ
，Ｎ参照）がパルス化回路（９４）に供給され、夫々に
対応して得られたクリアパルスｌＪｔ　。

Ｃ匈２及びＣ１ｌ　、　ＣＲ２（夫々第４図Ｅ　（Ｗ）
　、　　Ｊ。

Ｒ，Ｏ参照）が夫々レジスタ（９２ａ　）　〜（９２ｄ
　）のクリア端子に供給されるようになされている。

レジスタ（９２ａ　）　〜（９２ｄ　）の各出力Ｑ４（
第４図Ｆ　（Ｘ）　、　Ｋ、　Ｔ、　Ｐ参照）は、夫々
ゲート回路（オア回路）（口Ｏａ）〜（９０ｄ）に供給
される。

（９１）は２２進の制御用シーケンスカウンタで、マス
タクロック（第４図Ｂ参照）によって駆動され、カウン
タ（９１）からゲート回路（９０ａ）〜（９０ｄ）の前
部又はその一部に順次循環的にゲートパルスが供給され
る。

システムコントローラ（１４）からのＣＰｕ切換信号（
第４図Ａ参照）がＣＴＬモードのときは、同期回路（９
６）の制御により、カウンタ（９１）は３進カウンタと
して動作し、第４図Ｃに示す如くゲート回路（９０ａ　
）　、　　（９０ｂ　）及び（９０ｄ）に順次循環的に
負パルスが供給されて開放される。

システムコントローラ（１４）からのＣＰｕ切換信号（
第４図Ａ参照）がＨＯ５Ｔモードのときは、同期回路（
９６）の制御により、カウンタ（９１）は２進カウンタ
として動作し、第４図Ｃに示す如くゲート回路（９０ａ
）及び（９０ｃ）に交互に負パルスが供給されて開放さ
れる。

ゲート回路（９０ａ　）　〜（９０ｄ　）の各出力は、
論理回路（９５）のナンド回路（９５ａ　）に供給され
る。

又、レジスタ（９２ａ　）　〜（９２ｄ　）の各出力Ｑ
４が論理回路（９５）のナンド回路（９５ｂ　）に供給
され、その出力がナンド回路（９５ａ）に供給される。

そして、ナンド回路（９５ａ）の出力が同期回路（９６
）に供給されて、ゲート回路（９０ａ）〜（９０ｄ）の
いずれからか出力（低レベル）が得られているとき及び
いずれからも出力（低レベル）が得られていないときは
、カウンタ（９１）の計数動作が停止せしめられるよう
にカウンタ（９１）が制御される。

このときは、カウンタ（９１）の各ナンド回路の出力は
共に高レベルとなる（第４図Ｃ参照）。

ゲート回路（９０ａ）〜（９０ｄ　）の各出力は夫々ラ
ッチ回路（９７）に供給され、その各ラッチ出力が夫々
第１及び第２６書込み制御出力信号Ｗ１（Ｃ）、Ｗ２　
　（Ｃ）並びに第１及び第２の読出し制御出力信号Ｒｚ
　　（Ｃ）、Ｒ２（Ｃ）（第４図Ｇ（Ｙ）　、　Ｌ、　
Ｕ、　Ｑ参照）となり、夫々第３図の切換回路（８２）
　、　　（８３）に供給され°ζ、ＲＡＭ　　（４７）
に供給されるアドレス信号の切換が制御される。

又、レジスタ（９２ａ　）の出力Ｑ１．Ｑ４のナンド出
力が書込みイネーブル信号ｗｔ　　（Ｅ）（第４図Ｈ（
Ｚ）参照）となり、ＲＡＭ　　（４７）に供給される。

レジスタ（９２ｂ）の出力Ｑ２　、Ｑ４のナンドが書込
みイネーブル信号Ｗ２　　（Ｅ）（第４図Ｍ参照）とな
り、ＲＡＭ　　（４７）に供給される。

又、レジスタ（９２ｃ　）　、　　（９２ｄ　）の出力
Ｑ４は夫々第１及び第２の読出しラッチ信号Ｒｒ（Ｌ）
。

Ｒ２（Ｌ）ともなり、第３図の切換回路（８１）に内蔵
せる各ラッチ回路に供給されて、ＲＡＭ　　（４７）か
ら読出されたデータが夫々ラッチされる。

第１及び第２のウェイト（待ち）信号−Ｔ１　、　ＷＴ
２（低レベル）（第４図Ω参照）は夫々ＣＴＬモード及
びＨＯ５Ｔモードに対するものである。

尚、マスタクロックはカウンタ（９１）の他、レジスタ
（９２ａ　）　〜（９２ｄ　）　、パルス化回路（９４
）及びラッチ回路（９７）にも供給される。

次に、レジスタ（９２ａ　）　〜（９２ｄ　）　、デー
タセレクタ（９３ａ　）　〜（９３ｄ　）及びゲート回
路（９０ａ）〜（９０ｄ）の関係及び動作は同様なので
、これらについて、レジスタ（９２ａ）、データセレク
タ（９３ａ）及びゲート回路（９０ａ　）を例に採って
説明する。第４図Ｆ　（Ｘ）に示す如く、レジスタ（９
２ａ）の出力Ｑ４が高レベルのときは、カウンタ（９１
）の出力（第４図Ｃ参照）が高レベルか低レベルかによ
って、ゲート回路（９０ａ　）の出力は夫々低レベル、
高レベルとなる。ゲート回路（９０ａ）の出力がデータ
セレクタ（９３ａ）のセレクト端子に供給され、高レベ
ルの出力が供給されたときは信号８１〜Ｂ４が出力Ｙ１
〜Ｙ４とされて、シフトレジスタ（９２ａ　）の入力Ｄ
１〜Ｄ４とされ、低レベルの出力が供給されたときは信
号Ａ１〜Ａ４が出力信号Ｙ１〜Ｙ４とされて、シフトレ
ジスタ（９２ａ　）の入力Ｄ１〜Ｄ４とされる。又、シ
フトレジスタ（９２ａ）の出力Ｑ１がデータセレクタ（
９３ａ）の信号Ｂ１．Ａ２とされ、出力Ｑ２が信号Ｂ２
．Ａ３とされ、出力Ｑ３が信号Ｂｌ、Ａ４とされ、出力
Ｑ４が信号Ｂ４とされる。又、信号Ａｔは常に高レベル
とされる。

さて、レジスタ（９２ａ　）の出力Ｑ４が高レベルのと
きは、出力Ｑ１〜Ｑ３も高レベルであるから、ゲート回
路（９０ａ）の出力が高レベル、低レベルと変化しても
、レジスタ（９２ａ　）の出力Ｑ１〜Ｑ４は高レベルの
ま＼である。

しかして、入力信号Ｗ１　（低レベル）（第４図Ｄ　（
Ｖ）参照）に基づいて、パルス化回路（９４）から、レ
ジスタ（９２ａ　）にクリアパルスＣ−１（低レベル）
（第４図Ｅ　（Ｗ）参照）が供給されると、その各出力
Ｑ１〜Ｑ４は共に低レベルとなる。レジスタ（９２ａ）
の出力Ｑ４が低レベルとなっている場合（第４図Ｆ　（
Ｘ）参照）に於いて、カウンタ（９１）の出力（第４図
Ｃ参照）が高レベルのときは、ゲート回路（９０ａ　）
の出力は高レベルとなるので、レジスタ（９２ａ）の出
力Ｑ１〜Ｑ→は共に低レベルのま＼である。

レジスタ（９２ａ）の出力Ｑ４が低レベルとなっている
場合に於いて、カウンタ（９１）の出力が低レベルにな
ると、その当初に於いてデータセレクタ（９３ａ　）の
出力Ｙ１は信号Ａｔ（高レベル）となり、これがレジス
タ（９２ａ）の入力Ｄ１となり、このため、マスタクロ
ックによってレジスタ（９２ａ）の出力Ｑ１〜Ｑ４は順
次高レベルとなる。

Ｇ４信号選択回路 次に第５図を参照して、信号選択回路の他の例を説明す
る。（１５０）は上述の第１図について説明した信号選
択回路の全体を信号選択回路本体として示す。第５図に
於いて、本体（１５０）に対する信号は入力信号Ｗ　Ｌ
　Ｉ　Ｗ　２１　Ｒｉ　　（後述）、Ｒ２のみを図示し
、他の信号は図示を省略する。

（１５１）は本体（１５０）の入力信号Ｒ１の入力端に
付加した論理回路を示す。論理回路（１５１）には読出
しパルス及びＣＰＵ切換信号が供給され、これより得ら
れた出力信号を新たな第１の読出し制御入力信号Ｒ１と
して本体（１５０）に供給する。

又、論理回路（１５１）は制御信号Ｍによって制御され
、例えば制御信号Ｍが高レベルのときはウェイトモード
で、入力信号Ｒ１はｊ８６図Ｃの入力信号Ｒ１と同じで
あり、制御信号Ｍが低レベルのときはデータリクニスモ
ードで、入力信号Ｒｉは入力信号Ｒ１と異なる第６図に
の人力信号（データリクエスト信号）Ｒ１となる。

この論理回路（１５１）は例えば、読出しパルス及びＣ
Ｐｕ切換信号の供給されるオア回路（１５２）、オア回
路（１５２）の出力及び制御信号Ｍの反転信号が供給さ
れる排他的論理和回路（１５３）並びに排他的論理和回
路（１５３）の出力及びＣＰＵ切換信号が供給されるノ
ア回路（１５４）から構成される。

次に、第５図の信号選択回路の動作を第６図のタイムチ
ャートを参照して説明しよう、第６図Ａ〜ＨはＲＡ？’
ｌに対するアクセスがホストコンピュータ主導形のウェ
イトモード時の各信号を示し、第６図１−Ｐに示すＲＡ
Ｍに対するアクセスがＲＡＭコントローラ主導形のデー
タリクエストモード時の各信号に夫々対応する。但し、
第６図Ｃは第１の読出し制御入力信号Ｒ１であり、第６
図には第１の読出し制御入力信号Ｒ′Ｌである。

第６図Ａ及び■は、第１図の実施例のｃｐｕ制御信号を
示し、ＣＴＬモード及びｌｌ０５Ｔモードを有する。

第６図Ｃの入力信号Ｒ１は後述の第６図Ｂの読出しパル
スを位相反転して作る。入力信号Ｒｓ　　（第６図Ｃ）
はその立上りエツジで、本体（１５０）のパルス化回路
（９４）に第１の読出しモードの読出し命令を与える。

尚、後述する人力信号Ｒ１についてもこれと同様である
。

第６図Ｂの読出しパルスは、これにより、その立下りで
アドレスカウンタのアドレスを変更し、その立上りでホ
ストコンピュータへのデータの読込みを行う。、これに
対し、第６図Ｊの読出しパルスは、これによりその立下
りでホストコンピュータへのデータの読込みを行いその
立上りでアドレスカウンタのアドレスを変更する。

第６図り及びＬは、第３図のデータ読出しアドレス発生
回路（８３）の第１の読出しモードのアドレスカウンタ
の出力（キャリー出力で、読出し終ｒを意味する）　Ｇ
ｏ　（高レベル）を示す。

第６図Ｅ及びＭはアドレスカウンタの制御信号を示し、
為レベルは計数可能をモード、低レベルは初期値ロード
可能モードを示す。尚、カウンタ出力ＣＯが出力される
以前に（破線の状態）　ＣＰＵ切換信号がｌｌ０５Ｔモ
ードからＣＴＬモードに切換った場合には、その切換っ
た時点でカウンタ制御信号が破線にて示す如く、高レベ
ルから低レベルに変化する。

第６図Ｆ及びＮはアドレスカウンタへ供給されるロード
パルス（低レベル）を示ス。

第６図Ｇ及び０は続出しウェイト信号を示し、これは入
力信号Ｒ１，Ｒｉの立上りエツジで高レベルから低レベ
ルに変化する信号で、低レベル期間は待ち時間に応じて
変化し、高レベルの部分はＲＡＭ　　（４７ａ　）から
続出されたデータのラッチ可能期間である。

第６図Ｈ及びＰはそのラッチされたデータを示し、並列
８ビツトのデータから成る。

さて、第６図にの入力信号Ｒ１は、第６図Ｊの続出しパ
ルスに対し、ＣＰＵ切換信号（第６図Ｉ参照）の一部（
立上りエツジ部）を反転して加算し、即ちＣＰｕ切換信
号のＣＴＬモードからＨＯ５Ｔモードへの切換時点で立
上らせ、この立上りエツジをも他の立上りエツジと共に
読出し命令のタイミングとするものである。

ウェイトモード（固体メモリの読出しに汎用されている
モード）では、ホストコンピュータ（２１）からの続出
し命令に基づいてシステムコントローラ（１４）から発
生する読出しパルス（第４図Ｂ）に基づいて入力信号Ｒ
１（第６図Ｃ）の立上りでＲＡＭ　　（４７ａ　）にデ
ータの読出しを命令し、続出しウェイト信号（第６図Ｇ
）が低レベルから晶レベルになった後データの読出しを
行う。

これに対し、データリクエストモード（フロッピーディ
スクの読出しに汎用されているモード）では、入力信号
Ｒ１の立上り後、ＲＡＭコントローラ（４６）が読出し
ウェイト信号（第６図０）を監視（ており、この信号が
低レベルから高レベルになった後は、ＲＡＭ　　（４７
ａ　）から任意のタイミングでデータの読出しが行われ
る。

Ｈ発明の効果 上述せる本発明によれば、複数の信号を公平な優先順位
を以て取出すことのできる信号選択回路を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明による信号選択回路の一実施例を示すブ
ロック線図、第２図及び第３図はその周辺回路を示すブ
ロック線図、第４図はＭ１図の信号選択回路の信号のタ
イムチャート、第５図は本発明による信号選択回路の他
の一実施例を示すブロック線図、第６図はその信号選択
回路の信号のタイムチャート、第７図及び第８図は夫々
ディジタルオーディオデータのフォーマット図、第９図
〜第１１図はディジタルデータのフォーマット図、第１
２図及び第１３図は夫々エラー訂正符号のインターリー
ブ関係の説明図、第１４図は従来の再生装置のブロック
線図、第１５図はディジタルデータのフォーマット図、
第１６図は第１４図の一部のエラー訂正復号器を示すブ
ロック線図である。 （９０ａ、）　〜（９０ｄ　）はゲート回路、（９１）
は制御用シーケンスカウンタ、（９２ａ）〜（９２ｄ）
はシフトレジスタ、（９３ａ　）〜（９３ｄ）はデータ
セレクタ、（９５）は論理回路、（９６）は同期回路で
ある。 信号選択回８各の７０．り劇Ｕ刀 第５図

Claims (1)

1. 【特許請求の範囲】 複数（Ｎ）個の信号が夫々供給されるＮ個のゲート回路
   と、 該Ｎ個のゲート回路を循環的に開放する制御用シーケン
   スカウンタとを有し、 開放状態にあるゲート回路から信号が出力されていると
   きは上記カウンタの計数動作を停止せしめるようにした
   ことを特徴とする信号選択回路。