JPS61198913A - 信号選択回路 - Google Patents

信号選択回路

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JPS61198913A
JPS61198913A JP60039490A JP3949085A JPS61198913A JP S61198913 A JPS61198913 A JP S61198913A JP 60039490 A JP60039490 A JP 60039490A JP 3949085 A JP3949085 A JP 3949085A JP S61198913 A JPS61198913 A JP S61198913A
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circuit
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    • G11B20/10Digital recording or reproducing
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    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
A 産業上の利用分野 B 発明の概要 C従来の技術 D 発明が解決しようとする問題点 E 問題点を解決するための手段(第1図)F 作用 G 実施例 01周辺回路(第2図) G2周辺回路(第3図) G3信号選択回路(第1図、第4図) G4信号選択回@(第5図、第6図) H発明の効果 A 産業上の利用分野 本発明は複数の信号を選択的に取出す信号選択回路に関
する。
B 発明の概要 本発明は複数の信号を選択する信号選択回路に関し、複
数(N)個の信号が夫々供給されるN個のゲート回路を
制御用シーケンスカウンタで循環的に開放するようにな
し、開放状態にあるゲート回路から信号が出力されてい
るときはカウンタの計数動作を停止せしめるようにする
ことにより、複数の信号を公平な優先順位を以て取出す
ことができるようにしたものである。
C従来の技術 光学式のディジタルオーディオディスクシステムを用い
てステレオ音楽以外に文字のデータ、表示用のデータ、
プログラムなどのディジタルデータを再生できれば、表
示装置を付加することによってグラフィックスによる図
表、統計や、スチル画像による図鑑などの視学的情報の
再生装置や、ビデオゲーム装置を実現することができ、
ディジタルオーディオディスクシステムの応用範囲を広
げることができる。現行のいわゆるコンパクトディスク
のデータ記憶容量は、約5008バイトあり、フレキシ
ブルディスクの記憶容量よりかなり大きい利点を有して
いる。
ディジタルオーディオディスクでは、エラー訂正符号の
処理は、1サンプルデータの16ビツトを上位8ビツト
及び下位8ビツトに分割し、バイト単位で行っている。
つまり、インターリーブ及びディンターリーブ、リード
ソロモン符号の符号化及び復号化は、バイト単位でなさ
れている。従って、ディジタルオーディオ信号とディジ
タルデータとでエラー訂正符号を共通に行うことが容易
になしうる。ディジタルデータは、音楽信号のように、
平均値補間などの補間処理を通用することができず、音
楽信号と比べて再生データのエラーレートがより低いこ
とが好ましい。
コンパクトディスクに記録される信号がオーディオデー
タの場合(即ち現行のコンパクトディスク)のデータ構
成について第7図及び第8図を参照して説明する。
第7図は、コンパクトディスクに記録されているディジ
タルオーディオデータのフォーマットを示すものである
。記録データの588ビツトを1フレームとし、この1
フレーム毎の特定のビットパターンのフレーム同期パル
スFSの後には、3ビツトの直流分抑圧ビン)RBが設
けられ、更に、その後に各々が14ビツトの0〜32番
のデータビットDBと、3ビツトの直流分抑圧ビットR
Bとが交互に設けられている。このデー名ピッI−DB
のうちで0番目のものは、サブコーディング信号あるい
はユーザーズビットと呼ばれ、ディスクの再生制御、関
連する情報の表示などに使用されるものである。1〜1
2.17〜28番目のデータビットDBは、メインチャ
ンネルのオーディオデータに割当てられ、残る13〜1
6.29〜32番目のデータビットDBは、メインチャ
ンネルのエラー訂正コードのパリティデータに割当てら
れる。各データビットDBは、記録時に8−14変−に
より8ビツトのデータが14ビツトに変換されたもので
ある。
第8図は、直流分抑圧ピントを除i、各データビットD
Bを8ビツトとして、98フレームを順に並列に並べた
状態を示す、0及びlのフレームのサブコーディング信
号P−Wは、所定のビットパターンであるシンクパター
ンを形成している。また、Qチャンネルに関しては、9
8フレームのうちの終端側の16フレームにエラー検出
用のCRCコードが挿入されている。
Pチャンネルは、ポーズ及び音楽を示ずセ゛ラグであっ
て、音楽で低レベル、ポーズで高レベルとされ、リード
アウト区間で211z周期のパルスとされる。従って、
このPチャンネルの検出及び針数を行うことによって、
指定された音楽を選択して再生することが可能となる。
Qチャンネルは、同種の制御をより複雑に行うことがで
き、例えばQチャンネルの情報をディスク再生装置に設
けられたマイクロコンピュータに取り込んで、音楽の再
生途中でも直ちに他の音楽の再生に移行するなどのラン
ダム選曲を行うことができ墨。これ以外のRチャンネル
〜Wチャンネルは、ディスクに記録されている曲の作詞
者、作曲者、その解説、詩などを表示したり、音声で解
説するために用いられる。
Qチャンネルの98ビツトのうちで、先頭の2ビツトが
シンクパターンとされ、次の4ビツトがコントロールビ
ットとされ、更に、次の4ビツトがアドレスビットとさ
れ、その後の72ビツトがデータビットとされ、最後に
エラー検出用のCRCコードが付加される。データビッ
トの72ビツト内に、トラック番号コードTNRとイン
デックスコードXとが含まれている。トラック番号コー
ドTNRは、00〜99まで変化しうるもので、インデ
ックスコードXも同様に00〜99まで変換しうるちの
である。
更に、Qチャンネルのデータとして、曲及びポーズの時
間を示す時間表示コードと、コンパクトディスクのプロ
グラムエリアの最初から最外周側の終端まで連続的に変
化する絶対時間を表示する時間表示コードとが含まれる
。これらの時間表示コードは、各々が2桁の分、秒、フ
レームのコードにより構成される。1秒は、75フレー
ムに分割される。ディジタルデータのように、音楽より
短い単位でコンパクトディスクをアクセスするためには
、上述の絶対時間に関する時間表示コードが用いられる
この例では、メインチャンネルのデータとしてディジタ
ルデータを記録する時に、サブコーディング信号のPチ
ャンネル及びQチャンネルのデータ構成は、コンパクト
ディスクと同じものとしている。
第9図はディジタルデータの記録フォーマットを示す、
ディジタルデータは、(588x 4バイト= 235
2バイト)を1ブロツク (1セクタ)とするもので、
第9図は、この1ブロツクのデータ構成である。1ブロ
ツクは、12バイトのブロック同期信号(CYNC)と
、4バイトのヘッダと、2048バイトのデータ(ユー
ザーデータ)と、4バイトのエラー検出コード(EDC
) 、例えばCRCコードと、8バイトの拡張用のスペ
ースと、172バイトのP符号のパリティ (Pパリテ
ィと称する)と、104バイトのQ符号のパリティ(Q
パリティと称する)とからなる。1ブロツクのデータは
、これから最終的に必要とされるデータのみを切り出す
ことができる構成とされている。
第10図に1ブロツク(セクタ)の構成がより詳細に示
される。第10図で左チャンネル及び右チャンネルは、
ステレオ音楽データの左右のチャンネルのサンプルデー
タとの対応を示すものであり、各チャンネルは、16ビ
ツトを1ワードとし、Lが最下位ビット、Mが最上位ビ
ットを示している。
前述のように、ステレオ音楽データの場合には、フレー
ム同期信号で規定される区間内に(6×2X2−24バ
イト)のデータが記録されているので、ステレオ音楽デ
ータと同一の信号フォーマット(第7図)によりディジ
タルデータを記録すると、1ブロツク (2352バイ
ト)は、第Oフレームから第97フレームまでに記録さ
れる。従って、サブコーディング信号の変化の周期の9
8フレームをくずすことなくディジタルデータを記録で
きる。
lブロックのディジタルデータの最初の1バイトは、全
てOのビットとされ、その後のlθバイトが全て1′の
ビットとされ、更にその後の1バイトが全てOのビット
とされる。この12バイトの区間が1ブロツクのディジ
タルデータの先頭を示すブロック同期信号(セクタ同期
信号)とされる。ブロック同期信号の後に、各1バイト
の分、秒、セクタ、モードのヘッダが付加される。
このヘッダは、1ブロツク(セクタ)のアドレスであっ
て、1ブロツクは、フレームと同様に75ブロツクで1
秒となるものである。モードのデータは、そのlブロッ
クのデータの種類などを示すものである。第10図で、
D 0001〜D 2336は、ブロック同期信号及び
ヘッダを除く1ブロツクのバイト番号を示す。
D 0001− D 2048がユーザーデータであり
、D 2049〜D 2052がエラー検出コードであ
り、D 2053〜D 2060がスペースであり、D
 2061〜D 2232がPパリティであり、D 2
233〜D 2336がQパリティである。
エラー検出符号及びエラー訂正符号の符号構成の説明の
ために、1ブロツク(セクタ)の構成をワード単位で表
したものを9Al1図に示す。第11図において、Wi
がワード番号を示す。w oooo及びW 0001が
ヘッダであり、W 0002〜W 1025がユーザー
データであり、W1026及びW 1027がエラー検
出コードであり、W 1028〜W 1031がスペー
スであり、W 1032〜W 1117がPパリティで
あり、W 1118〜W1169がQパリティである。
エラー検出符号の符号化は、ヘッダ及びユーザーデータ
(W 0000− W 1027)について行われると
共に、エラー訂正符号の符号化は、ブロック同期信号を
除< W 0000− W 1169の1170ワード
(2340バイト)に関して行われる。
エラー検出符号として用いられるCRCコードは、−例
として、下記の生成多項式p (Klを有するものであ
る。
p(xl=  (X”+X16+X2 +1)(x”+
x2+x+1)ヘッダ及びユーザーデータをGF2’上
の多項式で表現したものを、上述の生成多項式により除
算した時の剰余が4バイトのCRCコードとされる。こ
のエラー検出符号は、ディスクから再生された再生信号
のエラー訂正を行った後の最終的な信頼性のチェックの
目的で用いられる。この他に、エラー訂正を行う時の誤
ったエラー訂正を防止する目的として用いるようにして
も良い。
エラー訂正符号は、1ブロツクのw oooo〜W11
69の各ワードを最上位ピッ)Mを含む上位バイト及び
最下位ビン)Lを含む下位バイトの各々に2分割し、1
170バイトの上位バイトからなるデータプレーンと、
1170バイトの下位バイトからなるデータプレーンと
の各データプレーンごとに行われる。
この上位バイトのデータプレーン及び下位バイトのデー
タプレーンの各々でなされる符号化は、同一のものであ
る。
第12図は、上位バイト又は下位バイトの何れか一方か
ら構成されるデータプレーンに関する符号化の説明に用
いるものである。データプレーンは、ヘッダ及びユーザ
ーデータからなる1032バイトからなり、この103
2バイトが(24X43)の2次元的配列とされる。第
12図に示すように、ワード番号で区別される各バイト
が最初の行から順に第24番目の行までに配される。こ
の(24X 43)のデータプレーンに対し、完結形の
クロスインターリーブ及びリードソロモン符号を組合せ
たエラー訂正符号の符号化がなされる。このエラー訂正
符号は、■032バイトのデータプレーンの互いに異な
る方向に位置する2つの符号系列に、各1バイトのシン
ボルが含まれるようにインターリーブ処理を行い、符号
系列ごとに、リードソロモン符号の符号化を行うもので
ある。
第12図に示すように、θ〜42の各列に位置する24
バイト毎に1バイトを1シンボルとする(26゜24)
のリードソロモン符号の符号化がなされ、各列の下に位
置する2バイトとしてPパリティが付加される。したが
って、Pパリティを含む符号系列(P系列と称する)は
、26シンボルからなるものである。  GF2”上の
(26,24)リードソロモン符号として、例えば下記
の多項式p(×)のものを用いる。
p(X)−x”+x→+x3+x2+1GF2’上の原
始光aを(a −00000010)とする時、パリテ
ィマトリクスHPは、下記に示すものとなる。
パリティシンボルP O−D (43X 24+ N)
及びP1=D (43X25+N)(N−0,1,2,
・・・・・・41、42)は、再生されたP系列をvP
とする時に、次の等式を満足するものとされる。
HPXVP−0 ここで、 である、−例として、(N−0)とする時、最初の列に
位置する(DOOOO,DOO43,DOOOO,DO
129゜Dol、72.・・・・・・DO946,DO
989,D1032 (=P O) 。
D1075(−P 1) )が再生されたひとつのP系
列となる。
また、データプレーンの斜め方向に位置する43バイト
毎に1バイトを1シンボルとする(45.43)リード
ソロモン符号の符号化がなされ、第27#r目及び第2
8番目の行に位置する2バイトとして、Qパリティが付
加される。したがって、Q系列は、45シンボルからな
るものである。GF21i上の(45゜43) リード
ソロモン符号として、例えば下記の多項式p (XlO
ものを用いる。
GF2”上の原始光aを(a −00000010)と
する時、パリティマトリクスHPは、下記に示すものと
なる。
パリティシンボルQo = D (43X 26+ N
)及びQt−D (44x26+N)は、再生されたQ
系列をvpとする時に、次の等式を満足するものとされ
る。
HPXVP=0 ここで、 である。(N=0.1,2.3・・・・・・24.25
)であり、(M−0,1,2,3・・・・・・41.4
2)である。
もし、(44x M +43x N ) > 1117
の関係が生じる時は、(44X M + 43X N)
は、(44X M + 43X N−1118)として
計算される。
Q系列のインターリーブ関係の理解を容易とするため(
N=Q、1,2.川・・・24.25)を垂直方向とし
、(M−0,1,2,・・・・・・41.42)を水平
方向として、Pパリティを含む1118シンボルの配列
を並び変えると、第13図に示すものとなる。第13図
の横方向に並ぶ各行が1個のQ系列を形成する。例えば
(N=O)の時は、(DOOOO,DOO44゜000
88、 DOI32. DQ176、・・・・・・、 
 DQ642. DO686゜00730、 D111
8 (=QO) 、  D1144 (=01) )が
1個のQ符号系列を形成する。また、この第13図にお
いて、縦方向に並ぶ各列がP系列を形成する。従って、
第13図は、垂直方向に(26,24)リードソロモン
符号の符号化がなされると共に、水平方向に、(45,
43) リードソロモン符号の符号化がなされた1M[
の積符号の構成を表したものである。
この2つのリードソロモン符号は、共に2シンボルのパ
リティシンボルを有しているので、エラーフラグがない
時でも、1シンボルエラーまでの訂正が可能であると共
に、エラーフラグによって、エラーロケーションが判か
っている時には、2シンボルまでのエラーを訂正するこ
とができる。このエラーフラグとしては、ディジタルデ
ィスクに関して標準的に使用されるCII?C(クロス
インターリーブリードソロモン符号)の復号結果を用い
ることができる。したがって、第13図における垂直方
向のリードソロモン符号の復号(P復号と称する)及び
水平方向のリードソロモン符号の復号(Q復号と称する
)を交互に行い、例えば(P復号−Q復号−P復号−Q
復号)と行うことにより、P系列及びQ系列の両者の何
れから見ても、3個以上のシンボルがエラーシンボルと
なる場合以外では、全てのエラーパターンの訂正を行う
ことができる。然も、クロスインターリーブ処理を施し
ているので、バーストエラーを分散させることにより、
エラー訂正能力をより向上することができる。
上述のエラー訂正符号は、1ブロツクのヘッダ及びユー
ザーデータの計1118ワードの夫々を上位バイトと下
位バイトとに分割してなる2つのデータブレーンに関し
て同様になされる。このエラー訂正符号化がなされた各
データプレーンが合成され、更に、ブロック同期信号が
付加され、第1O図又は第11図に示すlブロックの構
成とされる。この1ブロツクがオーディオデータの代わ
りに、ディジタルディスクのCIRC符号の符号器に供
給され、エラー訂正符号化の処理を受け、更に、フォー
マツタにより、第7図に示すような記録データに変換さ
れる。この記録データがディジタルディスクのカッティ
ングマシンに供給される。
第14図は、光学式ディスクの再生装置の構成を示すも
のである。第14図において、(1)が上述の2つのフ
ォーマットのディジタル信号のいずれかがスパイラル状
に記録されたディジタルディスクを示す。ディスク<1
)は、スピンドルモータ(2)によって、回転される。
この場合、線速度一定でディスク(1)が回転するよう
に、スピンドルサーボ回路(3)によってスピンドルモ
ータ(2)が制御される。
(4)がオプティカルヘッドを示し、オプティカルヘッ
ド(4)は、読取用のレーザ光を発生するレーザー源、
ビームスプリッタ、対物レンズ等の光学系、ディスク(
1)で反射されたレーザー光の受光素子等を有している
。オプティカルヘッド(4)は、スレッド送りモータ(
5)によって、ディスク(1)の半径方向を移動できる
ようにされている。スレッド送りモータ(5)は、スレ
ッドドライブ回路(6)によってドライブされる。
また、オプティカルヘッド(4)は、ディスク(1)の
信号面に直角な方向及びこれに平行な方向の2方向にお
いて変位可能とされ、再生時のレーザー光のフォーカシ
ング及びトラッキングが常に良好とされるように制御さ
れる。このために、フォーカスサーボ回路(7)及びト
ラッキングサーボ回路(8)、が設けられている。
オプティカルヘッド(4)の再生信号がRFアンプ(9
)に供給される。オプティカルヘッド(4)には、例え
ばシリンドリカルレンズと4分割ディテクタの組合せか
らなるフォーカスエラー検出部と3つのレーザースポッ
トを用いるトラッキングエラー検出部とが設けられてい
る。RFアンプ(9)の出力信号がクロック抽出回路(
10)に供給される。このクロック抽出回路(10)の
出力(データ及びクロック)がフレーム同期検出回路(
11)に供給される。ディスク(1)に記録されている
ディジタル信号は、BFM変調されている。
EFM変調は、8ビツトのデータを14ビツトの好まし
い(即ち変調された信号の最少反転時間が長く、その低
域成分が少なくなるような14ビツト)パターンにブロ
ック変換する方法である。ディジタル復調回路(12)
は、EFMの復調を行う構成とされる。クロック抽出回
路(lO)により取り出されたビットクロック及びフレ
ーム同期検出回路(11)で検出されたフレーム同期信
号がディジタル復調回路(12)及びスピンドルサーボ
回路(3)に供給される。
ディジタル11を開回路(12)では、サブコーディン
グ信号の分離がなされ、このサブコーディング(lがバ
ッフ1メモリ (13)を介してシステムコントローラ
(14)に供給される。システムコントローラ(14)
には、CPuが設けられ、ディスク(1)の回転動作、
スレッド送り動作、オプティカルヘッド(4)の読取動
作などがシステムコントローラ(14)によって制御さ
れる構成とされる。
システムコントローラ(14)には、後述のインク−フ
ェース(20)を介して制御指令が供給される。
つまり、サブコーディング信号を用いるディスク(1)
から希望するディジタル信号の読出しを行うための制御
がシステムコントローラ(14)によって行われる。
ディジタル復調回路(12)から出力されるメインディ
ジタルデータがRAMコントローラ(15)を経てRA
M  (16)及びエラー訂正回路(17)に供給され
る。このRAMコントローラ(15) 、RAM  (
16)及びエラー訂正回路(17)により、時間軸変動
の除去、エラー訂正の処理が成され、その出力にメイン
ディジタルデータが取り出される。このRIMコントロ
ーラ(15)の出力がデマルチプレクサ(18)に供給
される。デマルチプレクサ(18)は、再生しているデ
ィスクがステレオ音楽信号用のコンパクトディスクであ
るか、ディジタルデータ記憶用のディジタルデータディ
スクかによって制御されるもので、システムコントロー
ラ(14)により出力系路の切替を行う。−例として、
ディスク(1)のリードインドランクに記録されている
サブコーディング信号のQチャンネルのコントロールビ
ットにより、再生しているディスクがステレオ音楽信号
用のものか、ディジタルデータ記憶用のものかが識別さ
れる。この出力系路の切替と共に、RAMコントローラ
(15)に対してディスクの種類の判別結果を示す制御
信号が供給され、ディジタルデータ記憶用のディスクの
再生出力には、付加的なエラー訂正動作がなされる。
ディジタルディスク再生時に選択される出力系路には、
データ変換回路(19)が接続されている。
このデータ変換回路(19)には、再生ディジタルデー
タと共に、再生サブコーディング信号がバッファメモリ
 (13)から供給され、再生データがシリアル信号の
形態に変換される。第15図は、データ変換回路(19
)から出力されるシリアル信号のワードフォーマットの
一例を示す、このシリアル信号は、32ビツトを1ワー
ドとしており、最初の4ビツトがプリアンプル、次の4
ビツトがデータの補助ビット、次の20ビツトがデータ
である。ディジタルデータが16ビツトを1ワードとす
る時は、最下位ビット(LSB)から16ビツト挿入さ
れる。
ディジタルデータの後に4ビツトが付加される。
この4ビツトのうちで、■で示すビットは、そのワード
が有効であるかどうかを示すフラグであり、Uで示すビ
ットがサブコーディング信号の各ビットであり、Cで示
すビットがチャンネルを識別するビットであり、Pがパ
リティビットである。このサブコーディング信号のビッ
トUは、ワードフォーマットの夫々に1ビツトずつ挿入
されて順次伝送される。
上述のワードフォーマットは、オーディオデータを考慮
して考えられたもので、次段のインターフェース(20
)に供給され、標準的なコンピュータのデータフォーマ
ットに変換される。また、システムコントローラ(14
)に対するデータがインターフェース(20)を介して
マイクロコンピュータシステム(ホストコンピュータ)
  (21)から供給される。マイクロコンピュータシ
ステム(21)は、読出しアドレスを指定し、この読出
しアドレスの他にスタート信号などのドライブコントロ
ール信号をインターフェース(20)及びシステムコン
トローラ(14)に与える。
再生しているディスクがステレオ音楽信号用のものの時
に選択されるデマルチプレクサ(18)の出力系路には
、補間回路(22)が接続され、エラー訂正できなかっ
たエラーデータの修整がなされる。補間回路(22)に
より、左右のチャンネルに分けられ、各チャンネルのデ
ータがD/Aコンバータ(23L ) 、  (23R
)によりアナログ信号とされ、ローパスフィルタ(24
L) 、  (24R)を夫々介して出力端子(25L
 ) 、  (25R)  に取り出される。
ここでは、バッファメモリ (13)によりサブコーテ
ィング信号の時間軸変動分を除去している。
この時間軸補正は、メインチャンネルのディジタル信号
に関して、RAMコントローラ(15) 及びRAM(
16)によってなされるのと同様のものである。
つまり、RAMコントローラ(15)は、検出されたフ
レーム同期信号から再生信号に同期したライトクロック
を形成し、このライトクロックによって、RAM  (
16)にディジタル信号を書込み、RAM  (16)
からディジタル信号を読出す時には、水晶発振器の出力
から形成されたリードクロックを用いるようにしている
。このライトクロック及びリードクロックがバッファメ
モリ (13)へのサブコーディング信号の書込み及び
読出しに用いられる。したがって、バッファメモリ (
13)から読出されたサブコーディング信号は、時間軸
変動を含まず、メインチャンネルのディジタル信号との
時間的関係がこの時間軸変動によって変化してしまうこ
とが防止される。
ここでは、ディジタルデータ記憶用のディスク再生時に
は、まず、マイクロコンピュータシステム(21)にお
いて、所定のアドレスに対するリード命令が実行される
。このアドレスは、Qチャンネルの絶対時間表示用のコ
ードそのものであって、インターフェース(20)を介
して、アドレスがシステムコントローラ(14)に供給
される。システムコントローラ(14)は、スレッドド
ライブ回路(6)を制御し、オプティカルヘッド(4)
により再生されたサブコーディング信号を見ながら、目
的とする読取り位置の近傍の位置にオプティカルヘッド
(4)を移動させる。この例では再生されたサブコーデ
ィング信号にエラーが含まれることによって、設定され
たサブコーディング信号が再生されないでアクセス動作
が終了しない誤動作を防止するために、数ブロック離れ
た位置より再生を開始するようにしている。そして、再
生されたサブコーディング信号が指定されたアドレスに
一致することにより、又は近傍の正しいサブコード信号
の位置から再生を開始してフレーム同期C8号をカウン
トすることの何れかの方法で目的とするブロックを捕え
るようにしている。
第16図は、ディジタルデータ記憶用のディスク再生時
のエラー訂正回路(復号器)の−例を示す。
第16図では、簡単のため、オーディオ信号用のディス
ク及びディジタルデータ記憶用のディスクの何れに釦用
いられている。 CIRC符号の復号器については省略
されている。つまり、RAM  (16)に貯えられて
いる1ブロツクのブロック同期信号を除く再生データは
、CIRC符号の復号後のものであり、各シンボルには
、エラーの有無を示すエラーフラグが付加されている。
RAM  (16)からエラーフラグと共に各シンボル
が続出され、26シンボルのP系列ごとにデータバス(
31)を介してPffi号器(32)に供給される。
P復号器(32)において、CIRC符号の復号により
得られたエラーフラグを用いて1個のP系列内の2シン
ボルエラーの訂正を行う(26,24)リードソロモン
符号の復号がなされ、この復号後のシンボルがRAM 
 (16)に書き込まれる。この場合、P復号器(32
)により、エラーが訂正されたものは、そのシンボルに
関するエラーフラグがクリアされる。■ブロックに関す
るP復号が終了すると、RAM(16)から読出された
データがデータバス(31)を介してQ復号器(33)
に供給される。
RAM  (1B)のアドレスの制御により、ディンタ
ーリーブがなされ、1ブロツクのQ系列どとにQ復号器
(33)において、1個のQ系列内の2シンボルエラー
の訂正を行う(45,43)リードソロモン符号の復号
がなされる。この復号によりエラーが訂正されたものは
、そのシンボルに関するエラーフラグがクリアされる0
次に、再びP復号が行われ、更に、Q復号が行われる。
このように、P復号及びQ復号を交互に2回ずつ行った
後に、RAM  (16)からのエラー訂正後の再生デ
ィジタルデータがCRCチェフカ(34)に供給され、
エラー検出がなされ、エラー検出結果が出力ゲー1− 
(35)に供給される。出力ゲート(35)では、エラ
ーが有ると判定されたデータに関して、エラーフラグが
セットされる。
CRCチェッカ(34)のエラー検出結果は、P(夏号
器(32)及びQ復号器(33)におけるエラー訂正の
ために用いることもできる。P復号器(32)及びQ復
号器(33)では、エラー訂正時に、CIRC符号の復
号の際に発生したエラーフラグを使用している。従って
、CRCチェッカ(34)のエラー検出結果をP復号及
びQ復号の際に参照する′ことによって、CIRC符号
のエラーフラグが正しくない時の誤った訂正動作を防止
することができる。
D 発明が解決しようとする問題点 本発明は上述した光学式ディスクの再生装置等の電子機
器に適用して好適な、信号選択回路に於いて、複数の信
号を公平な優先順位を以て取出すことのできるものを提
案しようとするものである。
E 問題点を解決するための手段 本発明による信号選択回路は、複数(N)個の信号が夫
々供給されるN個のゲート回路(90a)〜(90d)
と、このN個のゲート回路(90a) 〜(90d)を
循環的に開放する制御用シーケンスカウンタ(91)と
を有し、開放状態にあるゲート回路から信号が出力され
ているときはカウンタ(91)の計数動作を停止せしめ
るようにしたことを特徴とするものである。
F 作用 上記せる本発明によれば、N個のゲート回路(90a)
〜(90d )が制御用シーケンスカウンタ(91)に
よって循環的に開放され、あるゲート回路から信号が出
力されていれば、カウンタ(91)の計数動作が停止せ
しめられて、そのゲート回路から11続して信号が出力
され、その信号の出力が停止すると、カウンタ(91)
の計数動作が開始されて、次のゲート回路が開放される
G 実施例 本実施例は、本発明を光学式ディスクの再生装置に適用
した場合で、再生装置の構成、その動作等の大部分は、
第7図〜第16図、及びそれについての説明を援用し、
ここでは本実施例の特徴のある部分のみを説明するも、
第1図〜第4図に於いて、上述の第14図及び第16図
と対応する部分には同一符号を付して説明する。
G工周辺回路 以下に、第2図を参照して、上述の第14図に於ける、
RAMコントローラ(15)からインターフェース(2
0)に至る部分に設けられた回路について説明する。 
 (40)はデータセレクタで、RAMコンドローら(
15)から入力端子(41)に供給される第1のディジ
タル信号及びそれに付随する各種信号と、入力端子(4
2)に供給される第2のディジタル信号及びそれに付随
する各種信号と、入力端子(43)に供給される第3の
ディジタル信号及びそれに付随する各種信号のいずれか
を選択し、その選択された信号がデマルチプレクサ(1
8)を介して同期回路(45)に供給される。第1〜第
3のディジタル信号はワード当りのバイト数が夫々3バ
イト、4バイト及び2バイトの信号で、第1のディジタ
ル信号の内容は上述の第9図〜第11図について詳述し
た信号であり、第2のディジタル信号は第1のディジタ
ル信号を直列信号の状態で送信し、それを受信した信号
である。第3のディジタル信号は普通に用いられている
汎用の信号である。
この同期回路(lチップICにて構成される)(45)
では、次のような処理が行われる。第1〜第3のディジ
タル信号のうち選択されたディジタル信号に付随する入
力ビットクロック及び共通のワードクロツタから、■ワ
ード周期内のビットクロックの個数の等しい出力ビット
クロックを得ると共に、この出力ピットクロック及び共
通のワードクロックから共通の出力バイトクロツタを得
る。
ディジタル信号から検出した外部ブロック同期信号に同
期した内部ブロック同期信号を作る。
第1〜第3のディジタル信号(直列信号)の各ワードの
ビット信号の桁順序(各ワードの先頭ビットがLSBで
あるかMSBであるか)を統一する。
ディジタル信号のデスクランブルを行う。
ディジタル信号のエラーの検出及びエラー状態の判別を
行う。
(47)はバッファRAMで、ディジタルデータ及びバ
イト毎のエラーフラグを記憶して、ディジタルデータの
エラーを訂正するためのものである。
(46)は!?AM  (47)を制御するRAMコン
トローラである。このRAMコントローラ(46)は、
同期回路(45)からのデスクランブルされた出力デー
タ、バイト毎のエラーフラグ、出力ビットクロック、出
力バイトクロック、内部ブロック同期信号等を受ける。
 RAMコントローラ(46)は、システムコントロー
ラ(14)のCPUの制御により、RAM(47)に記
憶されたデータのエラー訂正を行い、RAM  (47
)から続出されたデータをインターフェース(20)を
介してマイクロコンピュータシステム(ホストコンピュ
ータ)  (21)に供給する。
同期回路(45)からのエラー状t!!(データエラー
の有無、エラーオバーの如何)の判別信号はインターフ
ェース(4B)G介してシステムコントローラ(14)
に供給される。
02周辺回路 次に、82図に於けるRA?lコントローラ(46)の
詳細について、第3図を参照して説明する。
(80)は書込み/続出し制御回路、(81)はアドレ
ス/データ切換回路である。第2図の同期回路(45)
のデスクランブル回路から得られた直列データが直列−
並列変換回路(84)に供給されて並列データに変換さ
れた後、切換回路(81)を介して、バッファRAM 
 <47)のデータ用RAM  (例えば2048X 
8ビツトのRAMを3(l&I使用している)(47a
)に供給されて書込まれるようになされている。更に、
第2図の同期回路(45)からのデータのバイト毎のエ
ラーフラグが切換回路(81)を介してRAM(47)
のエラーフラグ用RAM  (8192x lビットの
RAMを使用する)  (47b)に供給されて書込ま
れる。
(82) 、  (83)は夫々データ書込み用アドレ
ス発生回路及びデータ読出し用アドレス発生回路で、各
アドレス信号は切換回路(81)を介してI?AM(4
7)に供給される。
上述の書込み/続出し制御回路(80)は、システムコ
ントローラ(14)からの入力制御信号に基づいて出力
制御信号を出力し、RAM  (47)の書込み/続出
し及び切換回路(81)の切換えを制御する。
システムコントローラ(14)のCPU  (14)並
びにP/ロパリティアドレス変換用ROM  (85)
 、エラー訂正用RAM  (86)及びシステムRO
M(87)がバスを介して互いに接続される。又、RO
M  (85)及びRAM  (86)は切換回路(8
1)に接続される。
RAM  (47a)に書込まれたデータにエラーがあ
って、そのバイト毎のエラーフラグがRAM  (47
b)に書込まれているときは、そのエラーを有するデー
タはRAM  (47a )から続出されてエラー訂正
用RAM  (86)に書込まれ、そこでエラー訂正さ
れた後、RAM  (47a )に再度書込まれる。し
かる後RAM(47a )からそこに記憶されているデ
ータが続出されて、切換回路(81)−インターフェー
ス(20)を介してマイクロコンピュータシステム(ホ
ストコンピュータ)  (21)に供給されて、データ
の取込みが行われる。
C3信号選択回路 次に、第3図の書込み/続出し制御回路(80)に設け
られている信号選択回路について、第1図を参照して詳
細に説明する。尚、第4図に、第1図の信号選択回路の
各部信号の波形を示す。
第2図及び第3図に於けるバッファRAM  (47)
に対し、マイクロコンピュータシステム(ホストコンピ
ュータ)  (21)からのデータ取込み要求に基づい
て、データを書込み及び読出すモードを次のように規定
する。
同期回路(45)からのデータをRAMコントローラ(
46)を介してRAM  (47)に書込むモードを、
第1の書込みモードとし、これに関連した信号の符号に
は、少なくともその一部にWlを用いる。
エラー訂正用RAM  (86)から読出されたデータ
をRAM  (47)に書込むモードを、第2の書込み
モードとし、これに関連した信号の符号には、少なくと
もその一部にW2を用いる。
RAM  (47)からデータを読出して、RAMコン
トローラ(46)−インターフェース(20)を介して
マイクロコンピュータシステム(ホストコンピュータ)
  (21)に供給するモードを第1の続出しモードと
し、これに関連した信号の符号には、少なくともその一
部にR1を用いる。
RAM  (47)からデータを読出して、エラー訂正
用RAM  (86)に供給して書込むモードを第2の
読出しモードとし、これに関連した信号の符号には少な
くともその一部にR2を用いる。
RAM  (47)がそのデータのエラー訂正のために
システムコントローラ(14)のCPt1  (88)
によってアクセスされているとき(第4図AのCPu切
換信号のCTLモード時)は、順次の第1の書込みモー
ド、第2の読出しモード及び第2の書込みモードのサイ
クルが繰返えされて、RAM  (47a )へのデー
タの書込み及びRAM  (47a )に書込まれてい
るデータのRAM  C86)を用いたエラー訂正が交
互に行われる。
RAM  (47)がマイクロコンビエータシステム(
ホストコンピュータ)  (21)によってアクセスさ
れているとき(第4図AのCPU切換信号のHOSTモ
ード時)は、順次の第1の書込みモード及び第1の読出
しモードのサイクルカ謙返えされて、RAM(47a)
へのデータの書込み及びRAM  (47a )に記憶
されているデータのマイクロコンピュータシステム(ホ
ストコンピュータ’)  (21)による取り込みが交
互に行われる。
第1図に於いて、(92a ) 〜(92d )は第1
〜第4のレジスタ(シフトレジスタ)、(93a)〜(
93d )は各レジスタに夫々付属するデータセレクタ
である。  (94)は2段のD形フリップフロップ回
路から成るパルス化回路である。システムコントローラ
(14)からの、夫々互いに非同期関係にある第1及び
第2の書込み制御人力信号Wt。
W2(夫々第4図D (V) 、I参照)並びに第1及
び第2の読出し制御入力信号R1,R2(夫々第4図R
,N参照)がパルス化回路(94)に供給され、夫々に
対応して得られたクリアパルスlJt 。
C匈2及びC1l 、 CR2(夫々第4図E (W)
 、  J。
R,O参照)が夫々レジスタ(92a ) 〜(92d
 )のクリア端子に供給されるようになされている。
レジスタ(92a ) 〜(92d )の各出力Q4(
第4図F (X) 、 K、 T、 P参照)は、夫々
ゲート回路(オア回路)(口Oa)〜(90d)に供給
される。
(91)は22進の制御用シーケンスカウンタで、マス
タクロック(第4図B参照)によって駆動され、カウン
タ(91)からゲート回路(90a)〜(90d)の前
部又はその一部に順次循環的にゲートパルスが供給され
る。
システムコントローラ(14)からのCPu切換信号(
第4図A参照)がCTLモードのときは、同期回路(9
6)の制御により、カウンタ(91)は3進カウンタと
して動作し、第4図Cに示す如くゲート回路(90a 
) 、  (90b )及び(90d)に順次循環的に
負パルスが供給されて開放される。
システムコントローラ(14)からのCPu切換信号(
第4図A参照)がHO5Tモードのときは、同期回路(
96)の制御により、カウンタ(91)は2進カウンタ
として動作し、第4図Cに示す如くゲート回路(90a
)及び(90c)に交互に負パルスが供給されて開放さ
れる。
ゲート回路(90a ) 〜(90d )の各出力は、
論理回路(95)のナンド回路(95a )に供給され
る。
又、レジスタ(92a ) 〜(92d )の各出力Q
4が論理回路(95)のナンド回路(95b )に供給
され、その出力がナンド回路(95a)に供給される。
そして、ナンド回路(95a)の出力が同期回路(96
)に供給されて、ゲート回路(90a)〜(90d)の
いずれからか出力(低レベル)が得られているとき及び
いずれからも出力(低レベル)が得られていないときは
、カウンタ(91)の計数動作が停止せしめられるよう
にカウンタ(91)が制御される。
このときは、カウンタ(91)の各ナンド回路の出力は
共に高レベルとなる(第4図C参照)。
ゲート回路(90a)〜(90d )の各出力は夫々ラ
ッチ回路(97)に供給され、その各ラッチ出力が夫々
第1及び第26書込み制御出力信号W1(C)、W2 
 (C)並びに第1及び第2の読出し制御出力信号Rz
  (C)、R2(C)(第4図G(Y) 、 L、 
U、 Q参照)となり、夫々第3図の切換回路(82)
 、  (83)に供給され°ζ、RAM  (47)
に供給されるアドレス信号の切換が制御される。
又、レジスタ(92a )の出力Q1.Q4のナンド出
力が書込みイネーブル信号wt  (E)(第4図H(
Z)参照)となり、RAM  (47)に供給される。
レジスタ(92b)の出力Q2 、Q4のナンドが書込
みイネーブル信号W2  (E)(第4図M参照)とな
り、RAM  (47)に供給される。
又、レジスタ(92c ) 、  (92d )の出力
Q4は夫々第1及び第2の読出しラッチ信号Rr(L)
R2(L)ともなり、第3図の切換回路(81)に内蔵
せる各ラッチ回路に供給されて、RAM  (47)か
ら読出されたデータが夫々ラッチされる。
第1及び第2のウェイト(待ち)信号−T1 、 WT
2(低レベル)(第4図Ω参照)は夫々CTLモード及
びHO5Tモードに対するものである。
尚、マスタクロックはカウンタ(91)の他、レジスタ
(92a ) 〜(92d ) 、パルス化回路(94
)及びラッチ回路(97)にも供給される。
次に、レジスタ(92a ) 〜(92d ) 、デー
タセレクタ(93a ) 〜(93d )及びゲート回
路(90a)〜(90d)の関係及び動作は同様なので
、これらについて、レジスタ(92a)、データセレク
タ(93a)及びゲート回路(90a )を例に採って
説明する。第4図F (X)に示す如く、レジスタ(9
2a)の出力Q4が高レベルのときは、カウンタ(91
)の出力(第4図C参照)が高レベルか低レベルかによ
って、ゲート回路(90a )の出力は夫々低レベル、
高レベルとなる。ゲート回路(90a)の出力がデータ
セレクタ(93a)のセレクト端子に供給され、高レベ
ルの出力が供給されたときは信号81〜B4が出力Y1
〜Y4とされて、シフトレジスタ(92a )の入力D
1〜D4とされ、低レベルの出力が供給されたときは信
号A1〜A4が出力信号Y1〜Y4とされて、シフトレ
ジスタ(92a )の入力D1〜D4とされる。又、シ
フトレジスタ(92a)の出力Q1がデータセレクタ(
93a)の信号B1.A2とされ、出力Q2が信号B2
.A3とされ、出力Q3が信号Bl、A4とされ、出力
Q4が信号B4とされる。又、信号Atは常に高レベル
とされる。
さて、レジスタ(92a )の出力Q4が高レベルのと
きは、出力Q1〜Q3も高レベルであるから、ゲート回
路(90a)の出力が高レベル、低レベルと変化しても
、レジスタ(92a )の出力Q1〜Q4は高レベルの
ま\である。
しかして、入力信号W1 (低レベル)(第4図D (
V)参照)に基づいて、パルス化回路(94)から、レ
ジスタ(92a )にクリアパルスC−1(低レベル)
(第4図E (W)参照)が供給されると、その各出力
Q1〜Q4は共に低レベルとなる。レジスタ(92a)
の出力Q4が低レベルとなっている場合(第4図F (
X)参照)に於いて、カウンタ(91)の出力(第4図
C参照)が高レベルのときは、ゲート回路(90a )
の出力は高レベルとなるので、レジスタ(92a)の出
力Q1〜Q→は共に低レベルのま\である。
レジスタ(92a)の出力Q4が低レベルとなっている
場合に於いて、カウンタ(91)の出力が低レベルにな
ると、その当初に於いてデータセレクタ(93a )の
出力Y1は信号At(高レベル)となり、これがレジス
タ(92a)の入力D1となり、このため、マスタクロ
ックによってレジスタ(92a)の出力Q1〜Q4は順
次高レベルとなる。
G4信号選択回路 次に第5図を参照して、信号選択回路の他の例を説明す
る。(150)は上述の第1図について説明した信号選
択回路の全体を信号選択回路本体として示す。第5図に
於いて、本体(150)に対する信号は入力信号W L
 I W 21 Ri  (後述)、R2のみを図示し
、他の信号は図示を省略する。
(151)は本体(150)の入力信号R1の入力端に
付加した論理回路を示す。論理回路(151)には読出
しパルス及びCPU切換信号が供給され、これより得ら
れた出力信号を新たな第1の読出し制御入力信号R1と
して本体(150)に供給する。
又、論理回路(151)は制御信号Mによって制御され
、例えば制御信号Mが高レベルのときはウェイトモード
で、入力信号R1はj86図Cの入力信号R1と同じで
あり、制御信号Mが低レベルのときはデータリクニスモ
ードで、入力信号Riは入力信号R1と異なる第6図に
の人力信号(データリクエスト信号)R1となる。
この論理回路(151)は例えば、読出しパルス及びC
Pu切換信号の供給されるオア回路(152)、オア回
路(152)の出力及び制御信号Mの反転信号が供給さ
れる排他的論理和回路(153)並びに排他的論理和回
路(153)の出力及びCPU切換信号が供給されるノ
ア回路(154)から構成される。
次に、第5図の信号選択回路の動作を第6図のタイムチ
ャートを参照して説明しよう、第6図A〜HはRA?’
lに対するアクセスがホストコンピュータ主導形のウェ
イトモード時の各信号を示し、第6図1−Pに示すRA
Mに対するアクセスがRAMコントローラ主導形のデー
タリクエストモード時の各信号に夫々対応する。但し、
第6図Cは第1の読出し制御入力信号R1であり、第6
図には第1の読出し制御入力信号R′Lである。
第6図A及び■は、第1図の実施例のcpu制御信号を
示し、CTLモード及びll05Tモードを有する。
第6図Cの入力信号R1は後述の第6図Bの読出しパル
スを位相反転して作る。入力信号Rs  (第6図C)
はその立上りエツジで、本体(150)のパルス化回路
(94)に第1の読出しモードの読出し命令を与える。
尚、後述する人力信号R1についてもこれと同様である
第6図Bの読出しパルスは、これにより、その立下りで
アドレスカウンタのアドレスを変更し、その立上りでホ
ストコンピュータへのデータの読込みを行う。、これに
対し、第6図Jの読出しパルスは、これによりその立下
りでホストコンピュータへのデータの読込みを行いその
立上りでアドレスカウンタのアドレスを変更する。
第6図り及びLは、第3図のデータ読出しアドレス発生
回路(83)の第1の読出しモードのアドレスカウンタ
の出力(キャリー出力で、読出し終rを意味する) G
o (高レベル)を示す。
第6図E及びMはアドレスカウンタの制御信号を示し、
為レベルは計数可能をモード、低レベルは初期値ロード
可能モードを示す。尚、カウンタ出力COが出力される
以前に(破線の状態) CPU切換信号がll05Tモ
ードからCTLモードに切換った場合には、その切換っ
た時点でカウンタ制御信号が破線にて示す如く、高レベ
ルから低レベルに変化する。
第6図F及びNはアドレスカウンタへ供給されるロード
パルス(低レベル)を示ス。
第6図G及び0は続出しウェイト信号を示し、これは入
力信号R1,Riの立上りエツジで高レベルから低レベ
ルに変化する信号で、低レベル期間は待ち時間に応じて
変化し、高レベルの部分はRAM  (47a )から
続出されたデータのラッチ可能期間である。
第6図H及びPはそのラッチされたデータを示し、並列
8ビツトのデータから成る。
さて、第6図にの入力信号R1は、第6図Jの続出しパ
ルスに対し、CPU切換信号(第6図I参照)の一部(
立上りエツジ部)を反転して加算し、即ちCPu切換信
号のCTLモードからHO5Tモードへの切換時点で立
上らせ、この立上りエツジをも他の立上りエツジと共に
読出し命令のタイミングとするものである。
ウェイトモード(固体メモリの読出しに汎用されている
モード)では、ホストコンピュータ(21)からの続出
し命令に基づいてシステムコントローラ(14)から発
生する読出しパルス(第4図B)に基づいて入力信号R
1(第6図C)の立上りでRAM  (47a )にデ
ータの読出しを命令し、続出しウェイト信号(第6図G
)が低レベルから晶レベルになった後データの読出しを
行う。
これに対し、データリクエストモード(フロッピーディ
スクの読出しに汎用されているモード)では、入力信号
R1の立上り後、RAMコントローラ(46)が読出し
ウェイト信号(第6図0)を監視(ており、この信号が
低レベルから高レベルになった後は、RAM  (47
a )から任意のタイミングでデータの読出しが行われ
る。
H発明の効果 上述せる本発明によれば、複数の信号を公平な優先順位
を以て取出すことのできる信号選択回路を得ることがで
きる。
【図面の簡単な説明】
第1図は本発明による信号選択回路の一実施例を示すブ
ロック線図、第2図及び第3図はその周辺回路を示すブ
ロック線図、第4図はM1図の信号選択回路の信号のタ
イムチャート、第5図は本発明による信号選択回路の他
の一実施例を示すブロック線図、第6図はその信号選択
回路の信号のタイムチャート、第7図及び第8図は夫々
ディジタルオーディオデータのフォーマット図、第9図
〜第11図はディジタルデータのフォーマット図、第1
2図及び第13図は夫々エラー訂正符号のインターリー
ブ関係の説明図、第14図は従来の再生装置のブロック
線図、第15図はディジタルデータのフォーマット図、
第16図は第14図の一部のエラー訂正復号器を示すブ
ロック線図である。 (90a、) 〜(90d )はゲート回路、(91)
は制御用シーケンスカウンタ、(92a)〜(92d)
はシフトレジスタ、(93a )〜(93d)はデータ
セレクタ、(95)は論理回路、(96)は同期回路で
ある。 信号選択回8各の70.り劇U刀 第5図

Claims (1)

  1. 【特許請求の範囲】 複数(N)個の信号が夫々供給されるN個のゲート回路
    と、 該N個のゲート回路を循環的に開放する制御用シーケン
    スカウンタとを有し、 開放状態にあるゲート回路から信号が出力されていると
    きは上記カウンタの計数動作を停止せしめるようにした
    ことを特徴とする信号選択回路。
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