CN1010624B - 存储盘重放系统 - Google Patents

Abstract

这件发明涉及一种密纹盘的重放系统，这种系统包括：

a)根据盘重放信号，产生与数据单元同步的写入时标的装置；

b)能产生常数频率的读出时标的装置；

c)一个缓冲存储器，从盘再生来的主数字数据和辅助数字数据都按与所说写入时标产生装置来的写入时标同步的方式写到这缓冲存储器中，并且认这缓冲存储器按与播出时标同步的方式读出主数字数据和辅助数字数据；以及

d)在缓冲存储器读出的辅助数字数据基础上、搜索盘中主数字数据重放位置的装置。

Description

这件发明关系到一种从预先录制好的盘中重放数字数据的系统。

光学数字音响盘（亦称为密纹盘CD）系统可以重放出高质量的立体声音乐。在这种密纹盘系统中，如果对盘的结构不作大的改变而能重放与音乐不同的数字数据，例如书本文字的字母数字数据、图形显示数据或计算机程序数据，以及至少再加一路音乐，那么只要添置显示单元就能构成一台完整的可视信息重放系统，例如可重放图形、统计表、静止图象以及（或者）电视游戏。这就扩展了密纹盘系统的应用范围。此外，目前密纹盘的存储量约为500M字节，比通常的软盘大得多。

另一方面，在通常的密纹盘中，数据存储单元相对地说比较长，例如在其中可存入整个乐曲或其中的一段，因为密纹盘原为重放音响信号设计的。如果把这个系统当作一般的数据存储器使用，就需要在精确的例如128字节到10K字节的单元上去读取数据。

此外，在重放音乐时，标题的跟踪精度要求不高，对重放的声音不会引起可注意的影响。这是因为从盘再生信号中分出的主信道音响数据都写到一个缓冲存储器中，经过纠错处理，这样就消除了数据中任何时间轴上的相位起伏（信号跳动）。然而，如上所述，由于子码信号不需要高精度的标题跟踪，所以为了降低制造成本，密纹盘系统本身并不校正时间轴上的相位起伏（跳动）。因此，如果把这系统当作数据存储器使用就会发生一个问题，这种系统不能仅依靠子码信号来准确地确定出盘上的读出地址。

知道了上述问题，本发明的主要目的就是提供一种可在市场上得到的用于重放盘的数字盘系统，它可用来读数字信号，例如代替数字音响信号，用它可读出计算机程序和数据。

本发明的另一目的是提供一种价格便宜的盘重放系统，其中有一个缓冲存储器被用于对主信道数字数据的交叉还原作用。

本发明还有一目的是提供一种盘的重放系统，只需简单地外加一个电路，不需要改变通常的密纹盘的重放处理电路，就能访问主信道数字信号。

为了达到上述目的，这种系统包括：a）能产生与从盘再生信号中数据单元同步的写入时钟的装置;b）能产生恒定频率的读出时钟的装置;c）一个缓冲存储器，从盘中再生来的主数字数据和辅助数字数据都按与写入时钟发生装置来的写入时钟相同步的方式写到这缓冲存储器内，且从缓冲存储器按与读出时钟相同步的方式读出主数字数据;以及d）根据从缓冲存储器读出的辅助数字数据使这盘寻找主数字数据重放位置的装置。上述的缓冲存储器可包括一个分开的FIFO（先进先出）缓冲寄存器。

依照本发明的存储盘重放系统能够完成盘存储器的作用，但存储量要比通常的软盘大得多，并能以适合于处理的一个个单元来读出数字数据。

此外，本发明的系统还能记录与立体声音乐信号不同的数字数据，这些数字数据采用例如纠错的信号处理模式和记录数据格式的信号格式，使能与市场上出售的用于重放立体声音乐的密纹盘系统兼容。而且，由于本发明的系统采用了一个交叉还原RAM用以纠正时间轴上的子码信号，差不多通常密纹盘所有的重放处理电路都可利用，因此可以做成成本低的系统结构。

另外，本发明的系统，只需简单地加一个外部电路，不需要改变通 常密纹盘的重放处理电路，就能访问主信道的数字信号。

附图的简短说明

从以上的说明再参看附图可以更完整地理解这件发明。

图1及2是记录在密纹盘上数据结构;

图3是在第一实施例中所记录的一块数字数据;

图4是用来产生将被记录在盘上的信号的一个记录电路的简化方框图;

图5是重放电路的第一实施例的简化方框图，从盘再生出来的信号就被送至这个重放电路;

图6是数字数据的图，用来说明起伏校正和交叉还原过程;

图7A至7E都是用来说明起伏校正和交叉还原过程的时序图;

图8是缓冲电路另一例子的简化方框图;

图9是本发明第二实施例的整个结构的方框图;

图10是第二实施例中串联数据字的格式。

为了便于理解这件发明，可参照附图。

图1表示记录在密纹盘上的一个数据流。

一帧数据含有588位记录数据。每帧数据以排成特殊形式的24位帧同步脉冲FS开始。帧同步脉冲FS后跟3位目前数据恢复抑制码RB，然后是0到32个数据位串DB，每个数据串包括14位加3位目前数据恢复抑制码RB，它们是一个接一个排列的。第一数据位串DB（0）叫做子码信号或用户码，用来指出数据的重放控制状态和其它有关信息。数据位串DB（1）至DB（12）以及DB（17）至DB（28）都被指定给主信道音响数据，剩下的DB（13）至DB（16）和DB（29）至DB（32）被指定用来对主信道纠错的奇偶校验数据。应注意，每个14位数据位串DB是由8位数据在记录时经过交叉后再利用8至14调制（EFM）技术变成14位数据。

EFM方法是一种把一个8位字节变换成更有利的14位排列形式的方法，它能延长了调制信号的最小变换时间并且抑制它们的低频分量。

图2是一块再生出来的数据，其中每个14位数据位串DB用14至8解调技术解调成相应的8位数据字节，目前数据恢复抑制位已经去掉，并且它接连包括减去了校验码的98帧。子码信号总共包括8位数据，标号为P至W。帧0和帧1的子码信号P至W用作为具有一预定的码位模式的同步信号。P道是1位特征位，表示目前的是音乐还是间歇。低电平P特征位表示音乐，高电平P特征位表示间歇。在读入操作期间，特征位是一个频率为2HZ的脉冲，因此，对P道特征位进行检测和计数，就能定出要再生的指定的音乐的位置。

Q道也有类似的作用，但进行更复杂的控制。具体地说，Q道的信息通常被提供给装在重放装置内的微处理器，使在重放完现在所选的乐曲后立即开始重放下一乐曲。R道至W道组成了可指出盘中录入的歌曲作者、作曲者以及其它有关信息的数据区。

至于Q道，起首2位作为同步信号模式的一部分，接着4位作为控制位。再接着4位作为地址位，随后的72位是数据，最后16位是循环冗余码校验（CRC）码。上述的数据位包括迹道数TNR和索引码X。迹道数TNR在00至99范围内变化。索引码X也从00变到99。数据位也包括一时间指示码，指出这段音乐和随同间歇的延续时间，还包括另一时间指示码，指示（从目前）到最后音乐段结束的剩余演唱时间，这些时间指示码组成两位十进的码，代表分、秒和帧。在这个实施例中，第二时间指示码是用来存取密纹盘上比整个歌曲短的一个个单元的数据。在密纹盘记录数字数据时和用这盘记录音乐时，子码信号中P道和Q道的数据结构是一样的。

上述子码信号的详细数据结构已在下列几个专利中揭露：日本专利申请未审查的公开号为58-48，279;美国专利申请序列号416，684以及 EPC申请公开号074，841。

图3表示主信道上的数字数据的记录格式。每个数字数据记录包含一块2352字节或18，816位。在图1的记录格式中，这个数据代替了DB（1）-（12）及DB（17）-（28）中的音响数据，使得192位或24字节数据配入各个记录帧内。因此，每块数字数据（2352字节）与98帧中的数据量一致，使得数字数据能按照与立体声音乐数据同样的信号格式（图1）来记录。所以不扰乱子码信号的98帧循环也能记录数字数据。

如图3所示，一块数字数据的第一字节全是零，其次10个字节全是1，最后跟另一个全是零的字节。这12个字节组成一块数字数据表示起始的标题。这个标题跟一个字节的分钟信息，一字节秒信息，一字节区段信息以及一字节模式信息。分、秒和区段字节规定了一块地址，并且区段字节以每秒钟75区段或帧计数。模式数据指出这块内数字数据的种类。剩下的2336字节包括例如静止图象数据的数字数据。

图4表示一个记录电路的电路图，用来对将被记录在密纹盘的数字数据进行格式化。在图4中，标号1和2代表两个输入端，每个输入端都接受16位数字数据。利用第一多路转换器3把数字数据转换成一通道形式并且送到纠错编码器（ENC）4。纠错编码器4采用Reed    Solomon码的互交叉方法对声音PCM（脉冲编码调制）信号（即音响数字数据）进行编码以便纠错。互交叉方法是把音响数字数据的次序重新排列，使每一符号（8位数据）包括在两个不同纠错码系统中。然后把纠错编码器4的输出信号送到第二多路转换器5。

图4中还有用于P道和Q道子码信号的第二编码器6和用于R至W道子码信号的第三编码器7。这些输出信号在第三多路转换器8中混合后，送到第二多路转换器5。第二多路转换器5的输出信号又被送到一个调制器（MOD）9，后者把从第二多路转换器5来的信号转换成14位数据（EFM）。同时这14位数据又与同步信号发生器（SYNC GEN）10产生的帧同步信号（FS）混合，再送至输出端11。

第二编码器6把16位CRC码加到Q道子码信号上。第三编码器7利用另一个Reed-Solomon码和与主信道不同的交叉方法给出供R至W道子码信号用的纠错码。

应该注意图4中所示的时钟脉冲和定时信号由定时发生器12产生后送往多路转换器3、5、8，这些信号都统一在由振荡器13产生的主钟频率的基础上。

图5是用来处理密纹盘再生信号的重放系统的一个简化电路方框图

光学再生信号先被送至输入端20。整形后的再生信号被送到解调器22、时钟再生电路23和同步检测电路24。时钟再生电路23利用PLL（锁相环）电路来读取与再生数据同步的位时钟频率信号。此外，同步检测电路24检测帧同步信号，以致产生出与取样的数据同步的帧时钟。时钟再生电路23和同步检测电路24的输出信号（即位时钟和帧时钟信号）都送到解调器22、P道、Q道、R至W道检测器30、纠错电路25以及多路分配器26。

再生信号经过整形电路21整形后由解调器22解调，使得将该信号解调至以前的格式即被图4中8至14调制器9调制以前的格式。从解调器22出来的每一8位输出数据，还需经过与纠错编码器4进行的交叉处理相应的交叉还原处理、纠错处理以及插值处理。纠错电路25包括RAM（随机存取存储器）、RAM控制器和纠错电路，其中RAM存入了子码信号和主信道的数字数据。上述子码信号和数字数据的存储应与时钟再生电路23及同步检测电路24来的位时钟及帧时钟同步。同样，主信道及子码信号的数字数据读出，也要与在晶体振荡器32来的输出信号基础上由定时信号发生器31产生的读出时钟同步。

纠错电路25能纠正主信道数字数据和子码信号中的跳动并且把时间基础上纠错后的信号输出。从纠错电路25输出来的主信道数字数据送入 到多路分配器26，在其中数字数据被分成两路，分开的数字数据信道出现在相应的输出端27及28。在主信道信号是普通的数字数据情况下，这个数据是从纠错电路25的另一输出端29串联地输出。纠错电路25把子码信号送到专用译码器，使这子码信号得到错误检测和错误纠正的处理。

系统控制器35接受从译码器30来的子码信号P道和Q道数据。系统控制器35上附有一个例如是键盘的控制输入装置36，此外，系统控制器35上还有行显示单元37，用来显示Q道子码信号中被编码的时间码。在输入装置36上进行键盘输入操作，就能从盘中再生出由时间码表示的所需地址处的数字数据。另一种方法是，可以把外部计算机中的命令通过I/O接口送入系统控制器35，所需地址的数字数据亦由这台计算机供给。此外，P道和Q道数据出现在另一个输出端33上，R至W道数据出现在另一输出端34。R至W道数据可以是辅助数据，例如可以是关于解释一段音乐的静止图象。

下面参见图6及图7A至7E来说明图5所示的纠错电路25的RAM中的写入和读出操作。为便于说明，假定一帧总共包括5个符号组，其中4组每组都在主信道中以及一组用于子码信号。

图6表示连续的三帧t₁、t₂、t₃中RAM的内容，图6的数目字代表地址信息。在帧t₁中，再生数据的一帧是被写到RAM中的不同的地址（5，10，14，17，19）。子码信号字符则被写入到地址19。在帧t₁中，在前一帧写至地址（4，9，13，16）的主信道数字数据都经过纠错码c₁的纠错系统。此时，地址（1，7，12，16）中数字数据内的任何错误通过纠错码c₂给予纠正。此外，在帧t₁中，地址（0，6，11，15）中已纠错的数字数据的四个符号w₁，w₂，w₃，w₄以及地址18中的一个子码信号符号从这RAM中读出。

在下一帧t₂中，地址为（1，7，12，16）的已纠错及交叉还原数字数据的四个符号w₅、w₆、w₇、w₈和子码信号的符号s₂（地址19）都从RAM 中读出。帧t₁中存储在地址（5，10，14，17）中的数字数据现在用纠错码c₁来纠正。同时，地址为（2，8，13，17）的数字数据用纠错码c₂纠正。再生数据的一帧被写入到地址（6，11，15，18，20）。

这个RAM的写入操作是在与再生数据同步的时钟信号基础上进行的。RAM的读出操作则基于由晶体振荡器输出推导来的时钟信号，这使得从这RAM读出的数字数据和子码信号都须经时间轴上相同的补偿（跳动的消除）。在图7A中，从RAM来的数字数据的读出时间有一个常数周期1/fa（fs＝44.1KHE）。

如图7B所示，读出子码信号的符号s₁的时间点与数字数据的读出时间有一个时间偏离。此时，数字数据w₂₁、w₁₈、w₁₅和w₁₂都被写入到RAM地址（5、10、14、17）中，如图7C所示。如图7D所示，子码信号的符号S₂，被写入地址19。应注意，写入时间并不与读出时间重叠。如图7E所示，在帧t中，都是在RAM不进行存取的时间间隔中用纠错码c₁、c₂进行纠错的。

在上述的实施例中，可以用一个FIFO（先进先出）缓冲器电路40作为纠错电路25中存有子码信号的RAM的一部分。图8是这个缓冲器电路40的电路方框图。在图8中，FIFO（先进先出）缓冲寄存器41从输入端42接受再生的子码信号。由写入地址发生器43及读出地址发生器44分别给FIFO缓冲寄存器41提供写入地址及读出地址。FIFO缓冲寄存器41顺序地存储了输入数据并且把缓冲的内容以这种方式输出，即先收到的数据要比后收到的数据先输出，并且能独立地对写入地址和读出地址作出响应。

写入地址发生器43从输入端45接受一个与再生子码信号同步的写入帧时钟。读出地址发生器44接受由晶体振荡器32输出信号经过分频形成的读出帧时钟。FIFO缓冲器电路41输出子码信号，后者在时间轴上的相位起伏（跳动）也用和主信道数字数据同样的方式被消除了。图8 中还有一个地址监视器47，用它来监视写入地址和读出地址的差别。地址监视器47能检测到FIFO缓冲寄存器41的下溢或上溢的可能性。地址监视器47的输出信号可使写入地址暂时禁止改变以便控制写入及读出地址发生器43及44的操作。

图9示出了采用图8中的缓冲存储器的第二种实施例的电路图。和图5中相同的标号代表与图5中相当的部件。

在图9中，标号51代表一个密纹盘，在其上螺旋地记有上述格式的数字信号。利用主轴马达52使密纹盘51绕轴旋转。主轴马达伺服电路53控制这主轴马达52，使密纹盘51保持恒定的线速度旋转。光学头54包括产生激光束的激光源，用来读出密纹盘51上的记录数据，还包括光束分裂器、一光学系统如物镜以及用来接受密纹盘51反射光的接收光的元件。光学头54靠螺纹给进马达55可以在密纹盘51的半径方向上移动，螺纹给进马达55由螺纹驱动电路56驱动。光学头54能在两个方向上移动，一方向是垂直于记有信号的密纹盘51的表面的。另一方向就是半径方向，这两方向的移动分别靠调焦伺服电路56和跟踪伺服电路58控制，这样能使光学头54不断工作在最有利的焦点上以及在重放时能精确地跟踪这束激光。

从光学头54再生出的信号被送至RF（无线电频率）放大器59。对光学头54还提供一套具有圆柱透镜和光学检测正方阵列组合的聚焦误差检测电路以及采用三点激光的跟踪误差检测电路。RF放大器59的输出信号送至时钟提取电路23。输出数据和时钟提取电路23的时钟都被送到帧同步信号检测器24。由时钟提取电路23抽出的位时钟以及由帧同步信号检测器24检出的帧同步信号都被送至解调器22和主轴伺服电路53。

解调器22把子码信号从进入的信号中分离出来。分出的子码信号通过上述的图8中的缓冲电路40送至系统控制器60。系统控制器60带有CPU（中央处理单元），用来控制例如密纹盘51的旋转、螺纹给进、 以及光学头54的读写等操作。当系统控制器60通过接口65接收到微计算机66的命令时，系统控制器60就根据子码信号执行从密纹盘51中读出要数字数据的所需要的控制处理。

由解调器22来的主信道数字数据通过RAM控制器61被送到RAM62和纠错电路63。RAM控制器61、RAM62和纠错电路63对主信道数字数据中的跳动、数据丢失以及故意的交叉进行纠正。在RAM控制器61上还接有D/A（数字至模拟）转换器。原来的密纹盘系统中没有把这个D/A转换器当作它的一部分来提供。再生的数字数据于是被送至这个数据转换电路64。数据转换电路64还收到由缓冲器电路40来的再生子码信号。再生的数据被转换成串行的数据信号。串行信号送至接口65，由微计算机66来的控制数据通过接口65送至系统控制器60。微计算机66给出需要读的地址并输出一些驱动控制命令信号（例如启动命令信号）至接口65和系统控制器60。

图10是数据转换电路64输出的串行数据信号的一个例子。串行信号采用32位字的单元，起始4位是前文，其次4位是音响数据的辅助位，接下去20位是数字音响样本数据。样本数据从最低有效位（LSB）开始。数字音响样本数据后面再加4位。在这4位之中，“V”位是特征位，表示属于这个字的这个数字音响样本数据是否有效，“U”位是子码信号部分，“C”位用来辩认一个信道，以及“P”位是校验位。应注意，每个字格式上都加入子码信号的“U”位，以便顺序地传送子码信号。

在这个实施例中，缓冲器电路40消除了子码信号可能出现的时间起伏（跳动）。沿时间轴的校正是用和RAM控制器61和RAM62中对主信道数字信号所进行的方式相同的方式来执行的。

更详细地说，RAM控制器61产生一个与一个检测的帧同步信号的再生信号同步的写入时钟。在写入时钟的基准上把数字信号写入到 RAM62。再用由晶体振荡器输出的信号导出的读出时钟从RAM62读出这个数字信号。这个写入时钟和读出时钟也用来向缓冲器电路40中写入和从其中读出子码信号。因此，尽管在记录和物理上读出时可能出现相位起伏，但由从缓冲器电路40读出的子码信号没有时间起伏分量（跳动）。所以子码信号和主信道数字信号的时间关系是能够同步的。

在本实施例中，微计算机66执行一条读出指令去读出一个预定的地址。地址码通过接口65送入系统控制器60。这地址码代表Q道的时间码。系统控制器60控制螺纹驱动电路56并根据监视由光学头54再生的子码信号把光学头54移至一个正好对着目标读出的位置。在本实施例中，记录在密纹盘51上的数据的重现是离目标读出位置好几块的一个位置上开始的，以便在存取操作时，尽管以前可能有再生的错误，仍能保证子码信号的读取和再生。目标块可以用两种方法中任一方法来跟踪，这就是使再生的子码信号与特定的地址一致或者从一个相邻的正确的子码信号开始再生，然后对帧同步信号进行计数。

Claims (4)

1、一存储盘的重放设备，其中盘上以多路方式记录有主数字数据以及用于选择地重放主数字数据的辅助数据：该设备包括：

盘重放装置，用于从盘上重放上述主数字数据和辅助数字数据，以便产生重放的主数字数据和辅助数字数据；

一与上述盘重放装置相连的输入电路，用于接收上述重放的主数字数据和辅助数字数据；

译码电路，该译码电路包括一与上述输入电路相连接的写时钟产生电路，一读时钟产生电路和一存储器电路；该写时钟产生电路用于与上述重放的主数字数据同步地产生写时钟脉冲；该读时钟产生电路用于产生一具有预定周期的读时钟；该存储器电路与上述输入电路，写时钟产生电路以及读时钟产生电路相连接，用于分别响应写时钟和读时钟而写入和读出所述的重放的主数字数据，使得除去重放的主数字数据的交叉从而对其译码；

一控制电路，该电路与上述盘重放装置连接，用于根据所述辅助数字数据来寻找所述重放的主数字数据的将被重放的位置；其特征在于：

所述存储器电路分别根据上述写时钟和读时钟，还被写入和读出重放的辅助数字数据；

该设备还包括：辅助数字数据分离电路，该电路与所述存储器连接，用于从存储器电路接收重放的辅助数字数据。

2、在一存储盘的重放设备中，在重放盘上按多路传输方式记录主数字数据和用于选择地重放主数字数据的辅助数字数据，该设备包括：

盘重放装置，用于从盘上重放所述主数字数据和辅助数字数据，以便产生重放的主数字数据和辅助数字数据;

一与上述盘重放装置连接的输入电路，用于接收上述重放的主数字数据和辅助数字数据;

用于对重放的主数据进行译码的译码电路，该译码电路包括一与上述输入电路连接的写时钟产生电路，一读时钟产生电路和一主存储器装置;该写时钟产生电路用于与上述重放的主数字数据同步地产生写时钟脉冲;该读时钟产生电路用于产生一具有一预定周期的读时钟;该主存储器装置分别响应写时钟和读时钟而写入和读出重放的主数字数据，使得重放的主数字数据的交错被除去;

控制电路，该电路与上述盘重放装置连接，用于根据重放的辅助数字数据来寻找重放的主数字数据的将被重放的位置;

辅助数字数据分离电路，该电路与输入电路连接，用于从重放的主数字数据中分离出辅助数字数据;

其特征在于包括：

写地址产生电路，该电路接收与重放的辅助数字数据同步的写入帧时钟信号，并产生一写地址信号;

一读地址产生电路，该电路接收一读出帧时钟信号，并产生一读地址信号;和

一缓冲存储器装置，该装置分别与所述的辅助数字数据分离电路，写地址产生电路，以及读地址产生电路连接，并分别响应所述写地址和读地址信号而写入和读出所述重放的辅助数字数据信号。

3、根据权利要求2的设备，其特征在于所述存储器装置由一个先进先出（FIFO）缓冲寄存器构成。

4、根据权利要求1或2的设备，其特征在于一块所述主数字数据包括多个帧的数据;每一块数据中包括有标题信号，地址信息信号和数据信息信号。

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