KR930007676B1 - 다수의 입/출력 동작을 동시에 수행하는 신호 선택회로 - Google Patents

다수의 입/출력 동작을 동시에 수행하는 신호 선택회로 Download PDF

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KR930007676B1 KR1019860001417A KR860001417A KR930007676B1 KR 930007676 B1 KR930007676 B1 KR 930007676B1 KR 1019860001417 A KR1019860001417 A KR 1019860001417A KR 860001417 A KR860001417 A KR 860001417A KR 930007676 B1 KR930007676 B1 KR 930007676B1
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Abstract

내용 없음.

Description

다수의 입/출력 동작을 동시에 수행하는 신호 선택회로
제1도는 본 발명에 따른 신호 선택 회로를 채용한 광 디스크 재생 장치의 블럭선도.
제2도는 디지탈 데이타 포맷의 개략선도.
제3도는 제1도의 장치에서 사용한 에러 디코더의 블럭선도.
제4도 및5도는 제1도에 도시된 장치의 주변 회로를 도시한 블럭선도.
제6도는 본 발명에 따른 신호 선택 회로의 일실시예를 도시한 회로선도.
제7a내지 7z도 및 7Ω도는 제6도에 도시된 신호 선택 회로에서 발생된 신호를 도시한 타이밍 챠트.
제8도는 본 발명에 따른 신호 선택 회로의 다른 실시예를 도시한 회로선도.
제9a 내지 9p도는 제8도에 도시된 신호 선택 회로에서 발생된 신호를 도시한 타이및 챠트.
* 도면의 주요부분에 대한 부호의 설명
90a 내지 90d : 게이트 회로 91 : 순차 카운터
92a 내지 92d : 시프트 레지스터 93a 내지 93d :데이타 선택기
발명의 분야
본 발명은 신호 선택 회로에 관한 것이다.
종래 기술
다수의 입력 단자 및 다수의 출력 단자가 랜덤 억세스 메모리(이하, RAM으로 기술함)에 결합되어 있는 공지 회로에 있어서, 다수의 신호를 선택적으로 RAM에 기록하거나 RAM에서 판독할 때, 입/출력 시스템 전체가 공통 클럭 펄스에 의해 서로 동기되어 있는 경우, 통상 입/출력 버스가 RAM에 대해 처리를 행할 필요가 있을 때마다 스위치되어 다수의 입/출력 신호를 순차적으로 처리할 수 있다. 그러나, 만약 입/출력 시스템 각각이 비동기로 동작한다면, 상기 동기 동작의 경우에 비해 처리하는데 걸리는데 시간이 길어지게 된다. 그러므로, 입/출력 시스템 각각에는 기록 또는 판독 시간의 몇배에 해당하는 한 블럭이 할당되어 있으며, 입/출력 버스는 블럭의 순차 변화에 응답하여 스위치된다. 상기 방법에 의해서는 시스템 각각에 버퍼메모리가 제공되지 않는 한 다수의 시스템에서 입/출력 신호가 동시에 존재하는 것은 불가능하다.
한편으로, 단지 두개의 시스템만이 동시에 동작하는 경우, 시스템중 제일 먼저 수신된 명령을 우선 순위로 처리 하므로서 임의 버퍼 메모리를 사용하지 않고도 입/출력 신호를 우선 순위 및 대기 모드로 처리할수 있다. 그러나, 세개 이상의 시스템이 동시에 동작하는 경우에, 서로 다른 시스템의 입/출력 명령이 정확히 동시에 수신될 때는 만족스럽게 처리를 행하는 것이 곤란하게 된다.
상기 비동기된 입/출력 시스템을 단일 RAM으로 처리하려고 할 때는 종래에는 통상 시스템 각각을 완전히 상이한 시간 주기에서 사용하거나, 각 시스템에 일정한 용량의 버퍼 메모리를 제공하여 RAM에 대해 입/출력 동작을 동시에 실행하므로서 상기 문제점을 해결하였다. 그러나, 이러한 입/출력 동작을 행하는데 필요한 시간이 대단히 길게 되고, 별개의 메모리를 필요로 하는 등의 다른 문제점이 제기되어 있다.
발명의 목적 및 요약
본 발명의 목적은 추가의 메모리를 필요로 하지 않고도 다수의 입/출력 동작을 동시에 행할 수 있는 신호 선택 회로를 제공하려는데 있다.
본 발명의 다른 목적은, 적은 비용으로 소형의 신호 선택 회로를 제공하려는 데 있다.
본 발명의 또 다른 목적은, 다수의 신호를 공정한 우선 순위순으로 추출할 수 있는 신호 선택 회로를 제공하려는데 있다.
또한 본 발명의 또 다른 목적은, 광 디스크 재생 장치와 같은 전자 장치에 적용하기에 적합한 신호 선택 회로를 제공하려는데 있다.
본 발명에 의하면, 다수의 신호가 각각 공급되는 다수의 입력 단자와, 상기 각 입력 단자에 결합된 다수의 게이트 회로와, 상기 각 게이트 회로를 통해 상기 다수의 신호가 공급되는 다수의 출력 단자와, 상기 게이트 회로중 하나를 지정하여 상기 게이트 회로들을 순차적으로 개방 상태로 만들기 위해 게이트 신호 각각을 발생하는 수단과, 개방 상태로 있는 한 게이트 회로를 통해 적어도 한 신호가 얻어질 때를 검출하여 상기 지정 수단의 지정을 최종 지정된 게이트 회로에서 보유하는 금지 수단을 구비한 신호 선택 회로가 제공되어 있다.
적합한 실시예의 설명
이하 도면을 참조하면서 본 발명을 상세히 설명하기로 한다. 스테레오 음악 이외에, 문자 데이타, 표시 데이타 또는, 컴퓨터 프로그램과 같은 디지탈 데이타를 디지탈 오디오용 광 디스크 시스템을 사용하여 재생할 수 있으면, 정지 화상을 포함한 삽화물뿐 아니라 그래픽 챠트 또는 통계 같은 시각 정보용 재생기기 또는, 표시 유닛을 부가한 비디오 게임기가 실현 가능해져, 디지탈 오디오 디스크 시스템의 적용 범위를 확장시킬 수 있다. 종래의 플레서블(flexivble)디스크와 비교해 볼 때, 현재 이용되고 있는 콤팩트 디스크는 그 데이타 기억 용량이 약 500Mbit로서 종래의 디스크 용량 보다 상당히 크기 때문에 유리하다.
디지탈 오디오 디스크에 있어서는 1샘플 데이타의 16비트를 상위 8비트 및 하위 8비트로 분할하여 바이트 단위로 에러 정정 코드를 처리하고 있다. 엔코딩 및 디코딩 인터리브, 디인터리브와, 리드 솔로몬(Reed-Solomon)코드가 1바이트 단위로 실행되어, 디지탈 오디오 신호 및 디지탈 데이타에 대해 공통으로 에러 정정 코드를 용이하게 처리할 수 있게 된다. 디지탈 데이타는 음악 신호와 다른 평균치 보간과 같은 보간처리에 적용하기에는 적합하지 않기 때문에 재생 데이타의 에러율을 음악 신호의 에러율 보다 낮게 하는 것이 바람직하다.
콤팩트 디스크에 기록된 오디오 데이타와 다른 디지탈 데이타의 신호 포맷에 대한 상세한 설명은, 1985년 10월 2일자로 공개된 유럽특허원 제156440호에 기재되어 있으므로 여기에서는 생략하기로 한다.
제1도는 광 디스크 재생 장치에 대한 블럭선도로서, 디지탈 디스크(1)상에는 디지탈 신호가 상기 두 포맷중 한 포맷으로 나선형으로 기록되어 있다. 상기 디스크(1)는 스핀들 모터(2)에 의해 회전한다. 이러한 장치에서, 스핀들 모터(2)는 스핀들 서보 회로(3)에 의해 제어되므로써 디스크(1)는 일정한 선형 속도로 회전된다.
광 헤드(4)는 판독 레이저 빔을 발생하는 레이저 광원, 빔 스프리터, 대물렌즈 등을 갖는 광학 시스템, 디스크(1)로부터 반사된 레이저 빔을 수신하는 감광 소자, 예를들어 원통형 렌즈와 이것에 결합된 1/4(quarter)검출기로 구성된 초점 에러 감지기 및 세개의 레이저 스폿트를 사용하는 트래킹 에러 감지기를 갖추고 있다. 광 헤드(4)는 스레드(thread)공급 모터(5)에 의해서 작동되어 디스크(1)상에서 방사상으로 이동할 수 있으며, 스레드 공급 모터(5)는 스레드 구동 회로(6)에 의해 구동된다. 광 헤드(4)는 디스크(1)의 기록면에 수직인 방향과 평행하는 다른 방향 양쪽으로 이동가능하며, 또한 재생 동작중 레이저-빔 집속 및, 보유되도록 제어된다. 이러한 목적을 위해, 초점 서보 회로(7)와 트래킹 서보 회로(8)가 제공되어 있다.
광 헤드(4)에 의해 재생된 재생 신호는 RF증폭기 (9)에 공급된다. RF 증폭기(9)의 출력 신호는 클럭 추출기(10)에 공급되며, 클럭 추출기의 출력 신호(데이타와 클럭)는 프레임 동기 검출기(11)에 공급된다. 디스크(1)에 기록되어 있는 디지탈 신호는 EFM을 통하여 변조 형태로 처리되어진다. 이러한 변조는 8비트 데이타를 적합한 패턴의 14-비트 데이타로 블럭 변환시키는 한 방법이며, 여기서 적합한 패턴이란 피변조 신호의 최소 반전 시간은 길게되며, 그 저주파수 성분은 감소 되는 것을 말한다. 디지탈 복조기(12)는 EFM 신호를 복조하도록 형성되어 있다. 클럭 추출기(10)로 부터 얻어진 비트 클럭 펄스와 프레임 동기 검출기(11)로 부터 얻어진 프레임 동기 신호는 복조기(21)와 스핀들 서보 회로(3)에 공급된다.
디지탈 복조기(12)는 서브 코딩(sub-coding)신호를 분리한 다음 그것을 버퍼 메모리(13)를 통하여 시스템 제어기(14)에 공급한다. 시스템 제어기(14)는 광 헤드(4)의 판독 동작은 물론 디스크(1)의 회전 및 스레드 공급을 제어하는 CPU를 구비한다. 하기의 인터페이스(20)를 통하여 시스템 제어기(14)에는 제어 명령이 공급되어, 디스크(1)로 부터 소망의 디지탈 신호를 판독하는데 필요한 제어 동작을 서브코딩 신호를 이용하여 제어기(14)에서 수행한다.
디지탈 복조기(12)로 부터 출력된 주 디지탈 데이타는 RAM 제어기(15)를 통하여 RAM(16) 및 에러 정정 회로(17)에 공급된다. 상기 RAM 제어기(15), RAM(16)과 에러 정정 회로(17)의 결합에 의해서 시간축 변동이 제거되고, 에러가 정정되어 주 디지탈 데이타를 제공한다. RAM 제어기(15)의 출력은 스테레오 음악 콤팩트 디스크 또는 디지탈 데이타 기억 디스크 등의 재생 디스크의 형태에 따라서 제어되는 디멀티플렉서(8)에 공급되며, 출력 경로는 시스템 제어기(14)에 의해 스위치 되어진다. 예를들어, 스테레오 음악 콤팩트 디스크와 디지탈 데이타 기억 디스크는 디스크(1)의 인입(lead-in)트랙에 기록된 서브 코딩 신호의 Q-채널제어 비트에 의해 서로 구별된다. 출력 경로의 전환과 동시에 상기 두 디스크를 구별하는 이러한 결과를 나타내는 제어 신호가 RAM 제어기(15)에 공급되므로써, 디지탈 데이타 기억 디스크의 재생 출력을 위한 부가의 에러 정정 동작이 실행된다.
디지탈 디스크 재생 모드로 선택된 출력 통로에 데이타 변환기(19)가 접속되어 있다. 재생된 디지탈 데이타와 재생된 서브 코딩 신호가 버퍼 메모리(13)에서 데이타 변환기(19)에 공급되며, 이 데이타 변환기에서, 재생된 데이타는 직렬 신호로 변환된다. 제2도에서는 데이타 변환기(19)로 부터 출력된 직력 신호의 워드 포맷의 실시예를 도시한다. 직렬 신호에서, 각 워드는 32비트로 구성되어 있는데, 이들 32비트중 상위 4비트는 프리앰블(preamble)에 상당하는 것이고, 다음 4비트는 데이타를 위한 보조 비트이며, 다음의 20비트는 데이타에 상당하는 것이다. 각 워드가 16비트로 구성되어 있는 경우의 디지탈 데이타에 있어서, 이들 비트는 최하위 비트(LSB)에서 부터 삽입된다. 다음 4개 비트는 디지탈 데이타 다음에 부가되어 있다. 이들 4비트중에서, V는 워드가 유효 또는 비유효한지를 지시하는 플래그이며, U는 서브 코딩 신호의 1비트에 상당하는 것이고, C는 채널을 구별하기 위한 것이며, P는 패리티 비트이다. 서브 코딩 신호의 U비트는 워드 포맷에 개별적으로 하나씩 삽입되며, 순차적으로 전달된다.
오디오 데이타용으로 구성된 상기 워드 포맷은 다음단의 인터페이스(20)에 공급된 다음, 표준의 컴퓨터 데이타 포맷으로 변환된다. 시스템 제어기(14)의 데이타는 마이크로컴퓨터 시스템(호스트 컴퓨터, 21)으로 부터 인터페이스(20)를 통하여 공급된다. 마이크로컴퓨터 시스템(21)은 판독되어질 어드레스를 지정하며, 어드레싱 신호는 물론, 개시 신호등의 구동 제어 신호를 인터페이스(20)와 시스템 제어기(14)에 공급한다.
재생 디스크가 스테레오 음악 형태일 때 선택된 멀티플랙서(18)의 출력 경로에 보간 회로(22)가 접속되어, 정정될 수 없는 에러 데이타를 보상한다. 이 에러 데이타는 보간 회로(22)에 의해서 좌우 채널로 분리되며, 두 채널의 각 데이타는 D/A변환기(23L, 23R)에 의해 아나로그 신호로 변환된 다음, 저역 필터(24L, 24R)를 각각 통하여 출력 단자(25L, 25R)에 공급된다.
이 실시예에서, 서브 코딩 신호의 어떠한 시간축 변공이라도 버퍼 메모리(13)에 의해 제거된다. 이와같은 시간축 교정은 RAM 제어기(15) 및 RAM(16)에 의해 주-채널 디지탈 신호에 대해 실행된 시간축 교정과 동일하다. RAM 제어기(15)는 재생 신호와 동기로 검출된 프레임 동기 신호로부터 기록 클럭 펄스를 생성하여, 이 기록 클럭 펄스에 의해 RAM(16)에 디지탈 신호를 기록하며, RAM(16)으로부터 디지탈 신호를 판독할 때 수정 발진기의 출력에서 얻어진 판독 클럭 펄스를 이용한다. 이러한 기록 및 판독 클럭 펄스는 서브 코딩 신호를 버퍼 메모리(13)에 기록하고 이 서브 코딩 신호를 버퍼 메모리(13)로 부터 판독하는데 이용된다. 따라서, 버퍼 메모리(13)로 부터 판독된 서브 코딩 신호는 시간축 변동을 전혀 포함하지 않으므로, 다른 경우 서브 코딩 신호와 주채널 디지탈 신호간의 타이밍 관계에 있어서 이러한 시간축 변동에 의해 발생될 수도 있는 어떠한 변화도 발생하지 않게 된다.
디지탈 데이타 기억 디스크의 재생 동작에 있어서, 우선, 소정의 어드레스에 대한 판독 명령이 마이크로 컴퓨터 시스템(21)에서 실행된다. 이 어드레스는 Q채널에서의 절대 시간 표시 코드 그 자체와 대응하며, 인터페이스(20)를 통해 시스템 제어기(14)에 공급된다. 다라서 시스템 제어기(14)에 공급된다. 따라서 시스템 제어기(14)는 스레드 구동 회로(6)를 제어함으로써 광 헤드(4)에 의해 재생된 서브 코딩 신호에 따라서 광헤드(4)는 소망의 판독 위치 근방으로 이동한다. 이 실시예에서, 소망의 판독 위치에서 부터 수개 블럭 떨어진 위치에서 재생이 시작되므로, 규정된 서브 코딩 신호가 적절히 재생되지 않아 결과적으로 재생된 서브 코딩 신호에 포함된 몇몇 에러로 인해 액세스를 종결시키지 못하게 되는 것과 같은 오기능을 방지하게 된다. 지정된 어드레스와 재생된 서브 코딩 신호의 일치 여부를 검출함으로써, 또는 적절히 서브 코딩 신호 위치 부근에서 재생 작동을 시작한 후 프레임 동기 신호를 카운트함으로써 소망한 블럭이 포착된다.
제3도는 디지탈 데이타 기억 디스크의 재생용 디코더에서의 에러 정정 회로의 실시예를 도시한 것이다. 구성을 단순화하기 위하여, 상기 회로는 오디오 신호 디스크 및 디지탈 데이타 기억 디스크용으로 이용하였으며, CIRC 디코더는 생략하였다. 즉, RAM(16)에 기억된 각 블럭의 블럭 동기 신호를 제외한 재생 데이타는 이미 CIRC코드를 디코딩 함으로써 처리되었고, 에러의 유무를 표시하는 에러 플래그가 각각의 심볼(symbol)에 부가된다.
상기 심볼은 에러 플래그와 함께 RAM(16)에서 판독된 다음, 데이타 버스(31)를 통하여 26심볼의 P시퀀스 마다 P디코더(32)에 공급된다. P디코더(32)는 CIRC 코드를 디코딩 함으로써 얻어진 에러 플래그를 이용하여 하나의 P시퀀스에서 어떤 2-심볼 에러를 정정하기 위하여(26), (24)리드 솔로몬(Reed-Solomon)코드를 디코딩하고, 디코딩된 심볼은 RAM(16)에 기록된다. 이 단계에서, P디코더(32)에 의해 어떤 에러가 정정된다면, 그 심볼에 관련된 에러 플래그는 클리어된다. 한 블럭에 대하여 P디코딩을 종료하면, RAM(16)에서 판독된 데이타는 데이타 버스(31)를 통하여 Q디코더(33)에 공급된다.
RAM(16)의 어드레스를 제어함으로써 디인터리빙(deinterleaving)실행되고, 단일 Q시퀀스에서 어떤 2-심볼 에러를 정정하기 위한 (45, 43)리드 솔로몬 코드가 Q디코더(33)에 의해 한 블럭의 Q시퀀스마다 디코딩된다. 이러한 디코딩에 의해 에러가 정정된 블럭에서, 그 심볼에 관련된 에러 플래그는 클리어된다. 차후에 P디코딩이 또 다시 실행된 다음 Q디코딩이 실행된다. 이러한 방식으로, 각각의 P디코딩과 Q디코딩 교대로 2회씩 실행된다. 이와같이 디코딩이 반복된 후, RAM(16)에서 얻어진 에러 정정된 재생 디지탈 데이타는 에러 검출을 실행하는 CRC 검사기(34)에 공급된다. 이러한 에러 정정의 결과를 출력 게이트(35)에 공급하여, 이 게이트에서 에러를 포함하고 있는 것으로 판정된 데이타에 대해 에러 플래그를 셋트한다.
CRC 검사기(34)에서 얻어진 에러 검출 결과를 P디코더(32)와 Q디코더(33)에서 에러 정정을 위해서도 이용할 수 있고, 각각의 디코더는 에러 정정 단계에서 CIRC 코드를 디코딩 할시에 발생되는 에러 플래그를 이용한다. 따라서, P디코딩과 Q디코딩시 CRC검사기(34)의 에러 검출 결과를 참조함으로써, CIRC 코드에서 에러 플래그가 부정확할 때 부적절한 정정을 방지할 수 있다.
지금부터, 제1도의 RAM 제어기(15)에서 부터 인터페이스(20)까지의 단에 배치된 회로에 대해 제3도를 참조하여 설명할 것이다. 데이타 선택기(40)는 RAM 제어기(15)에서 입력 단자(41)에 공급되는 제1디지탈 신호 및 이것에 수반하는 여러 신호와, 입력 단자(42)에 공급되는 제2디지탈 신호 및 이것에 수반하는 여러 신호와, 입력 단자(43)에 공급되는 제3신호 및 이것에 수반하는 여러 신호중 하나를 선택하는 작용을 한다. 이와같이 선택된 신호는 디멀티플렉서(18)를 통하여 동기화 회로(45)에 공급된다. 제1내지 제3디지탈 신호에서, 1워드는 3바이트, 4바이트 및 2바이트로 각각 구성되어 있다. 제1디지탈 신호의 내용은 상기의 계류중인 출원에서 기술되어 있으며, 제 2 디지탈 신호는 제1디지탈 신호를 직렬형으로 송신하고 이 신호를 수신함으로써 얻어지고, 제3디지탈 신호는 일반적으로 이용되는 통상의 신호이다.
온-칩 IC로 이루어진 동기화 회로(45)에서, 신호는 다음과 같이 처리된다. 1워드의 주기내에서 비트 블럭 펄스와 동수의 출력 비트 클럭 펄스가 선택된 제1, 제2 또는 제3디지탈 신호 및 공통 워드 클럭 펄스를 수반하는 입력 비트 클럭 펄스에서 얻어지며, 공통 출력 바이트 클럭 펄스는 이러한 출력 비트 클럭 펄스와 공통 워드 클럭 펄스에서 얻어진다.
디지탈 신호에서 검출된 외부 블럭 동기 신호와 동기로 내부 블럭 동기 신호가 발생된다.
직렬 형태의 제1 내지 제3디지탈 신호의 각 워드에서의 비트 순서는 각 워드에서의 상위 비트가 LSB 또는 MSB 인가에 따라 균일화된다.
다음에 디지탈 신호는 디스크램블(descramble)된다. 그리고, 디지탈 신호에 대하여 에러를 검출하고 에러 상태를 구별한다.
버퍼 RAM(47)은 디지탈 데이타와 바이트마다 에러 플래그를 기억하고 있으며 디지탈 데이타의 에러를 정정한다.
버퍼 RAM(47)을 제어하도록 제공된 RAM 제어기(46)는 동기화 회로(45)로 부터, 스크램블된 출력 데이타, 바이트 마다의 에러 플래그, 출력 비트 클럭 펄스, 출력 바이트 클럭 펄스, 내부 블럭 동기 신호 등을 수신한다. 시스템제어기(14)내에 내장된 CPV의 제어하에서, RAM 제어기(46)는 RAM에 기억된 데이타에 대한 에러 정정을 수행하며 RAM(47)에서 판독한 데이타를 인터페이스(20)를 통해 마이크로컴퓨터(호스트 컴퓨터, 21)에 공급한다.
데이타 에러나 에러 과다의 존재 유무와 같은 에러 상태를 나타내며 동기 회로(45)로 부터 출력되는 식별 신호가 인터페이스(48)를 통하여 시스템 제어기(14)에 공급된다.
제4도의 RAM 제어기(46)는 제5도를 참조하여 상세히 기술하기로 하며, 제5도에서는 기록/판독 제어회로(80)와 어드레스/데이타 스위칭 회로(81)가 도시되어 있다. 제4도의 동기화 회로(45)의 디스크램블러로부터 얻어진 직렬 데이타는 직렬/병렬 변환기(84)에 공급되어 병렬 데이타로 변환되어진 후에 스위칭 회로(81)를 통해 버퍼 RAM(47)중, 예를들어, 데이타 RAM 센션(47a)에 공급되어 기록되며, 이들 RAM 섹션(47a)은 2048×8비트의 용량을 각각 갖는다. 또한, 제4도의 동기화 회로로부터 얻어진 데이타의 개별 바이트에 대한 에러 플래그가 스위칭 회로(81)를 통하여 버퍼 RAM(47)중 8192×1비트의 용량을 갖는 에러 플래그 RAM 섹션(47b)에 공급되어 기록된다.
데이타 기록 어드레스 발생기(82)와 데이타 판독 어드레스 발생기(83)로 부터 얻어진 어드레스 신호는 스위칭 회로(81)를 통하여 버퍼 RAM(47)에 공급된다.
상기 기록/판독 제어 회로(80)는 시스템 제어기(14)로 부터 수신된 입력 제어 신호에 응답하여 출력 제어 신호를 발생함으로써 버퍼 RAM(47)의 기록/판독 동작과 스위칭 회로(81)의 전환을 제어한다.
시스템 제어기(14)의 CPU(88), P/Q 패리티 어드레스 변환 ROM(85), 에러 정정 RAM(86) 및 시스템 ROM(87)은 버스를 통해 서로 접속되어 있다. 한편, ROM(85)과 RAM(86)은 스위칭 회로(81)에도 접속되어 있다.
RAM(47a)에 기록된 데이타에 에러가 존재하며 각 바이트에 대한 에러 플래그가 RAM(47b)에 기록되어 있을 때, 이러한 에러를 포함한 데이타를 RAM(47a)에서 판독한 후 에러 정정 RAM(86)에 기록함으로써 에러가 정정되며, 정정된 데이타가 RAM(47a)에 다시 기록된다. 따라서 RAM(47a)에 기록된 데이타를 판독하여, 스위칭 회로(81)와 인터페이스(20)를 통하여 데이타가 로드되어지는 마이크로컴퓨터 시스템(호스트 컴퓨터, 21)에 공급된다.
제5도의 기록/판독 제어 회로(80)에서 내장된 신호 선택 회로는 제6도를 참조하여 이하 상세히 기술하고자 한다. 제7도에서는 제6도의 신호 선택 회로의 각 단에서 발생된 신호의 파형을 도시한다.
마이크로컴퓨터 시스템(21)으로 부터의 데이타 로딩 요청에 근거하여, 제4및 제5도의 버퍼 RAM(47)에 대하여 다음과 같이 데이타 기록 및 판독 모드가 규정된다.
버퍼 RAM(47)에 RAM 제어기(46)를 통하여 동기화 회로(45)의 출력 데이타를 기록하는 모드를 본원에서 제1기록 모드라 칭하며, 이것과 관련된 신호를 최소한 부분적으로 W1으로 표시한다.
에러 정정 회로 RAM(86)으로 부터 판독한 데이타를 기록하는 모드를 제2기록 모드라 칭하며 이것과 관련된 신호는 최소한 부분적으로 W2로 표시한다.
RAM(47)으로 부터 데이타를 판독하여 RAM제어기(46) 및 인터페이스(20)를 통하여 마이크로컴퓨터 시스템(21)에 공급하는 모드를 제1판독 모드라 칭하며, 이것과 관련된 데이타는 최소한 부분적으로 R1으로 표시한다.
RAM(47)으로 부터 데이타를 판독하여 에러 정정 RAM(86)에 기록하는 모드를 제2판독 모드라 칭하며 이것과 관련된 신호는 최소한 부분적으로 R2로 표시한다.
데이타의 에러 정정을 위하여 제7A도의 CPU 스위칭 신호의 CTL 모드시에 시스템 제어기(14)의 CPU(88)에 의해 버퍼 RAM(47)을 액세스하면, 제1기록 모드, 제2판독 모드 및 제2기록 모드가 순차로 한사이클을 반복하여, 교대로 데이타가 RAM(47a)에 기록되고 RAM(86)에서 상기 기록된 데이타의 에러가 정정된다.
버퍼 RAM(47)을 제7a도의 CPU 스위칭 신호의 "호스트"모드시에 마이크로컴퓨터 시스템(21)에 의해 액세스하면, 제1기록 모드 및 제1판독 모드가 순차로 한 사이클을 반복하여, 교대로, 데이타가 RAM(47a)에 기록되고 RAM(47a)에 기록된 상기 데이타가 마이크로컴퓨터(21)에 로딩된다.
제6도에서, 펄스 형성 회로(94)에는 시스템 제어기(14)로 부터 제1 및 제2기록 제어 입력 신호 W1및 W2(제7d, v 및 i도참조)와, 또한 서로 동기되지 않은 제1 및 제2판독 제어 입력 신호 R1및 R2(제7r 및 n도 참조)가 공급되어, 이들 입력 신호에 각각에 응답하여 얻어진 클리어 펄스 CW1, CW2및 CR1, CR2(제 7e, w, i, r 및 o도 참조)가 시프트 레지스터(92a 내지 92d)의 클리어 단자에 공급된다.
레지스터(92a 내지 92b)의 출력(Q4)(제7f, x, k, t 및 P도 참조)은 각각 OR 게이트 회로(90a 내지 90d)에 각각 공급된다.
2진 제어용 순차 카운터(91)는 마스터 클럭 펄스(제4b도 참조)에 의해 구동되어 게이트 회로(90a 내지 90d)의 전부 또는 일부에 순차적으로 공급되는 게이트 펄스가 발생된다.
시스템 제어기(14)로 부터의 CPU 스위칭 신호(제4a도 참조)가 CTL 모드를 표시하면 순차 카운터(91)는 동기화 회로(96)에 의해 3진 카운터로서 작용하도록 제어되어, 부극성 펄스(제4c도 참조)가 발생하는데, 이들 펄스는 게이트 회로(90a, 90b 및 90d)에 순차적으로 공급되어 이들 회로를 개방시킨다.
CPU 스위칭 신호가 "호스트"모드를 표시하면, 순차 카운터(91)는 동기화 회로(96)에 의해 2진 카운터로 작용하여 부극성 펄스(제4c도 참조)가 발생되며, 이들 펄스는 게이트 회로(90a 및 90c)에 교대로 공급되어 이들 회로를 개방시킨다.
게이트 회로(90a 내지 90d)의 각 출력은 논리 회로(95)의 NAND 회로(95a)에 공급된다. 한편 레지스터(92a 내지 92d)의 각 출력(Q4)은 논리 회로(95)의 NAND 회로(95b)에 공급되며, 그의 출력은 NAND 회로(95a)에 공급된다. 다음에, NAND 회로(95a)의 출력은 동기화 회로(96)에 공급되어, 저 레벨 출력이 임의 게이트 회로(90a 내지 90d)로 부터 저레벨이 얻어지거나 또는 이들 전체로부터 어떠한 출력도 얻어지지 않으면 카운터(91)가 카운팅 동작을 인터럽트하도록 카운터(91)를 제어한다. 이러한 경우에, 카운터(91)의 각 NAND 회로의 출력은 제7c에 도시된 고 레벨로 바뀌어진다.
게이트 회로(90a 내지 90d)의 출력은 래치 회로(97)에 공급되며, 이 래치 출력은 제1 및 제2기록 제어 출력 신호 W1(C), W2(C) 및 제1, 제2 판독 제어 출력 신호 R1(C), R2(C)(제7g, y, l, u, 및 q도 참조)로서 제5도의 스위칭 회로(82), (83)에 각각 공급되어, 비퍼 RAM(47)에 공급되는 어드레스 신호의 전환이 제어된다.
레지스터(92a)의 출력(Q1및 Q4)은 NAND 회로(97a)를 통하여 버퍼 RAM(47)에 기록 인에이블 신호 W1(E)(제7h 및 z도 참조)로서 공급된다. 한편, 레지시터(92b)의 출력(Q2, Q4)은 NAND 회로(97b)를 통하여 버퍼 RAM(47)에 기록 인에이블 신호 W2(E)(제4m도 참조)로서 공급된다.
레지스터(92c, 92d)의 출력 (Q4)은 제5도의 스위칭회로(81)에 내장된 래치 회로에 공급되는 제1 및 제2판독래치 신호 R1(L) 및 R2(L)로서 작용하여, 버퍼 RAM(47)로 부터 판독된 데이타를 래치시킨다.
저레벨의 제1 및 제2대기 신호 WT1및 WT2(제7Ω도를 참조)는 각각 CTL모드 및 HOST 모드에 관한 것이다.
마스터 클럭 펄스는 카운터(91)이외에, 레지스터(92a 내지 92d), 펄스 형성 회로(94) 및 래치 회로(97)에도 공급된다.
래지스터(92a 내지 92d), 데이타 선택기(93a 내지 93d) 및 게이트 회로(90a 내지 90d)의 관계 및 동작이 서로 동일하므로, 레지스터(92a), 데이타 선택기(93a) 및 게이트 회로(90a)에 대해서만 이하에서 기술될 것이다. 레지스터(92a)의 출력 Q4가 제7f, 7x도에서 도시된 고레벨을 갖으면, 게이트 회로(90a)의 카운터 레벨은 카운터(91)의 출력(제7c도 참조)이 고레벨인지 또는 저레벨인지에 의해서 저레벨 또는 고레벨로 된다. 게이트 회로(90a)의 출력은 데이타 선택기(93a)의 선택 단자 SEL 에 공급된다. 고레벨의 경우에 있어서는 데이타 선택기(93a)의 입력 B1내지 B4가 출력 Y1내지 Y4로 변환하여, 이들 출력을 시프트 레지스터(92a)의 입력 D1내지 D4에 공급되며, 저레벨의 경우에 있어서는 데이타 선택기(93a)의 입력 A1내지 A4가 출력 Y1내지 Y4로 변환하여, 이들 출력은 시프트 레지스터 (92a)의 입력 D1내지 D4에 공급된다. 시프트 레지스터(92a)의 출력 Q1은 데이타 선택기(93a)의 입력 B1및 A2로 변환된다. 동일하게, 출력 Q2입력 B2및 A3로, 출력 Q3는 입력 B3및 A4로, 출력 Q4는 입력 B4로 각각 변환된다. 입력 A1은 항상 고레벨로 유지된다. 레지스터(92a)의 출력 Q4가 고레벨이면, 출력 Q1내지 Q3각각도 고레벨이므로, 레지스터(92a)의 출력 Q1내지 Q4는 게이트 회로(90a)의 출력 레벨이 고레벨 또는 저레벨로 변환되는 것에는 무관하게 고레벨로 유지된다.
그러나, 저레벨 클리어 펄스 CW1(제7e 및 w도 참조)이 저레벨 입력 신호 W1(제7d 및 v도 참조)에 응답하여 펄스 형성 회로(94)에서 레지스터(92a)로 공급되면 출력 Q1내지 Q4는 저레벨로 변호나된다. 카운터(91)의 출력(제7c도 참조)이 레지스터(92a)의 출력 Q4가 제7f(x)도에서 도시된 저레벨인 상태에서 고레벨이면, 게이트 회로(90a)의 출력은 고레벨로 변환되어, 레지스터(92a)의 출력 Q1내지 Q4각각은 저레벨로 유지된다.
카운터(91)의 출력이 레지스터(92a)의 출력 Q4가 저레벨인 상태에서 저레벨로 변환되면, 데이타 선택기(93a)의 출력 Y1은 먼저 레지스터(92a)의 입력 D1에 공급되어질 고레벨 신호인 입력 A1으로 되어, 레지스터(92a)의 출력 Q1내지 Q4는 마스터 클럭 펄스에 의해 순차로 고레벨로 변환된다.
신호 선택 회로의 다른 실시예를 제8도를 참조하여 지금부터 기술할 것이다. 제6도 관련하여 언급된 상기 신호 선택 회로 전체를 블럭(150)으로 표시하였다. 단지 입력 신호 W1, W2, R'1(이하 기술) 및 R2만이 신호 선택 회로(150)에 관해서 도시되며 다른 신호의 도시는 생략되어 있다.
신호 선택 회로(150)의 신호 R'1용 입력 단자에 논리 회로(151)가 추가로 접속된다. 판독 펄스 및 CPU 스위칭 신호는 논리 회로(151)에 공급되며, 이 논리 회로(151)의 출력 신호는 새로운 재1판독 제어 입력 신호 R'1로서 신호 선택 회로(150)에 공급된다. 논리 회로(151)는 제어 신호 M에 의해 제어되며, 제어 신호 M이 고레벨인 대기 모드에서는 입력 신호 R'1은 제7c도의 입력 신호 R1과 동일한다. 한편, 제어 신호 M이 저레벨인 데이타 요청 모드인 동안은, 입력 신호 R'1은 입력 신호 R1과는 다른 데이타 요청 신호 R'1(제9k도 참조)로서 공급된다.
논리 회로(151)는 예를들어 판독 출력 펄스 및 CPU 스위칭 신호가 공급되는 OR 회로(152)와, OR 회로(152)의 출력 및 제어 신호 M의 반전 신호가 공급되는 배타적 OR 회로(153)와, 배타적 OR 회로(153)의 출력 및 CPU 스위칭 신호가, 공급되는 NOR 회로(154)로 구성되어 있다.
지금부터 제8도에서 도시된 신호 선택 회로의 동작에 관해서 제9도의 타이밍 챠트를 참조하여 기술하고자 한다. 제 9a 내지 h도에서 도시된 신호는 RAM 으로의 액세스가 호스트 컴퓨터에 의해 주도되는 대기 모드시에 사용되며, RAM으로의 액세스가 RAM 제어기에 의해 주도되는 데이타 요청 모드시에는 제9i 내지 p도에서 도시된 신호에 각각 대응한다. 제9c도는 제1판독 제어 입력 신호 R1을 도시하고, 제9k도는 제1판독 제어 입력 신호 R'1을 도시한다.
제9a 및 i도는 제6도의 실시예에서의 CPU 제어용 신호를 도시하며, 이들 신호 각각은 CTL 모드 및 HOST 모드를 갖는다. 제9c도에 의해 도시된 입력 신호 R1은 이후에서 기술될 제9b도에 의해 도시된 판독 펄스를 위한 반전시킴으로써 발생된다. 제9c도에서 도시된 입력 신호 R1의 상승 엣지에서 신호 선택 회로(150)의 펄스 형성 회로(94)에 제1판독 모드의 판독 명령이 인가된다. 이하의 입력 신호 R'1에 의해서도 동일한 동작이 수행된다.
제9b도에서 도시된 판독 펄스의 하강 엣지에서 어드레스 카운터의 어드레스가 변경하여 상승 엣지에서 데이타가 호스트 컴퓨터에 로드된다. 한편, 제9j도에서 도시된 판독 펄스의 하강 엣지에서 데이타가 호스트 컴퓨터에 로드되며 상승 엣지에서 어드레스 카운터의 어드레스가 변경된다. 제9d 및 l도는 제5도에서 도시된 데이타 판독 어드레스 발생기(83)의 제1판독 모드시 어드레스 카운터의 판독 완료를 각각 나타내는 캐리(carry) 출력인 고레벨 출력 CO를 도시한다.
제9e 및 m도는 어드레스 카운터용 제어 신호를 도시하며, 여기서 고레벨은 카운트 가능 모드를 표시하면, 저레벨은 초기치 모드를 가능 모들 표시한다. 카운터 출력 CO가 발생되기 전에 점선으로 표시된 상태에서 CPU 스위칭 신호가 HOST 모드에서 CTL 모드로 변경되면, 이러한 전환 순간에서 카운터 제어 신호가 점선으로 표시된 바와같이 고레벨에서 제레벨로 변환된다.
제9f 및 n도는 어드레스 카운터에 공급된 저레벨 로드 펄스를 표시한다.
제9g 및 o도는 입력 신호 R1및 R'1의 상승 엣지에서 고레벨에서 저레벨로 변환되는 판독 대기 신호를 도시한다. 저레벨 주기는 대기 시간에 따라 변화되며, RAM(47a)에서 판독된 데이타는 고레벨 주기동안 래치될 수 있다.
제9h 및 p도는 병렬 8비트로 각각 구성되고 상술된 방식으로 래치된 데이타를 도시한다.
제9k도에서 도시된 입력 신호 R'1은 부분적으로 반전된 CPU 스위칭 신소(제9i도 참조)를 제9j도에서 도시된 판독 펄스에 논리적으로 가산함으로써 발생된다. 따라서, 신호 R'1의 엣지는 CPU 스위칭 신호를 CTL 모드에서 HOST 모드로 변경하는 순간에 상승되며, 이와같이 상승 엣지는 다른 상승 엣지 이외에도 판독 명령의 타이밍과 일치하게 된다.
일반적으로 고상(solid-state) 메모리로부터 데이터를 판독하기 위하여 사용되는 대기 모드에 있어서, 입력 신호 R1(제9c도 참조)의 상승 엣지에서 호스트 컴퓨터(21)로 부터의 판독 명령에 의해 시스템 제어기(14)로 부터 발생된 판독 펄스(제7b도 참조)에 응답하여 데이터를 판독하도록 코맨드를 받으며, 상기 데이터는 판독 대기 신호(제9g도 참조)가 저레벨로부터 고레벨로 변환된 후 판독된다.
한편, 일반적으로 플로피 디스크로부터 데이터를 판독하는데 사용되는 데이터 요청 모드에 있어서, RAM 제어기(46)는 입력 신호 R'1의 상승후 판독 대기 신호(제9d도 참조)를 계속 모니터하며, 상기 데이터는 상기 대기 신호가 저 레벨로 부터 고레벨로 변환된 후 희망 타이밍으로 데이타를 RAM (47a)에서 판독할 수 있다.
본 발명의 신호 선택 회로는 다수(N)의 신호가 각각 공급되는 다수(N)의 게이트 회로(90a 내지 90d)와 상기 게이트 회로(90a 내지 90d)를 순차적으로 개방시키기 위한 제어용 순차 카운터(91)를 구비하며, 상기 순차 카운터(91)의 카운터 동작은 개방 상태에 있는 임의의 게이트 회로로부터 신호가 출력되었을 때 인터럽트된다. 따라서, N개의 게이트 회로(90a 내지 90d)는 제어용 순차 카운터(91)에 의해 순차적 으로 개방되며, 임의의 게이트 회로로부터 신호가 출력되면, 카운터(91)의 카운트 동작은 상기 게이트 회로로부터의 신호 출력이 계속적으로 유지되는 동안은 인터럽트되고, 상기 신호 출력이 종료하면, 카운터(91)는 카운트 동작을 재개시하여 그다음 게이트 회로를 개방시킨다.
상술된 바와같이, 본 발명의 신호 선택 회로는 공평한 우선 순위 순서로 다수의 신호를 선택할 수 있다.

Claims (4)

  1. 신호 선택 회로에 있어서, 다수의 입력 신호(CW1, CW2, CR1, CR2)가 각각 공급되는 다수의 입력 단자와 ; 상기 다수의 입력 단자에 각각 접속된 다수의 게이트 호로(90a 내지 90d)와 ; 상기 다수의 게이트 회로를 각각 통하여 상기 다수의 입력 신호가 공급되는 다수의 출력 단자와 ; 상기 다수의 게이트 회로를 순차적으로 개방시키기 위한 게이트 신호 각각을 발생하는 지정 수단과, 개방 상태에 있는 상기 게이트 회로중 하나를 통하여 상기 다수의 입력 신호중 적어도 한 신호가 얻어졌을 때를 검출하여 상기 다수의 입력 신호중 상기 한 신호가 검출되기 전의 최종 지정된 게이트 회로에서 상기 지정 수단의 지정을 유지시키는 금지 수단(95)과, 상기 지정 수단에 의해 순차적으로 개방되어질 상기 게이트 회로수를 선택하는 제어 수단(96)을 구비하는 것을 특징으로 하는 신호 선택 회로.
  2. 제1항에 있어서, 상기 지정 수단은 카운트 값을 발생하는 순차 카운터(91)와, 상기 순차 카운터로부터의 상기 카운트 값을 디코딩하여 상기 각 게이트 신호를 발생하는 디코딩 회로를 포함하며, 상기 금지 수단은 상기 다수의 게이트 회로에 접속되어 개방 상태에 있는 상기 게이트 회로중 한 회로를 통해 상기 다수의 입력 신호중 적어도 한 신호를 얻을 때를 검출하여 상기 순차 카운터에 공급되어질 금지 신호를 발생하여 상기 카운터의 카운트 동작을 정지시키는 회로 수단을 포함하며, 상기 제어 수단은 상기 순차 카운터가 선택된 결과에 따라 카운트하도록 하는 제어 신호를 발생하는 제어 회로 수단을 포함하는 것을 특징으로 하는 신호 선택 회로.
  3. 제1항에 있어서, 상기 각 입력 단자와 상기 각 게이트 회로간에 접속되어 있으며, 상기 각 입력 신호가 공급되는 각각의 클리어 단자(CLR)를 갖고 있는 다수의 시프트 레지스터(92a 내지 92d)와 ; 상기 시프트 레지스터에 각각에 접속되어 있으며, 정전압 신호가 공급되는 각각의 입력 단자를 갖고 있는 다수의 선택기(93a 내지 93d)가 부가되어 있으며, 상기 시프트 레지스터의 출력(Q4)은 상기 각 게이트 회로의 입력 각각에 접속되며, 상기 게이트 회로의 출력은 상기 선택기의 선택용 제어 단자에 접속되어 있는 것을 특징으로 하는 신호 선택 회로.
  4. 신호 선택 회로에 있어서, 다수의 신호(CW1, CW2, CR1, CR2)에 각각 공급되는 다수의 입력 단자와 ; 상기 다수의 입력 단자에 각각 접속된 다수의 게이트 회로(90a 내지 90d)와 ; 상기 다수의 게이트 회로중 하나를 지정하여 상기 다수의 게이트 회로를 순차적으로 개방시키는 각각의 게이트 신호를 발생시키는 지정수단과, 개방 상태에 있는 상기 게이트 회로중 하나를 통해 상기 다수의 신호중 적어도 한 신호가 얻어졌을 때를 검출하여, 상기 게이트 회로중 한 회로를 통해 상기 한 신호를 검출하기 전의 최종 지정된 게이트 회로에서 상기 지정 수단의 지정을 유지시키는 금지 수단(95)과, 상기 입력 단자와 상기 게이트 회로에 각각 접속되어 있으며, 각각의 입력 단자와 상기 다수의 입력 신호가 각각 공급되어지는 클리어 단자(CLR)를 갖고 있는 다수의 시프트 레지스터(92a 내지 92d)와, 상기 시프트 레지스터에 접속되어 있으며, 각각의 입력 단자에는 정전압 신호가 공급되어 있으며, 각각의 선택용 제어 단자를 갖고 있는 다수의 선택기(93a 내지 93d)를 구비하며, 상기 시프트 레지스터의 출력(Q4)은 상기 게이트 회로의 입력에 각각 접속되며, 상기 게이트 회로의 출력은 상기 선택기의 선택용 제어 단자에 접속
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