JPH0750596A - 符号化装置及び符号化方法 - Google Patents
符号化装置及び符号化方法Info
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- JPH0750596A JPH0750596A JP5211076A JP21107693A JPH0750596A JP H0750596 A JPH0750596 A JP H0750596A JP 5211076 A JP5211076 A JP 5211076A JP 21107693 A JP21107693 A JP 21107693A JP H0750596 A JPH0750596 A JP H0750596A
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Abstract
(57)【要約】
【目的】 最小のステップ数で巡回符号化処理を実行す
ることを計る。 【構成】 レジスタ１０１に格納された被符号化データ
の最上位ビットをフラグ１３０に格納し、フラグ値が
“１”の場合、レジスタ１００からの生成多項式の出力
データとレジスタ１０１の出力データの対応する語同士
の排他的論理和を計算し、計算結果を１ビット上位側に
シフトしてレジスタ１０１に再格納し、シフトの結果桁
落ちした１ビットをラッチ１２７に格納し、フラグ値が
“０”の場合、レジスタ１０１の出力データを１ビット
上位にシフトしてレジスタ１０１に再格納し、シフトの
結果桁落ちした１ビットをラッチ１２７に格納し、マル
チプレクサ１０５及び論理演算器１２０を介してラッチ
の値をレジスタ１０１の上位語の最下位ビットに格納す
る。この処理を被符号化データのビット数繰返す。
ることを計る。 【構成】 レジスタ１０１に格納された被符号化データ
の最上位ビットをフラグ１３０に格納し、フラグ値が
“１”の場合、レジスタ１００からの生成多項式の出力
データとレジスタ１０１の出力データの対応する語同士
の排他的論理和を計算し、計算結果を１ビット上位側に
シフトしてレジスタ１０１に再格納し、シフトの結果桁
落ちした１ビットをラッチ１２７に格納し、フラグ値が
“０”の場合、レジスタ１０１の出力データを１ビット
上位にシフトしてレジスタ１０１に再格納し、シフトの
結果桁落ちした１ビットをラッチ１２７に格納し、マル
チプレクサ１０５及び論理演算器１２０を介してラッチ
の値をレジスタ１０１の上位語の最下位ビットに格納す
る。この処理を被符号化データのビット数繰返す。
Description
【０００１】
【産業上の利用分野】本発明はデータの符号化処理を行
なう符号化装置に関し、特に、巡回符号化処理を行う符
号化装置及び符号化方法に関する。
なう符号化装置に関し、特に、巡回符号化処理を行う符
号化装置及び符号化方法に関する。
【０００２】
【従来の技術】近年、携帯電話等の無線機器において
は、ディジタル信号処理プロセッサ（ＤＳＰ）で数値処
理だけでなく符号化処理も行なうことが一般的である。
は、ディジタル信号処理プロセッサ（ＤＳＰ）で数値処
理だけでなく符号化処理も行なうことが一般的である。
【０００３】データの符号化処理の中には巡回符号化方
式と呼ばれるものがある。この巡回符号化方式は、符号
化されるデータ列（被符号化データ列）をＰ（ｘ）、符
号化のための生成多項式（より正確には、生成多項式の
各項の係数の列）をＧ（ｘ）としたとき、被符号化デー
タ列Ｐ（ｘ）を生成多項式Ｇ（ｘ）で割算したときの余
りＲ（ｘ）をチェック符号として求め、被符号化データ
列Ｐ（ｘ）と余りＲ（ｘ）を外部への送信データとする
ことによりデータ伝送中等に生じた誤りの検出を可能と
するものである。
式と呼ばれるものがある。この巡回符号化方式は、符号
化されるデータ列（被符号化データ列）をＰ（ｘ）、符
号化のための生成多項式（より正確には、生成多項式の
各項の係数の列）をＧ（ｘ）としたとき、被符号化デー
タ列Ｐ（ｘ）を生成多項式Ｇ（ｘ）で割算したときの余
りＲ（ｘ）をチェック符号として求め、被符号化データ
列Ｐ（ｘ）と余りＲ（ｘ）を外部への送信データとする
ことによりデータ伝送中等に生じた誤りの検出を可能と
するものである。
【０００４】この巡回符号化処理は、ディジタル信号処
理プロセッサでは例えば以下のように実行される。ま
ず、被符号化データ列Ｐ（ｘ）の最上位ビットを判定
し、“１”であればＰ（ｘ）とＧ（ｘ）の排他的論理和
を計算し、結果を１ビット上位側にシフトしてＰ（ｘ）
に再格納する。Ｐ（ｘ）の最上位ビットが“０”であれ
ば、Ｐ（ｘ）を１ビット上位側にシフトしてＰ（ｘ）に
格納する（Ｇ（ｘ）との排他的論理和の計算は行わな
い）。このような手続きを列Ｐ（ｘ）のビット数と等し
い回数繰り返し、最終的にＰ（ｘ）に保持されるデータ
のうち上位からＧ（ｘ）のビット数分がＲ（ｘ）として
得られる。
理プロセッサでは例えば以下のように実行される。ま
ず、被符号化データ列Ｐ（ｘ）の最上位ビットを判定
し、“１”であればＰ（ｘ）とＧ（ｘ）の排他的論理和
を計算し、結果を１ビット上位側にシフトしてＰ（ｘ）
に再格納する。Ｐ（ｘ）の最上位ビットが“０”であれ
ば、Ｐ（ｘ）を１ビット上位側にシフトしてＰ（ｘ）に
格納する（Ｇ（ｘ）との排他的論理和の計算は行わな
い）。このような手続きを列Ｐ（ｘ）のビット数と等し
い回数繰り返し、最終的にＰ（ｘ）に保持されるデータ
のうち上位からＧ（ｘ）のビット数分がＲ（ｘ）として
得られる。
【０００５】一例としてＧ（ｘ）＝ｂ‘1011’（ｂは２
進数を表す）の場合の処理を図７に示す。図７に示すよ
うに、更新前のＰ（ｘ）が、例えば、ｂ‘101001
1.....’の場合、最上位ビットが“１”であるので、Ｐ
（ｘ）とＧ（ｘ）の排他的論理和を計算し、計算結果
（＝ｂ‘0001011.....’）を１ビット上位側にシフトを
して更新されたＰ（ｘ）（＝ｂ‘001011..... ’）とし
て格納する。
進数を表す）の場合の処理を図７に示す。図７に示すよ
うに、更新前のＰ（ｘ）が、例えば、ｂ‘101001
1.....’の場合、最上位ビットが“１”であるので、Ｐ
（ｘ）とＧ（ｘ）の排他的論理和を計算し、計算結果
（＝ｂ‘0001011.....’）を１ビット上位側にシフトを
して更新されたＰ（ｘ）（＝ｂ‘001011..... ’）とし
て格納する。
【０００６】また、更新前のＰ（ｘ）が、例えば、ｂ
‘0100111.....’の場合、最上位ビットが“０”である
ので、Ｐ（ｘ）を１ビット上位側にシフトして、更新さ
れたＰ（ｘ）（＝ｂ‘100111..... ’）として格納す
る。以上の処理をＰ（ｘ）のビット数と等しい回数繰り
返す。
‘0100111.....’の場合、最上位ビットが“０”である
ので、Ｐ（ｘ）を１ビット上位側にシフトして、更新さ
れたＰ（ｘ）（＝ｂ‘100111..... ’）として格納す
る。以上の処理をＰ（ｘ）のビット数と等しい回数繰り
返す。
【０００７】以上説明した巡回符号化処理は、一般に、
ディジタル信号処理プロセッサでは、Ｐ（ｘ）の最上位
ビットの判定、判定結果に基づく分岐、分岐先での処理
という手続きで行なわれる。以下、ディジタル信号プロ
セッサによる巡回符号化処理を図面を参照しながら説明
する。
ディジタル信号処理プロセッサでは、Ｐ（ｘ）の最上位
ビットの判定、判定結果に基づく分岐、分岐先での処理
という手続きで行なわれる。以下、ディジタル信号プロ
セッサによる巡回符号化処理を図面を参照しながら説明
する。
【０００８】図８はディジタル信号プロセッサにおける
符号化装置の構成を示す。図８において、符号２００は
レジスタ、２０１はレジスタ、２１０はバレルシフタ、
２２０は論理演算器、２３０はフラグ、２８０はプログ
ラムメモリ、２８２はデコーダ、２８４は制御信号を示
す。
符号化装置の構成を示す。図８において、符号２００は
レジスタ、２０１はレジスタ、２１０はバレルシフタ、
２２０は論理演算器、２３０はフラグ、２８０はプログ
ラムメモリ、２８２はデコーダ、２８４は制御信号を示
す。
【０００９】レジスタ２００は１語（ワード）あたりＮ
ビット構成で、ｇ０，ｇ１，ｇ２，…の複数語よりな
り、図９に示すように、Ｎｇ（Ｎｇは正の整数）ビット
のＧ（ｘ）を第０語ｇ０の最上位ビットから順に複数
語、例えば、ｇ０からｇ２に格納する。レジスタ２０１
は１語あたりＮビット構成で、ｒ０，ｒ１，ｒ２，…の
複数語よりなり、図１０に示すように、Ｎｐ（Ｎｐは正
の整数）ビットのＰ（ｘ）を第０語ｒ０の最上位ビット
から順に複数語に格納する。
ビット構成で、ｇ０，ｇ１，ｇ２，…の複数語よりな
り、図９に示すように、Ｎｇ（Ｎｇは正の整数）ビット
のＧ（ｘ）を第０語ｇ０の最上位ビットから順に複数
語、例えば、ｇ０からｇ２に格納する。レジスタ２０１
は１語あたりＮビット構成で、ｒ０，ｒ１，ｒ２，…の
複数語よりなり、図１０に示すように、Ｎｐ（Ｎｐは正
の整数）ビットのＰ（ｘ）を第０語ｒ０の最上位ビット
から順に複数語に格納する。
【００１０】バレルシフタ２１０は、レジスタ２０１の
１語を入力し、入力データを１ビット上位にシフトす
る。論理演算器２２０は、制御信号２８４に従って、種
々の演算動作を行う。フラグ２３０は論理演算器２２０
の出力データの最上位ビットを保持する。プログラムメ
モリ２８０は図１１に示す符号化処理プログラムを第ｎ
番地以降に格納する。デコーダ２８２はプログラムメモ
リ２８０から読出される命令を解読し、制御信号２８４
を出力して論理演算器２２０を制御する。
１語を入力し、入力データを１ビット上位にシフトす
る。論理演算器２２０は、制御信号２８４に従って、種
々の演算動作を行う。フラグ２３０は論理演算器２２０
の出力データの最上位ビットを保持する。プログラムメ
モリ２８０は図１１に示す符号化処理プログラムを第ｎ
番地以降に格納する。デコーダ２８２はプログラムメモ
リ２８０から読出される命令を解読し、制御信号２８４
を出力して論理演算器２２０を制御する。
【００１１】以上の構成を有する符号化装置による巡回
符号化処理の動作を図８乃至図１４を参照して説明す
る。なお、Ｐ（ｘ）のビット数Ｎｐ（正の整数）を１０
０、Ｇ（ｘ）のビット数Ｎｇを４０、レジスタ２００と
２０１の１語のビット数Ｎを１６とし、Ｇ（ｘ）がレジ
スタ２００の第０乃至第２語ｇ０乃至ｇ２の最上位ビッ
トから順に格納され（ＮｐはＮ番目のデータビットであ
ることを示す）、Ｐ（ｘ）がレジスタ２０１の第０乃至
第２語ｒ０乃至ｒ２の最上位ビットから順に格納されて
いると仮定する。
符号化処理の動作を図８乃至図１４を参照して説明す
る。なお、Ｐ（ｘ）のビット数Ｎｐ（正の整数）を１０
０、Ｇ（ｘ）のビット数Ｎｇを４０、レジスタ２００と
２０１の１語のビット数Ｎを１６とし、Ｇ（ｘ）がレジ
スタ２００の第０乃至第２語ｇ０乃至ｇ２の最上位ビッ
トから順に格納され（ＮｐはＮ番目のデータビットであ
ることを示す）、Ｐ（ｘ）がレジスタ２０１の第０乃至
第２語ｒ０乃至ｒ２の最上位ビットから順に格納されて
いると仮定する。
【００１２】まず、プログラムメモリ２８０の第ｎ番地
の命令が読出され、デコーダ２８２によりデコードされ
る。デコードの結果に応答して、Ｐ（ｘ）の最上位ビッ
トをフラグ２３０に格納するため、レジスタ２０１の第
０語ｒ０が読出され、バレルシフタ２１０、論理演算器
２２０を経由して再びレジスタ２０１の第０語ｒ０に格
納される。この過程において、フラグ２３０にＰ（ｘ）
の最上位ビットが格納される。
の命令が読出され、デコーダ２８２によりデコードされ
る。デコードの結果に応答して、Ｐ（ｘ）の最上位ビッ
トをフラグ２３０に格納するため、レジスタ２０１の第
０語ｒ０が読出され、バレルシフタ２１０、論理演算器
２２０を経由して再びレジスタ２０１の第０語ｒ０に格
納される。この過程において、フラグ２３０にＰ（ｘ）
の最上位ビットが格納される。
【００１３】次に、第ｎ＋１番地の命令が読出され、フ
ラグ２３０の値により分岐処理が実行される。即ち、フ
ラグ２３０の値が“１”ならばｎ＋２番地の命令を実行
し、フラグ２３０が“０”ならばｎ＋１３番地の命令を
実行する。
ラグ２３０の値により分岐処理が実行される。即ち、フ
ラグ２３０の値が“１”ならばｎ＋２番地の命令を実行
し、フラグ２３０が“０”ならばｎ＋１３番地の命令を
実行する。
【００１４】ｎ＋２番地〜ｎ＋１２番地の命令の処理に
おいては、Ｐ（ｘ）の最上位ビットが“１”であるた
め、Ｐ（ｘ）とＧ（ｘ）の排他的論理和を計算し、計算
結果を１ビット上位側にシフトする。この処理のため、
まず、レジスタ２０１の第０語ｒ０とレジスタ２００の
第０語ｇ０の排他的論理和を論理演算器２２０で計算
し、計算結果をレジスタ２０１の第０語ｒ０に格納する
（ｎ＋２番地）。次に、レジスタ２０１の第０語ｒ０を
バレルシフタ２１０で１ビット上位側にシフトし、論理
演算器２２０を介してレジスタ２０１の第０語ｒ０に格
納する（ｎ＋３番地）。この段階では、レジスタ２０１
の第０語ｒ０の最下位ビットは“０”となっている。
おいては、Ｐ（ｘ）の最上位ビットが“１”であるた
め、Ｐ（ｘ）とＧ（ｘ）の排他的論理和を計算し、計算
結果を１ビット上位側にシフトする。この処理のため、
まず、レジスタ２０１の第０語ｒ０とレジスタ２００の
第０語ｇ０の排他的論理和を論理演算器２２０で計算
し、計算結果をレジスタ２０１の第０語ｒ０に格納する
（ｎ＋２番地）。次に、レジスタ２０１の第０語ｒ０を
バレルシフタ２１０で１ビット上位側にシフトし、論理
演算器２２０を介してレジスタ２０１の第０語ｒ０に格
納する（ｎ＋３番地）。この段階では、レジスタ２０１
の第０語ｒ０の最下位ビットは“０”となっている。
【００１５】次に、レジスタ２０１の第１語ｒ１とレジ
スタ２００の第１語ｇ１の排他的論理和を論理演算器２
２０で計算し、計算結果をレジスタ２０１の第１語ｒ１
に格納する（ｎ＋４番地）。この際、フラグ２３０に更
新された第１語ｒ１の最上位ビットが格納される。この
時点でのレジスタ２０１とフラグ２３０のデータ格納状
態を図１２に示す。
スタ２００の第１語ｇ１の排他的論理和を論理演算器２
２０で計算し、計算結果をレジスタ２０１の第１語ｒ１
に格納する（ｎ＋４番地）。この際、フラグ２３０に更
新された第１語ｒ１の最上位ビットが格納される。この
時点でのレジスタ２０１とフラグ２３０のデータ格納状
態を図１２に示す。
【００１６】次に、フラグ２３０の値が“１”のとき、
レジスタ２０１の第０語ｒ０とｘ‘0001’（ｘは１６進
数を示す）の論理和を取ることにより、レジスタ２０１
の第０語ｒ０の最下位ビットに“１”をセットし、フラ
グ２３０が“０”のときには何もしない。この処理によ
り、レジスタ２０１の第０語ｒ０の最下位ビットに第１
語ｒ１の最上位ビットが格納される（ｎ＋５〜ｎ＋６番
地）。次に、レジスタ２０１の第１語ｒ１をバレルシフ
タ２１０により１ビット上位側にシフトする（ｎ＋７番
地）。この時点でのレジスタ２０１とフラグ２３０のデ
ータ格納状態を図１３に示す。
レジスタ２０１の第０語ｒ０とｘ‘0001’（ｘは１６進
数を示す）の論理和を取ることにより、レジスタ２０１
の第０語ｒ０の最下位ビットに“１”をセットし、フラ
グ２３０が“０”のときには何もしない。この処理によ
り、レジスタ２０１の第０語ｒ０の最下位ビットに第１
語ｒ１の最上位ビットが格納される（ｎ＋５〜ｎ＋６番
地）。次に、レジスタ２０１の第１語ｒ１をバレルシフ
タ２１０により１ビット上位側にシフトする（ｎ＋７番
地）。この時点でのレジスタ２０１とフラグ２３０のデ
ータ格納状態を図１３に示す。
【００１７】同様の処理をレジスタ２０１と２００の第
２語ｒ２とｇ２に行い（ｎ＋８〜ｎ＋１１番地）、その
後、先頭番地ｎに戻る（ｎ＋１２番地）。この時点での
レジスタ２０１とフラグ２３０のデータ格納状態を図１
４に示す。
２語ｒ２とｇ２に行い（ｎ＋８〜ｎ＋１１番地）、その
後、先頭番地ｎに戻る（ｎ＋１２番地）。この時点での
レジスタ２０１とフラグ２３０のデータ格納状態を図１
４に示す。
【００１８】一方、ｎ＋１３番地〜ｎ＋２０番地では、
Ｐ（ｘ）の最上位ビットが“０”であるため、Ｐ（ｘ）
とＧ（ｘ）の排他的論理和の計算は行わず、Ｐ（ｘ）を
１ビット上位側へシフトする。
Ｐ（ｘ）の最上位ビットが“０”であるため、Ｐ（ｘ）
とＧ（ｘ）の排他的論理和の計算は行わず、Ｐ（ｘ）を
１ビット上位側へシフトする。
【００１９】この処理のため、まず、レジスタ２０１の
第０語ｒ０を読出し、バレルシフタ２１０により１ビッ
ト上位側にシフトし、論理演算器２２０を介してレジス
タ２０１の第０語ｒ０に再格納する（ｎ＋１３番地）。
シフト後の第０語ｒ０の最下位ビットは“０”である。
次に、レジスタ２０１の第１語ｒ１を読出し、バレルシ
フタ２１０、論理演算器２２０を経由してレジスタ２０
１の第１語ｒ１にそのまま再格納する（シフト、演算は
行わない）（ｎ＋１４番地）。この際、フラグ２３０に
はレジスタ２０１の第１語ｒ１の最上位ビットが格納さ
れる。この時点でのレジスタ２０１とフラグ２３０のデ
ータ格納状態を図１２に示す。
第０語ｒ０を読出し、バレルシフタ２１０により１ビッ
ト上位側にシフトし、論理演算器２２０を介してレジス
タ２０１の第０語ｒ０に再格納する（ｎ＋１３番地）。
シフト後の第０語ｒ０の最下位ビットは“０”である。
次に、レジスタ２０１の第１語ｒ１を読出し、バレルシ
フタ２１０、論理演算器２２０を経由してレジスタ２０
１の第１語ｒ１にそのまま再格納する（シフト、演算は
行わない）（ｎ＋１４番地）。この際、フラグ２３０に
はレジスタ２０１の第１語ｒ１の最上位ビットが格納さ
れる。この時点でのレジスタ２０１とフラグ２３０のデ
ータ格納状態を図１２に示す。
【００２０】フラグ２３０の値が“１”のときには、レ
ジスタ２０１の第０語ｒ０とｘ‘0001’（ｘは１６進数
を示す）の論理和を取ることにより、第０語ｒ０の最下
位ビットに“１”をセットし、フラグ２３０の値が
“０”のときには何もしない。これにより、第０語ｒ０
の最下位ビットに第１語ｒ１の最上位ビットが格納され
る（ｎ＋１５〜ｎ＋１６番地）。次に、レジスタ２０１
の第１語ｒ１を読出し、バレルシフタ２１０で１ビット
上位側にシフトし、論理演算器２２０を介してレジスタ
２０１の第１語ｒ１に格納する（ｎ＋１７番地）。この
時点でのレジスタ２０１とフラグ２３０のデータ格納状
態を図１３に示す。
ジスタ２０１の第０語ｒ０とｘ‘0001’（ｘは１６進数
を示す）の論理和を取ることにより、第０語ｒ０の最下
位ビットに“１”をセットし、フラグ２３０の値が
“０”のときには何もしない。これにより、第０語ｒ０
の最下位ビットに第１語ｒ１の最上位ビットが格納され
る（ｎ＋１５〜ｎ＋１６番地）。次に、レジスタ２０１
の第１語ｒ１を読出し、バレルシフタ２１０で１ビット
上位側にシフトし、論理演算器２２０を介してレジスタ
２０１の第１語ｒ１に格納する（ｎ＋１７番地）。この
時点でのレジスタ２０１とフラグ２３０のデータ格納状
態を図１３に示す。
【００２１】同様の処理をレジスタ２０１の第２語ｒ２
に対しても行い（ｎ＋１８〜ｎ＋２１番地）、先頭番地
ｎに戻る（ｎ＋２２番地）。この時点でのレジスタ２０
１とフラグ２３０のデータ格納状態を図１４に示す。
に対しても行い（ｎ＋１８〜ｎ＋２１番地）、先頭番地
ｎに戻る（ｎ＋２２番地）。この時点でのレジスタ２０
１とフラグ２３０のデータ格納状態を図１４に示す。
【００２２】以上の処理をＰ（ｘ）のビット数（Ｎｐ＝
４８）と等しい回数繰り返すことにより、レジスタ２０
１の上位Ｎｇ（Ｇ（ｘ）のビット数＝４０）ビットに、
巡回符号化処理の結果である余りＲ（ｘ）が得られる。
従って、この例では、巡回符号化処理を実行ステップで
１３×Ｎｐステップ、命令ステップで２３ステップで行
なうことができる。上述の巡回符号化処理は、例えば、
「ＭＮ１９２０シリーズＬＳＩ説明書」６−１７６〜６
−２０８頁（１９９０年、松下電子工業刊）記載のディ
ジタル信号処理プロセッサの構成と命令セットにより実
行できる。
４８）と等しい回数繰り返すことにより、レジスタ２０
１の上位Ｎｇ（Ｇ（ｘ）のビット数＝４０）ビットに、
巡回符号化処理の結果である余りＲ（ｘ）が得られる。
従って、この例では、巡回符号化処理を実行ステップで
１３×Ｎｐステップ、命令ステップで２３ステップで行
なうことができる。上述の巡回符号化処理は、例えば、
「ＭＮ１９２０シリーズＬＳＩ説明書」６−１７６〜６
−２０８頁（１９９０年、松下電子工業刊）記載のディ
ジタル信号処理プロセッサの構成と命令セットにより実
行できる。
【００２３】
【発明が解決しようとする課題】上記構成の符号化装置
で巡回符号化処理を行なう場合、直接符号化処理に関係
のない処理、すなわち最上位ビットの値の判別と分岐処
理の２ステップを実行しなければならない。また、レジ
スタ２０１に、複数語に分割して格納されている被符号
化データ列Ｐ（ｘ）の１ビット上位側へのシフトが効率
よく実行することができない。特に、被符号化データＰ
（ｘ）が音声データである場合、そのデータ数は毎秒数
１０ｋビットから数１００ｋビットであり、処理の実行
ステップ数は大きくなるという問題があった。
で巡回符号化処理を行なう場合、直接符号化処理に関係
のない処理、すなわち最上位ビットの値の判別と分岐処
理の２ステップを実行しなければならない。また、レジ
スタ２０１に、複数語に分割して格納されている被符号
化データ列Ｐ（ｘ）の１ビット上位側へのシフトが効率
よく実行することができない。特に、被符号化データＰ
（ｘ）が音声データである場合、そのデータ数は毎秒数
１０ｋビットから数１００ｋビットであり、処理の実行
ステップ数は大きくなるという問題があった。
【００２４】処理量の増加は、ディジタル信号処理プロ
セッサの動作周波数を高くすれば対処できるが、動作周
波数を単純に高くすることには限界がある。例えば、Ｃ
ＭＯＳ構成の符号化処理回路の場合、動作周波数を高く
すれば消費電流も増加し、特に、携帯機への応用には適
さないという問題があった。本発明は上記実情に鑑みて
成されたもので、処理量（実行ステップ数）が少ない符
号化装置及び符号化方法を提供することを目的とする。
セッサの動作周波数を高くすれば対処できるが、動作周
波数を単純に高くすることには限界がある。例えば、Ｃ
ＭＯＳ構成の符号化処理回路の場合、動作周波数を高く
すれば消費電流も増加し、特に、携帯機への応用には適
さないという問題があった。本発明は上記実情に鑑みて
成されたもので、処理量（実行ステップ数）が少ない符
号化装置及び符号化方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明による符号化装置
は、上記目的を達成するため、符号化のための生成多項
式を保持する第１の記憶手段と、被符号化データを保持
する第２の記憶手段と、ラッチと、前記ラッチと前記第
１の記憶手段に接続され、前記ラッチのデータを最下位
ビットに設定して他のビットをすべて“０”にしたデー
タ又は前記第１の記憶手段の出力データをそのまま出力
するマルチプレクサと、前記マルチプレクサと前記第２
の記憶手段に接続され、前記マルチプレクサの出力デー
タと前記第２の記憶手段の出力データの排他的論理和又
は論理和を計算し、又は、前記第２の記憶手段の出力デ
ータをそのまま出力する論理演算手段と、前記ラッチと
前記論理演算手段に接続され、前記論理演算手段の出力
データを上位側に１ビットシフトし、前記第２の記憶手
段にシフト結果を格納し、シフトにより桁落ちした１ビ
ットデータを前記ラッチにセットするシフト手段と、前
記シフト手段に接続され、前記シフト手段の出力データ
の最上位ビットを保持するフラグ手段と、条件付排他的
論理和命令と前記第２の記憶手段の記憶データを上位側
にシフトするために前記ラッチの保持値を第２の記憶手
段に格納するラッチ格納命令を含む符号化プログラムを
格納する命令メモリと、前記命令メモリと前記マルチプ
レクサと前記論理演算手段に接続され、前記命令メモリ
から読出した命令が条件付排他的論理和命令であると
き、前記マルチプレクサに前記第１の記憶手段の記憶デ
ータを出力することを指示し、前記フラグ手段の保持値
に応じて前記論理演算手段に排他的論理和の計算又は前
記第２の記憶手段の出力データのそのままの出力を指示
し、前記命令メモリから読出した命令がラッチ格納命令
であるとき、前記マルチプレクサに前記ラッチの値を最
下位ビットに設定して他のビットを“０”にしたデータ
を出力することを指示し、前記論理演算手段に論理和を
計算することを指示する制御部と、を備えることを特徴
とする。
は、上記目的を達成するため、符号化のための生成多項
式を保持する第１の記憶手段と、被符号化データを保持
する第２の記憶手段と、ラッチと、前記ラッチと前記第
１の記憶手段に接続され、前記ラッチのデータを最下位
ビットに設定して他のビットをすべて“０”にしたデー
タ又は前記第１の記憶手段の出力データをそのまま出力
するマルチプレクサと、前記マルチプレクサと前記第２
の記憶手段に接続され、前記マルチプレクサの出力デー
タと前記第２の記憶手段の出力データの排他的論理和又
は論理和を計算し、又は、前記第２の記憶手段の出力デ
ータをそのまま出力する論理演算手段と、前記ラッチと
前記論理演算手段に接続され、前記論理演算手段の出力
データを上位側に１ビットシフトし、前記第２の記憶手
段にシフト結果を格納し、シフトにより桁落ちした１ビ
ットデータを前記ラッチにセットするシフト手段と、前
記シフト手段に接続され、前記シフト手段の出力データ
の最上位ビットを保持するフラグ手段と、条件付排他的
論理和命令と前記第２の記憶手段の記憶データを上位側
にシフトするために前記ラッチの保持値を第２の記憶手
段に格納するラッチ格納命令を含む符号化プログラムを
格納する命令メモリと、前記命令メモリと前記マルチプ
レクサと前記論理演算手段に接続され、前記命令メモリ
から読出した命令が条件付排他的論理和命令であると
き、前記マルチプレクサに前記第１の記憶手段の記憶デ
ータを出力することを指示し、前記フラグ手段の保持値
に応じて前記論理演算手段に排他的論理和の計算又は前
記第２の記憶手段の出力データのそのままの出力を指示
し、前記命令メモリから読出した命令がラッチ格納命令
であるとき、前記マルチプレクサに前記ラッチの値を最
下位ビットに設定して他のビットを“０”にしたデータ
を出力することを指示し、前記論理演算手段に論理和を
計算することを指示する制御部と、を備えることを特徴
とする。
【００２６】本発明による符号化方法は、上記目的を達
成するため、被符号化データの最上位ビットをフラグに
格納し、前記フラグの値が“１”のときは、複数語から
なる生成多項式と複数語からなる被符号化データの対応
する語同士の排他的論理和を計算し、計算結果を１ビッ
ト上位側にシフトし、シフトにより最上位ビットから桁
落ちしたビットをラッチに格納し、前記ラッチの値を被
符号化データの１語上位の語の最下位ビットに格納し、
前記フラグの値が“０”のときは、符号化するデータの
各語を１ビット上位側にシフトし、シフトにより最上位
から桁落ちしたビットをラッチに格納し、前記ラッチの
値を被符号化データの１語上位の語の最下位ビットに格
納する、各工程からなることを特徴とする。
成するため、被符号化データの最上位ビットをフラグに
格納し、前記フラグの値が“１”のときは、複数語から
なる生成多項式と複数語からなる被符号化データの対応
する語同士の排他的論理和を計算し、計算結果を１ビッ
ト上位側にシフトし、シフトにより最上位ビットから桁
落ちしたビットをラッチに格納し、前記ラッチの値を被
符号化データの１語上位の語の最下位ビットに格納し、
前記フラグの値が“０”のときは、符号化するデータの
各語を１ビット上位側にシフトし、シフトにより最上位
から桁落ちしたビットをラッチに格納し、前記ラッチの
値を被符号化データの１語上位の語の最下位ビットに格
納する、各工程からなることを特徴とする。
【００２７】
【作用】上記構成とすることにより、この発明にかかる
符号化装置によれば、フラグに格納された被符号化デー
タの最上位ビットが“１”であれば、生成多項式を保持
する第１の記憶手段の出力データと前記第２の記憶手段
の出力データの排他的論理和を論理演算器で計算し、結
果をシフタで１ビット上位側にシフトし、シフトにより
最上位ビットから桁落ちした１ビットをラッチに格納す
る。又、前記フラグの値が“０”であれば、前記第２の
記憶手段出力データをシフタで１ビット上位側にシフト
し、シフトにより最上位ビットから桁落ちした１ビット
をラッチに格納する。又、制御装置の指示によりマルチ
プレクサは前記ラッチの値を最下位ビットに設定して他
のビットを“０”にしたデータを出力し、論理演算器で
マルチプレクサの出力データと第２の記憶手段の出力デ
ータの論理和を計算する。これによりラッチの値を第２
の記憶手段の任意の１語の最下位ビットに格納し、語の
境界に位置するビットをシフトする。かくして、実行ス
テップ数を最小にした。
符号化装置によれば、フラグに格納された被符号化デー
タの最上位ビットが“１”であれば、生成多項式を保持
する第１の記憶手段の出力データと前記第２の記憶手段
の出力データの排他的論理和を論理演算器で計算し、結
果をシフタで１ビット上位側にシフトし、シフトにより
最上位ビットから桁落ちした１ビットをラッチに格納す
る。又、前記フラグの値が“０”であれば、前記第２の
記憶手段出力データをシフタで１ビット上位側にシフト
し、シフトにより最上位ビットから桁落ちした１ビット
をラッチに格納する。又、制御装置の指示によりマルチ
プレクサは前記ラッチの値を最下位ビットに設定して他
のビットを“０”にしたデータを出力し、論理演算器で
マルチプレクサの出力データと第２の記憶手段の出力デ
ータの論理和を計算する。これによりラッチの値を第２
の記憶手段の任意の１語の最下位ビットに格納し、語の
境界に位置するビットをシフトする。かくして、実行ス
テップ数を最小にした。
【００２８】又、上記構成の符号化方法においても、被
符号化データの最上位ビットが“１”であれば生成多項
式と被符号化データの対応する語の排他的論理和を計算
し、結果をシフタで１ビット上位側にシフトし、シフト
により最上位ビットから桁落ちした１ビットをラッチに
格納する。又、前記フラグの値が“０”であれば前記第
２の記憶手段出力データをシフタで１ビット上位側にシ
フトし、シフトにより最上位ビットから桁落ちした１ビ
ットをラッチに格納する。ラッチの保持値を被符号化デ
ータの上位語の最下位ビットに格納し、語の境界に位置
するビットをシフトする。このようにして、実行ステッ
プ数を最小にした。
符号化データの最上位ビットが“１”であれば生成多項
式と被符号化データの対応する語の排他的論理和を計算
し、結果をシフタで１ビット上位側にシフトし、シフト
により最上位ビットから桁落ちした１ビットをラッチに
格納する。又、前記フラグの値が“０”であれば前記第
２の記憶手段出力データをシフタで１ビット上位側にシ
フトし、シフトにより最上位ビットから桁落ちした１ビ
ットをラッチに格納する。ラッチの保持値を被符号化デ
ータの上位語の最下位ビットに格納し、語の境界に位置
するビットをシフトする。このようにして、実行ステッ
プ数を最小にした。
【００２９】
【実施例】以下、この発明の一実施例に係る符号化装置
及び符号化方法を図面を参照しつつ説明する。図１はこ
の実施例の符号化装置の構成図を示す。図１において、
符号１００はレジスタ、１０１はレジスタ、１０５はマ
ルチプレクサ、１２０は論理演算器、１２５はシフタ、
１２７はラッチ、１３０はフラグ、１８０はプログラム
メモリ、１８２はデコーダ、１８４は制御信号、１８６
は制御部、１８８は制御信号、１８９は制御信号、であ
る。
及び符号化方法を図面を参照しつつ説明する。図１はこ
の実施例の符号化装置の構成図を示す。図１において、
符号１００はレジスタ、１０１はレジスタ、１０５はマ
ルチプレクサ、１２０は論理演算器、１２５はシフタ、
１２７はラッチ、１３０はフラグ、１８０はプログラム
メモリ、１８２はデコーダ、１８４は制御信号、１８６
は制御部、１８８は制御信号、１８９は制御信号、であ
る。
【００３０】レジスタ１００は、１語あたりＮビット
（Ｎは正の整数、例えば１６）構成で、ｇ０，ｇ１，ｇ
２，…の複数語よりなり、例えば、図９に示すように、
Ｎｇビット（Ｎｇは正の整数、例えば、４０ビット）の
生成多項式Ｇ（ｘ）を複数語に分けて記憶する。
（Ｎは正の整数、例えば１６）構成で、ｇ０，ｇ１，ｇ
２，…の複数語よりなり、例えば、図９に示すように、
Ｎｇビット（Ｎｇは正の整数、例えば、４０ビット）の
生成多項式Ｇ（ｘ）を複数語に分けて記憶する。
【００３１】レジスタ１０１は１語あたりＮビット構成
で、ｒ０，ｒ１，ｒ２，…の複数語よりなり、例えば、
図１０に示すように、Ｎｐ（Ｎｐは正の整数）ビットの
被符号化データ列Ｐ（ｘ）を複数語に分けて記憶する。
マルチプレクサ１０５はラッチ１２７とレジスタ１００
の出力データを入力し、制御信号１８９に従って、ラッ
チ１２７の値を最下位ビットに設定して他のビットをす
べて“０”にしたデータを出力し、或いは、レジスタ１
００の出力データをそのまま出力する。
で、ｒ０，ｒ１，ｒ２，…の複数語よりなり、例えば、
図１０に示すように、Ｎｐ（Ｎｐは正の整数）ビットの
被符号化データ列Ｐ（ｘ）を複数語に分けて記憶する。
マルチプレクサ１０５はラッチ１２７とレジスタ１００
の出力データを入力し、制御信号１８９に従って、ラッ
チ１２７の値を最下位ビットに設定して他のビットをす
べて“０”にしたデータを出力し、或いは、レジスタ１
００の出力データをそのまま出力する。
【００３２】論理演算器１２０は、制御信号１８８に従
って、レジスタ１０１の出力データとマルチプレクサ１
０５の出力データの排他的論理和を計算し、論理和を計
算し、或いは、レジスタ１０１の出力データをそのまま
出力する。シフタ１２５は論理演算器１２０の出力デー
タを上位側に１ビットシフトし、レジスタ１０１にシフ
トデータを出力する。ラッチ１２７はシフタ１２５で上
位側に１ビットシフトした結果、最上位ビットから桁落
ちする１ビットデータを保持する。
って、レジスタ１０１の出力データとマルチプレクサ１
０５の出力データの排他的論理和を計算し、論理和を計
算し、或いは、レジスタ１０１の出力データをそのまま
出力する。シフタ１２５は論理演算器１２０の出力デー
タを上位側に１ビットシフトし、レジスタ１０１にシフ
トデータを出力する。ラッチ１２７はシフタ１２５で上
位側に１ビットシフトした結果、最上位ビットから桁落
ちする１ビットデータを保持する。
【００３３】フラグ１３０はシフタ１２５の出力データ
の最上位ビットを保持する。プログラムメモリ１８０は
図２に示す巡回符号化処理プログラムを格納する。デコ
ーダ１８２はプログラムメモリ１８０から出力される命
令を解読し、制御信号１８４を出力する。
の最上位ビットを保持する。プログラムメモリ１８０は
図２に示す巡回符号化処理プログラムを格納する。デコ
ーダ１８２はプログラムメモリ１８０から出力される命
令を解読し、制御信号１８４を出力する。
【００３４】制御部１８６は制御信号１８４が条件付排
他的論理和命令を示すとき、マルチプレクサ１０５にレ
ジスタ１００の出力データを出力することを指示する制
御信号１８９を出力し、フラグ１３０の値に応じて論理
演算器１２０に排他的論理和を計算すること又はレジス
タ１０１をそのまま出力することを指示する制御信号１
８８を出力する。また、制御部１８６は、制御信号１８
４がラッチ１２７を格納する命令を示すとき、マルチプ
レクサ１０５の最下位ビットにラッチ１２７の値を設定
して他のビットをすべて“０”にしたデータを出力する
ことを指示する制御信号１８９を出力し、同時に論理演
算器１２０に論理和を計算することを指示する制御信号
１８８を出力する。制御部１８６はレジスタ１００及び
１０１からのデータの読出し及びデータの書込みを図示
せぬ制御信号により制御する。
他的論理和命令を示すとき、マルチプレクサ１０５にレ
ジスタ１００の出力データを出力することを指示する制
御信号１８９を出力し、フラグ１３０の値に応じて論理
演算器１２０に排他的論理和を計算すること又はレジス
タ１０１をそのまま出力することを指示する制御信号１
８８を出力する。また、制御部１８６は、制御信号１８
４がラッチ１２７を格納する命令を示すとき、マルチプ
レクサ１０５の最下位ビットにラッチ１２７の値を設定
して他のビットをすべて“０”にしたデータを出力する
ことを指示する制御信号１８９を出力し、同時に論理演
算器１２０に論理和を計算することを指示する制御信号
１８８を出力する。制御部１８６はレジスタ１００及び
１０１からのデータの読出し及びデータの書込みを図示
せぬ制御信号により制御する。
【００３５】以上のように構成された符号化装置の巡回
符号化処理時の動作を図１乃至図６を参照して説明す
る。なお、Ｐ（ｘ）のビット数Ｎｐを４８、Ｇ（ｘ）の
ビット数Ｎｇを４０、レジスタ１００と１０１の１語の
ビット数Ｎを１６とし、Ｇ（ｘ）がレジスタ１００の複
数語、例えば、第０語ｇ０乃至第２語ｇ２に格納され、
Ｐ（ｘ）がレジスタ１０１の第０語ｒ０乃至第２語ｒ２
の最上位ビットから順にＮｐビット（ＰｎはＮ番目のデ
ータビット）格納されていると仮定する。
符号化処理時の動作を図１乃至図６を参照して説明す
る。なお、Ｐ（ｘ）のビット数Ｎｐを４８、Ｇ（ｘ）の
ビット数Ｎｇを４０、レジスタ１００と１０１の１語の
ビット数Ｎを１６とし、Ｇ（ｘ）がレジスタ１００の複
数語、例えば、第０語ｇ０乃至第２語ｇ２に格納され、
Ｐ（ｘ）がレジスタ１０１の第０語ｒ０乃至第２語ｒ２
の最上位ビットから順にＮｐビット（ＰｎはＮ番目のデ
ータビット）格納されていると仮定する。
【００３６】図２において、プログラムメモリ１８０の
第ｎ番地の命令が読出され、デコーダ１８２によりデコ
ードされて制御信号１８４を制御部１８６に出力する。
制御部１８６は、制御信号１８４に応答してレジスタ１
０１、論理演算器１２０及びシフタ１２５を制御し、レ
ジスタ１０１から第０語ｒ０を読出し、論理演算器１２
０及びシフタ１２５を経由してレジスタ１０１の第０語
ｒ０にそのまま格納する（データの加工は行わない）。
この過程において、フラグ１３０にＰ（ｘ）の最上位ビ
ットが格納される。
第ｎ番地の命令が読出され、デコーダ１８２によりデコ
ードされて制御信号１８４を制御部１８６に出力する。
制御部１８６は、制御信号１８４に応答してレジスタ１
０１、論理演算器１２０及びシフタ１２５を制御し、レ
ジスタ１０１から第０語ｒ０を読出し、論理演算器１２
０及びシフタ１２５を経由してレジスタ１０１の第０語
ｒ０にそのまま格納する（データの加工は行わない）。
この過程において、フラグ１３０にＰ（ｘ）の最上位ビ
ットが格納される。
【００３７】次に、ｎ＋１番地の命令、即ち、条件付排
他的論理和命令がプログラムメモリ１８０から読出さ
れ、デコーダ１８２でこれをを解読し、条件付排他的論
理和を実行する制御信号１８４を出力する。制御部１８
６は、制御信号１８４に応答してフラグ１３０の値を参
照し、フラグ１３０の値が“１”であれば論理演算器１
２０に排他的論理和を計算する旨の制御信号１８８を出
力し、“０”であればレジスタ１０１の出力データをそ
のまま出力する旨の制御信号１８８を出力する。
他的論理和命令がプログラムメモリ１８０から読出さ
れ、デコーダ１８２でこれをを解読し、条件付排他的論
理和を実行する制御信号１８４を出力する。制御部１８
６は、制御信号１８４に応答してフラグ１３０の値を参
照し、フラグ１３０の値が“１”であれば論理演算器１
２０に排他的論理和を計算する旨の制御信号１８８を出
力し、“０”であればレジスタ１０１の出力データをそ
のまま出力する旨の制御信号１８８を出力する。
【００３８】又、制御部１８６は、レジスタ１０１に第
０語ｒ０を出力する旨の制御信号を出力し、さらに、フ
ラグ１３０の値が“１”であればレジスタ１００に第０
語ｇ０を出力する旨の制御信号を出力する。同時に、制
御部１８６は、マルチプレクサ１０５にレジスタ１００
の出力データをそのまま出力する旨の制御信号１８９を
出力する。これにより論理演算器１２０は、フラグ１３
０の値が“１”ならばレジスタ１００の第０語ｇ０とレ
ジスタ１０１の第０語ｒ０の排他的論理和を計算し、フ
ラグ１３０の値が“０”ならばレジスタ１０１の第０語
ｒ０をそのまま出力する。
０語ｒ０を出力する旨の制御信号を出力し、さらに、フ
ラグ１３０の値が“１”であればレジスタ１００に第０
語ｇ０を出力する旨の制御信号を出力する。同時に、制
御部１８６は、マルチプレクサ１０５にレジスタ１００
の出力データをそのまま出力する旨の制御信号１８９を
出力する。これにより論理演算器１２０は、フラグ１３
０の値が“１”ならばレジスタ１００の第０語ｇ０とレ
ジスタ１０１の第０語ｒ０の排他的論理和を計算し、フ
ラグ１３０の値が“０”ならばレジスタ１０１の第０語
ｒ０をそのまま出力する。
【００３９】シフタ１２５は、論理演算器１２０の出力
データを１ビット上位側にシフトする。これにより、ラ
ッチ１２７にはシフタ１２５の最上位から桁落ちした１
ビット、すなわち論理演算器１２０の出力データの最上
位ビットが保存される。シフタ１２５の出力はレジスタ
１０１の第０語ｒ０に書込まれる。この時点でのレジス
タ１０１とラッチ１２７のデータ格納状態を図３に示
す。
データを１ビット上位側にシフトする。これにより、ラ
ッチ１２７にはシフタ１２５の最上位から桁落ちした１
ビット、すなわち論理演算器１２０の出力データの最上
位ビットが保存される。シフタ１２５の出力はレジスタ
１０１の第０語ｒ０に書込まれる。この時点でのレジス
タ１０１とラッチ１２７のデータ格納状態を図３に示
す。
【００４０】次に、第ｎ＋２番地の命令が読出され、第
１語ｇ１と第１語ｒ１に対して同様の条件付排他的論理
和命令が実行される。この命令の実行終了時点でのレジ
スタ１０１とラッチ１２７のデータ格納状態を図４に示
す。
１語ｇ１と第１語ｒ１に対して同様の条件付排他的論理
和命令が実行される。この命令の実行終了時点でのレジ
スタ１０１とラッチ１２７のデータ格納状態を図４に示
す。
【００４１】次に、ｎ＋３番地の命令、即ち、ラッチ格
納命令がプログラムメモリ１８０から読出される。この
命令は、ｎ＋２番地の命令の処理でシフタ１２５の最上
位から桁落ちしてラッチ１２７に格納されたデータをレ
ジスタ１０１の第０語ｒ０の最下位ビットに格納する。
即ち、ｎ＋３番地の命令がプログラムメモリ１８０から
読出され、デコードされると，制御部１８６は、論理演
算器１２０に論理和を計算すべき旨の制御信号１８８を
出力し、マルチプレクサ１０５にラッチ１２７の値を最
下位ビットに設定して他のビットをすべて“０”にした
データを出力すべき旨の制御信号１８９を出力し、さら
に、レジスタ１０１の第０語ｒ０を読出す。従って、ラ
ッチ１２７の値が“０”の時には第０語ｒ０とｘ‘000
0’（ｘは１６進数を表す）の論理和が計算され、ラッ
チ１２７の値が“１”の時には第０語ｒ０とｘ‘0001’
の論理和が計算され、これがレジスタ１０１の第０語ｒ
０に格納される。この処理により、ｎ＋２番地の命令を
実行した際、シフタ１２５の最上位から桁落ちしたビッ
トデータをレジスタ１０１の第０語ｒ０の最下位ビット
に格納することができ、レジスタ１０１の第０語ｒ０と
第１語ｒ１の２語に格納されていたデータの１ビット上
位側へのシフトが実行される。この時点でのレジスタ１
０１とラッチ１２７のデータ格納状態を図５に示す。
納命令がプログラムメモリ１８０から読出される。この
命令は、ｎ＋２番地の命令の処理でシフタ１２５の最上
位から桁落ちしてラッチ１２７に格納されたデータをレ
ジスタ１０１の第０語ｒ０の最下位ビットに格納する。
即ち、ｎ＋３番地の命令がプログラムメモリ１８０から
読出され、デコードされると，制御部１８６は、論理演
算器１２０に論理和を計算すべき旨の制御信号１８８を
出力し、マルチプレクサ１０５にラッチ１２７の値を最
下位ビットに設定して他のビットをすべて“０”にした
データを出力すべき旨の制御信号１８９を出力し、さら
に、レジスタ１０１の第０語ｒ０を読出す。従って、ラ
ッチ１２７の値が“０”の時には第０語ｒ０とｘ‘000
0’（ｘは１６進数を表す）の論理和が計算され、ラッ
チ１２７の値が“１”の時には第０語ｒ０とｘ‘0001’
の論理和が計算され、これがレジスタ１０１の第０語ｒ
０に格納される。この処理により、ｎ＋２番地の命令を
実行した際、シフタ１２５の最上位から桁落ちしたビッ
トデータをレジスタ１０１の第０語ｒ０の最下位ビット
に格納することができ、レジスタ１０１の第０語ｒ０と
第１語ｒ１の２語に格納されていたデータの１ビット上
位側へのシフトが実行される。この時点でのレジスタ１
０１とラッチ１２７のデータ格納状態を図５に示す。
【００４２】同様の処理をレジスタ１００の第２語ｇ２
とレジスタ１０１の第２語ｒ２についても実行する（ｎ
＋４，ｎ＋５番地）。この時点でのレジスタ１０１とラ
ッチ１２７のデータ格納状態を図６に示す。以上の処
理、即ち、図２の巡回符号化処理プログラムの実行を被
符号化データ列Ｐ（ｘ）のビット数（Ｎｐ）回繰返す。
全ての処理を実行した時点で、レジスタ１０１の上位Ｎ
ｇ（本実施例では、４０）ビットに記憶されているデー
タが余りＲ（ｘ）となる。
とレジスタ１０１の第２語ｒ２についても実行する（ｎ
＋４，ｎ＋５番地）。この時点でのレジスタ１０１とラ
ッチ１２７のデータ格納状態を図６に示す。以上の処
理、即ち、図２の巡回符号化処理プログラムの実行を被
符号化データ列Ｐ（ｘ）のビット数（Ｎｐ）回繰返す。
全ての処理を実行した時点で、レジスタ１０１の上位Ｎ
ｇ（本実施例では、４０）ビットに記憶されているデー
タが余りＲ（ｘ）となる。
【００４３】本実施例によれば巡回符号化処理を実行ス
テップで６×Ｎｐステップ、命令ステップで６ステップ
で行なうことができ、従来例に比較して、非常に少ない
ステップ数で巡回符号化処理を行うことができる。
テップで６×Ｎｐステップ、命令ステップで６ステップ
で行なうことができ、従来例に比較して、非常に少ない
ステップ数で巡回符号化処理を行うことができる。
【００４４】上記実施例では、生成多項式Ｇ（ｘ）と被
符号化データ列Ｐ（ｘ）をレジスタ１００と１０１の最
上位ビットから順に格納した場合について説明した。し
かし、これらのデータはレジスタの最下位ビットから順
に格納してもよい。この場合、シフタ１２５はデータを
下位側に１ビットシフトし、フラグ１３０はシフタ１２
５の出力の最下位ビットを保持し、ラッチ１２７はシフ
タ１２５の最下位ビットから桁落ちした１ビットデータ
を保持する。また、マルチプレクサ１０５はラッチ１２
７の値を最上位ビットに設定し、他のビットをすべて
“０”にしたデータ又はレジスタ１００から読出された
データを出力する。
符号化データ列Ｐ（ｘ）をレジスタ１００と１０１の最
上位ビットから順に格納した場合について説明した。し
かし、これらのデータはレジスタの最下位ビットから順
に格納してもよい。この場合、シフタ１２５はデータを
下位側に１ビットシフトし、フラグ１３０はシフタ１２
５の出力の最下位ビットを保持し、ラッチ１２７はシフ
タ１２５の最下位ビットから桁落ちした１ビットデータ
を保持する。また、マルチプレクサ１０５はラッチ１２
７の値を最上位ビットに設定し、他のビットをすべて
“０”にしたデータ又はレジスタ１００から読出された
データを出力する。
【００４５】
【発明の効果】本願発明は、以上説明したように構成す
ることにより、消費電力が少なく、最小のステップ数で
符号化演算を実行できるようになった。
ることにより、消費電力が少なく、最小のステップ数で
符号化演算を実行できるようになった。
【図１】本発明の一実施例による符号化装置の構成図
【図２】図１のプログラムメモリに記憶される符号化プ
ログラムの一例を示す図
ログラムの一例を示す図
【図３】図１の符号化装置による符号化処理の過程にお
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
【図４】図１の符号化装置による符号化処理の過程にお
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
【図５】図１の符号化装置による符号化処理の過程にお
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
【図６】図１の符号化装置による符号化処理の過程にお
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
いて、レジスタ１０１とラッチ１２７のデータ格納状態
を示す図
【図７】巡回符号化処理を説明する図
【図８】従来の符号化装置の構成図
【図９】生成多項式Ｇ（ｘ）のレジスタへの格納状態を
示す図
示す図
【図１０】被符号化データ列Ｐ（ｘ）のレジスタへの格
納状態を示す図
納状態を示す図
【図１１】図８のプログラムメモリに記憶される符号化
プログラムの一例を示す図
プログラムの一例を示す図
【図１２】図８の符号化装置による符号化処理の過程に
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
【図１３】図８の符号化装置による符号化処理の過程に
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
【図１４】図８の符号化装置による符号化処理の過程に
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
おいて、レジスタ２０１とフラグ２３０のデータ格納状
態を示す図
１００ レジスタ １０１ レジスタ １０５ マルチプレクサ １２０ 論理演算器 １２５ シフタ １２７ ラッチ １３０ フラグ １８０ プログラムメモリ １８２ デコーダ １８４ 制御信号 １８６ 制御部 １８８ 制御信号 １８９ 制御信号 ２００ レジスタ ２０１ レジスタ ２１０ バレルシフタ ２２０ 論理演算器 ２３０ フラグ ２８０ プログラムメモリ ２８２ デコーダ ２８４ 制御信号
Claims (4)
- 【請求項１】符号化のための生成多項式を保持する第１
の記憶手段と、 被符号化データを保持する第２の記憶手段と、 ラッチと、 前記ラッチと前記第１の記憶手段に接続され、前記ラッ
チのデータを最下位ビットに設定して他のビットをすべ
て“０”にしたデータ又は前記第１の記憶手段の出力デ
ータをそのまま出力するマルチプレクサと、 前記マルチプレクサと前記第２の記憶手段に接続され、
前記マルチプレクサの出力データと前記第２の記憶手段
の出力データの排他的論理和又は論理和を計算し、又
は、前記第２の記憶手段の出力データをそのまま出力す
る論理演算手段と、 前記ラッチと前記論理演算手段に接続され、前記論理演
算手段の出力データを上位側に１ビットシフトし、前記
第２の記憶手段にシフト結果を格納し、シフトにより桁
落ちした１ビットデータを前記ラッチにセットするシフ
ト手段と、 前記シフト手段に接続され、前記シフト手段の出力デー
タの最上位ビットを保持するフラグ手段と、 条件付排他的論理和命令と前記第２の記憶手段の記憶デ
ータを上位側にシフトするために前記ラッチの保持値を
第２の記憶手段に格納するラッチ格納命令を含む符号化
プログラムを格納する命令メモリと、 前記命令メモリと前記マルチプレクサと前記論理演算手
段に接続され、前記命令メモリから読出した命令が条件
付排他的論理和命令であるとき、前記マルチプレクサに
前記第１の記憶手段の記憶データを出力することを指示
し、前記フラグ手段の保持値に応じて前記論理演算手段
に排他的論理和の計算又は前記第２の記憶手段の出力デ
ータをそのままの出力することを指示し、前記命令メモ
リから読出した命令がラッチ格納命令であるとき、前記
マルチプレクサに前記ラッチの値を最下位ビットに設定
して他のビットを“０”にしたデータを出力することを
指示し、前記論理演算手段に論理和を計算することを指
示する制御部と、 を備えたことを特徴とする符号化装置。 - 【請求項２】前記第１の記憶手段は前記生成多項式を複
数ワードに分けて記憶し、 前記第２の記憶手段は前記被符号化データを複数ワード
に分けて記憶し、 前記命令メモリに記憶された前記符号化プログラムに含
まれる前記条件付き排他的論理和命令は、前記フラグ手
段の保持値が“１”の時、前記生成多項式と前記被符号
化データの各対応するワード同士の排他的論理和を求め
て１ビット上位側にシフトし、前記フラグ手段の保持値
が“０”の時、前記被符号化データの対応するワードを
１ビット上位側にシフトする命令であり、 前記ラッチ格納命令は、各ワードの最上位ビットを上位
ワードの最下位ビットにセットするために前記上位ワー
ドと前記ラッチ手段の保持値の論理和をとる命令であ
り、 前記制御手段は、前記命令メモリから読出した命令が条
件付排他的論理和命令であるとき、前記フラグ手段の保
持値が“１”であれば前記論理演算手段に排他的論理和
の計算を指示し、“０”であれば前記第２の記憶手段の
出力データのそのままの出力を指示する、ことを特徴と
する請求項１記載の符号化装置。 - 【請求項３】被符号化データを生成多項式で割り、余り
を求める符号化方法において、 被符号化データの最上位ビットをフラグに格納し、 前記フラグの値が“１”のときは、複数語からなる生成
多項式と複数語からなる被符号化データの対応する語同
士の排他的論理和を計算し、計算結果を１ビット上位側
にシフトし、シフトにより最上位ビットから桁落ちした
ビットをラッチに格納し、前記ラッチの値を被符号化デ
ータの１語上位の語の最下位ビットに格納し、前記フラ
グの値が“０”のときは、符号化するデータの各語を１
ビット上位側にシフトし、シフトにより最上位から桁落
ちしたビットをラッチに格納し、前記ラッチの値を被符
号化データの１語上位の語の最下位ビットに格納する、 ことを特徴とする符号化方法。 - 【請求項４】生成多項式を定義するデータを複数語に分
けて保持し、語単位で保持データを出力する第１の記憶
手段と、 被符号化データを複数語に分けて保持し、語単位で保持
データを出力する第２の記憶手段と、 ラッチと、 前記ラッチと前記第１の記憶手段に接続され、前記ラッ
チのデータを最下位ビットに設定して他のビットをすべ
て“０”にしたデータ又は前記第１の記憶手段の出力デ
ータをそのまま出力するマルチプレクサと、 前記マルチプレクサと前記第２の記憶手段に接続され、
前記マルチプレクサの出力データと前記第２の記憶手段
の出力データの排他的論理和又は論理和を計算し、又
は、前記第２の記憶手段の出力データをそのまま出力
し、出力データを第２の記憶手段の対応する語の上に書
込む論理演算手段と、 前記ラッチと前記論理演算手段に接続され、前記論理演
算手段の出力データを上位側に１ビットシフトし、前記
第２の記憶手段にシフト結果を格納し、シフトにより最
上位ビットから桁落ちした１ビットデータを前記ラッチ
にセットするシフト手段と、 前記シフト手段に接続され、前記シフト手段の出力デー
タの最上位ビットを保持するフラグ手段と、 被符号化データの最上位ビットが“１”のとき、被符号
化データと生成多項式を定義するデータの対応する語同
士の排他的論理和を計算し、計算結果を１ビット上位に
シフトし、被符号化データの最上位ビットが“０”のと
き、被符号化データの各語を１ビット上位にシフトする
条件付排他的論理和命令と、前記排他的論理和命令の実
行の結果桁落ちしたビットを１つ上位の語の最下位ビッ
トにセットする格納命令を含む符号化プログラムを記憶
する命令メモリと、 前記命令メモリと前記マルチプレクサと前記論理演算手
段に接続され、前記命令メモリから読出した命令が条件
付排他的論理和命令であるとき、前記マルチプレクサに
前記第１の記憶手段の記憶データを出力することを指示
し、前記フラグ手段の保持値に応じて前記論理演算手段
に排他的論理和の計算又は前記第２の記憶手段の出力デ
ータのそのままの出力を指示し、前記命令メモリから読
出した命令が前記格納命令であるとき、前記マルチプレ
クサに前記ラッチの値を最下位ビットに設定して他のビ
ットを“０”にしたデータを出力することを指示し、前
記論理演算手段に論理和を計算することを指示し、前記
符号化プログラムを前記被符号化データ列のビット数と
等しい回数繰り返し実行する制御手段、 を備えたことを特徴とする符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21107693A JP3252029B2 (ja) | 1993-08-04 | 1993-08-04 | 符号化装置及び符号化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21107693A JP3252029B2 (ja) | 1993-08-04 | 1993-08-04 | 符号化装置及び符号化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750596A true JPH0750596A (ja) | 1995-02-21 |
| JP3252029B2 JP3252029B2 (ja) | 2002-01-28 |
Family
ID=16600013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21107693A Expired - Fee Related JP3252029B2 (ja) | 1993-08-04 | 1993-08-04 | 符号化装置及び符号化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252029B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067125A1 (fr) * | 1999-04-28 | 2000-11-09 | Matsushita Electric Industrial Co., Ltd. | Processeur |
| US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
-
1993
- 1993-08-04 JP JP21107693A patent/JP3252029B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067125A1 (fr) * | 1999-04-28 | 2000-11-09 | Matsushita Electric Industrial Co., Ltd. | Processeur |
| US6754870B2 (en) | 2000-04-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | CRC operation unit and CRC operation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3252029B2 (ja) | 2002-01-28 |
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