JP2682264B2 - プログラムカウンタ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、蓄積プログラム方式の
演算処理装置における命令プリフェッチ装置及び、プロ
グラムカウンタ装置に係り、特に、次に実行する命令の
命令アドレスを発生する装置に関する。

【０００２】

【従来の技術】蓄積プログラム型の演算処理装置は、命
令を記憶装置のなかに記憶させ、その命令列を順次読み
だし実行することで演算処理を行なう。

【０００３】プログラムカウンタは、前記蓄積プログラ
ム型の演算処理装置において、現在実行中の命令中に次
に実行するべき命令のアドレスを記述することなしに、
前記現在実行中の命令の次の命令のアドレス、すなわ
ち、前記現在実行中の命令のアドレスに前記現在実行中
の命令の大きさ（バイト数）を加えたアドレスを、次に
実行する命令のアドレスとするために考えられた機構で
ある。

【０００４】また、プリフェッチ回路は、前記演算処理
装置と外部とのインターフェースを有効に使用するため
の機構である。前記プログラムカウンタ方式の蓄積プロ
グラム型演算処理装置では、命令は、アドレス昇順に実
行されるため、前記演算処理装置の外部とのインターフ
ェースが空いている場合は、命令のプリフェッチ（先取
り）が可能である。

【０００５】前記蓄積プログラム型の演算処理装置は、
前記外部インターフェースを通して、命令及びデータを
取り込むが、前記外部インターフェースが１組しかない
場合、（アドレスバス／データバスで１組とする）デー
タアクセス及び、命令アクセスの共用となり、データア
クセス時は、前記外部インターフェースが占有され、命
令フェッチ（前記外部インターフェースを利用した、命
令の読み込みサイクル）が不可能である。前記外部イン
ターフェースが占有されている場合にプリフェッチをし
ておくことで、前記命令フェッチのパイプラインステー
ジの実行が可能となる。

【０００６】前記プログラムカウンタが、命令のサイズ
（命令の占めるバイト数）づつ加算されるのに対し、前
記プリフェッチカウンタは、前記、外部インターフェー
スの一度に取り扱うことのできるデータのサイズ分だけ
加算される。前者は命令の種類によって変わり、一般的
に１／２／３／４バイトなどであるが、後者は、外部イ
ンターフェースのサイズにあたり、２バイト又は４バイ
ト固定というのが一般的である。このため両者の値は同
一でない。

【０００７】ここではプリフェッチ機構の動作を中心
に、プリフェッチアドレスと、命令アドレスについて言
及する。

【０００８】通常、前記プリフェッチ機構は内部にレジ
スタを持つ。前記レジスタはバッファ・レジスタと呼ば
れ、ＦＩＦＯになっている。

【０００９】プリフェッチアドレスは昇順にカウントア
ップし、前記バッファレジスタに書き込れる命令のアド
レスを順次発生する。

【００１０】前記、プリフェッチ・アドレスでメモリを
参照し、連続した領域をバッファに取り込む。

【００１１】また、バッファレジスタは、命令のアライ
ン機構ももち、バッファ中の命令列を命令単位に切り分
けて、実行ユニットに渡す。

【００１２】前記プリフェッチ機構は前記バッファ・レ
ジスタが一杯になるまで、外部インターフェースが利用
できる間は可能の限りはバッファ・レジスタに命令の読
み込みを行なう。もし、バッファ・レジスタが一杯にな
った場合は、外部バスインターフェースからの命令読み
込みサイクルを停止する。

【００１３】以上が、機能面から見たプリフェッチ機構
の動作である。

【００１４】命令アドレスはバッファレジスタから実行
ユニットに渡される命令のアドレスで、これは、命令ア
ドレス発生機構で発生される。

【００１５】前記命令アドレス発生機構は、現在の命令
のアドレスに、バッファレジスタから、実行ユニットに
引き渡される命令のサイズを加算した値である。

【００１６】このため、前記プリフェッチ・アドレス発
生の回路及び、前記命令アドレスの発生回路が独立に動
作し、次にプリフェッチされるアドレス及び、次に実行
される命令のアドレスの生成を行なうのが、一般的であ
る。

【００１７】このため、プリフェッチ・アドレス用の加
算器と命令アドレス生成用の加算器が別個に必要であ
り、アドレスのビット幅を持った加算器が２個必要にな
る。

【００１８】以下、３２Ｂｉｔアドレス空間を持つ場合
のプログラムカウンタ及びプリフェッチ回路の構成を例
をあげて説明する。

【００１９】図２にプログラムカウンタを制御する機
構、及びプリフェッチアドレスを制御する機構を示す。

【００２０】プリフェッチ機構は、プログラムの流れに
そって、外部から命令を先読みする回路である。

【００２１】プリフェッチ回路は命令が可変長で、外部
とデータを受渡しをするインターフェース・バスのバス
サイズとことなる大きさである場合は、非常に有効であ
る。

【００２２】プリフェッチはプリフェッチ・バッファに
空きがある場合に実行される。次のプリフェッチアドレ
スは、現在のプリフェッチアドレスに、前記バスサイズ
を加算することで生成する。

【００２３】前記バスサイズは、８の倍数である場合が
多く、１６／３２／６４ビットなどが通常使用される。
つまり、２／４／８バイトが一度に扱われる。

【００２４】図２では、レジスタ２０１にプリフェッチ
アドレスが記録されている。プリフェッチはレジスタ２
０１の値をアドレスとして、メモリ２０４のアクセスを
する。

【００２５】アクセスが達成されれば、加算器２０２に
よって、命令のフェッチサイズを表す信号及び、現在の
プリフェッチアドレスを加算し、それを次のフェッチア
ドレスとするために、信号線２２０、セレクタ２０３を
とおして、レジスタ２０１に書き戻す。

【００２６】プリフェッチされたデータは、プリフェッ
チバッファ２０５に格納される。

【００２７】また、分岐命令などの場合で、プリフェッ
チを全く新しいアドレスから開始する場合は、セレクタ
２０３から、分岐アドレスを信号２１３を用いて更新す
ることで、分岐アドレスのセットを行なう。

【００２８】アクセスが達成されない場合は、信号２１
５によって、前回のサイクルと全く同様の値を書き戻
す。

【００２９】次に命令アドレスの生成部について説明す
る。命令アドレスの更新手順は以下の通りである。現在
のプログラム・カウンタの値はレジスタ２０８に記憶さ
れている。前記レジスタ２０８をアドレスとする命令コ
ードを、前記プリフェッチ・バッファ（記憶装置２０４
から直接プリフェッチバッファ２０５を通過して取り込
みこともある）から、とりだし、命令実行ユニットに対
して発行する。前記命令実行ユニットに対して発行した
データを命令としてデコードし、命令の大きさを判断す
る。前記命令の大きさと現在のプログラムカウンタの値
（命令アドレス）を加算器を用いて加算し、連続する次
の命令の命令アドレスを発生する。

【００３０】その他、特に分岐命令などのプログラムの
流れを制御する命令によってプログラムカウンタに新し
い値をセットすることもできるように、前記加算器の出
力と、分岐アドレスを、セレクタ２０９で選択し、プロ
グラムカウンタレジスタの入力とする。

【００３１】前記外部インターフェース２２３のバスサ
イズは３２ビット幅で、加算器２０２のソースの一方２
２６は”＋４”である。ダイナミックバスサイズを考慮
する場合は、前記ソースの一方２２６の値は＋１／＋２
／＋４のいずれかである。

【００３２】これに対して、命令アドレスは、命令サイ
ズが１／２／３／４／５というバイト可変長命令の場合
は、加算器２０７のソース２２５は＋１／＋２／＋３／
＋４／…という値をとる。

【００３３】これらの値は必ずしも一致しないため、バ
スからの命令取り込みは、プリフェッチアドレスで、実
行は命令アドレスを用いて行なう。（アドレスの生成は
２重化されている）以上の手法で、命令アドレス、プリ
フェッチアドレスの更新を行なう。

【００３４】よって、これらの機構は、３２ビット加算
器（インクリメンタ）が２個、３２ビットデータセレク
タが２個必要となる。

【００３５】

【発明が解決しようとする課題】特に、命令サイズが外
部バスサイズと同じでない場合は前記バスサイズでプリ
フェッチを実行し、命令はその一部分を命令固有のサイ
ズで切り出す必要がある。

【００３６】このため、プリフェッチアドレスの命令ア
ドレスは異なっており、これら二つのアドレスは、プリ
フェッチと、命令の実行には、各々不可欠である。

【００３７】しかし、プリフェッチ機構を持った情報処
理装置において、プログラムカウンタの値とプリフェッ
チアドレスは、非常に近い値を持つにも関わらず、その
関係が、一意に決まらないため、一つの加算器で値を作
ることができない。

【００３８】このため、プリフェッチアドレス用の加算
器と、プログラムカウンタの加算器を別に持たなければ
ならない。特に集積回路を構成する場合に加算器は大き
な面積を占めるため、アドレスのビット幅の加算器を独
立に２つ持たなければならないことは、大きな欠点とな
る。

【００３９】一つの加算器を時間分割で使うことによ
り、小さな回路で構成することも可能であるが、全体の
クロック周波数が上げられず、問題が残る。

【００４０】最も望ましいのは、全く同等の機能を小さ
な部品で実現することであり、この方法を開発すること
が重要である。

【００４１】

【課題を解決するための手段】本発明は、プリフェッチ
回路をもった蓄積命令型の情報処理装置において現在の
プリフェッチ・アドレス且つ現在の命令アドレス用いて
次の命令の命令アドレスを発生する事を特徴とする。

【００４２】また、本発明の命令アドレス発生方式で
は、外部インターフェースバスの幅が１バイト、プリフ
ェッチ・バッファの大きさがｎバイト、アドレスがｍビ
ットとすると、ｍビットの加算器及び、ｌｏｇ₂ ｎ／ｌ
を越える最も小さな整数のビット数の幅の加算器、ｍ−
ｌｏｇ₂ ｎより小さい最も大きな整数のビットすうのセ
レクタ及びｍビットの２個のレジスタで構成されること
を特徴としている。

【００４３】したがって、従来のｍビット幅の加算器２
個から構成されるものより少ない部品で構成することが
できる。

【００４４】

【実施例】以下に実施例につき詳述する。

【００４５】図１にアドレスの幅が３２ビットで、命令
サイズが１／２／４バイト、プリフェッチバッファが１
６バイト、プリフェッチのフェッチサイズが３２ビット
の場合の実施例を示す。

【００４６】プリフェッチアドレスは従来と同様に、３
２ビット幅のレジスタ１０１、３２ビット幅の加算器１
０２、入力の３２ビット幅のセレクタ１０３で作成され
る。

【００４７】レジスタ１０１は現在のプリフェッチアド
レスを保持しており、前記プリフェッチアドレスを用い
て、命令のフェッチが行なわれる。レジスタ１０１から
３２ビットの前記プリフェッチアドレスが、３２ビット
の信号線１１０、１１２、１１３を経て、メモリ装置１
１４のアドレス入力に加えられる。

【００４８】前記メモリ装置１１４は前記プリフェッチ
アドレスによって、アクセスされ、データは１１５を経
てプリフェッチバッファ１１６に格納される。この時、
フェッチサイズにより、データ幅が、２／４バイトであ
ることを示す信号が、１０８を通して、加算器１０２の
ソースとなる。前記メモリからのフェッチサイズを示す
信号によって、幾つかのフェッチサイズの元で、次の命
令フェッチアドレスを計算することが、前記フェッチサ
イズを前記加算器１０２の入力とする目的である。

【００４９】前記フェッチサイズが固定であれば、１０
２はある特定の数だけを加算できる加算器（インクリメ
ンタ）でよい。

【００５０】前記プリフェッチバッファ１１６はＦＩＦ
Ｏ構造になっており、外部インターフェースバス１１５
を通して取り込まれた命令を、バッファリングし、順次
命令単位でアラインしながら命令バス１１７に出力す
る。この命令バスは、実行ユニットに引き継がれる。前
記プリフェッチバッファは１６バイトの空間を持ってお
り、できるだけ連続した命令を先読みしバフッファリン
グする。

【００５１】命令の先読みが行なわれた場合、レジスタ
１０１は、加算器１０２によって得られた次のメモリア
ドレスに１０９，セレクタ１０３を通して更新される。
前記セレクタ１０３は、３２ビットの幅をもつセレクタ
であり、制御信号１３７，１３８がセレクタの入力を決
定する。前記制御信号１３７は命令がフェッチできた場
合にアクティブになる様に制御され、前記制御信号１３
８は分岐命令による分岐アドレスの設定が必要な場合に
アクティブになる。もちろん、同時に、前記制御信号１
３７及び１３８がアクティブの場合は、分岐先アドレス
の設定を優先する。

【００５２】反対に命令の読み出しサイクルが実行され
ず、分岐も発生しない場合は、制御信号１３７，１３８
がインアクティブで現在のプリフェッチアドレスが１０
６を通じて、フィードバックされ、前記プリフェッチア
ドレスは同じ値を保持する。つまり、同じ命令アドレス
に対するメモリアクセスを要求する。

【００５３】命令の読みだしサイクルは、前記外部イン
ターフェースバスが空いており、且つ、前記プリフェッ
チバッファに空きがある場合に実行される。以上の条件
が成立しない場合ひプリフェッチは行なわれず、前記プ
リフェッチポインタの更新も行なわれない。

【００５４】次に、これからの命令アドレスを生成する
部分について、説明する。ここの部分が従来の装置との
大きな違いである。

【００５５】現在の命令のアドレスは、プログラムカウ
ンタレジスタ１３０に記憶されている。前記プログラム
カウンタレジスタ１３０は、３２ビット幅のエッジトリ
ガタイプのレジスタである。現在命令バス１１７に出力
されている命令のアドレスが記憶されている。

【００５６】命令アドレスとプリフェッチアドレスの差
は、最大で１６バイトである。これは、プリフェッチバ
ッファが１６バイト分だけしかないためで、これ以上の
差は発生しない。

【００５７】命令アドレスの発生は、プリフェッチバッ
ファより常に小さいか、等しく、大小関係が逆転するこ
とはないという事実に基づいている。前記条件の基で
は、以下の手法を用いて命令アドレスの更新をすること
ができる。

【００５８】まず、注目するのは、現在の命令アドレス
レジスタ１３０の下位４ビット、及び現在の命令の命令
サイズである。現在の命令はプリフェッチバッファに蓄
えられており、この命令は命令バス１１７を通じて、出
力されている。前記命令バス上の命令をデコードし、命
令のサイズ（１／２／４バイト）を決定する。決定され
た前記命令サイズは、信号線１１９にエンコードされ、
４ビットの加算器１２６の一方のソースとなる。

【００５９】命令アドレスレジスタは、３２ビットのエ
ッジトリガタイプのレジスタである。これは、現在の命
令のアドレスを指し示す。この下位４ビットが信号１２
７を通って、前記４ビットの加算器１２６のもう一方の
ソースの入力となる。前記４ビット加算器は現在の命令
アドレスの下位４ビットと、前記命令アドレスの指し示
している命令の命令サイズを加算し、４ビットの出力及
び桁上げ出力を各々１２４，１２５に出力する。

【００６０】前記プログラムカウンタレジスタ１３０の
値の上位２８ビット（ＭＳＢ側から２８ビット）１２８
は、及び、前記プリフェッチアドレスの上位２８ビット
が、２８ビットのセレクタ１３９に入力され、前記４ビ
ット加算器１２６の桁上げ出力によって選択される。

【００６１】信号１２３は３２ビット幅の信号で、上位
２８ビットと下位４ビットは別に作られる。上位側２８
ビットは、セレクタ１３９により、下位側４ビットは加
算器１２６より作られる。

【００６２】上位側２８ビットは以下の要領で作成され
る。前記４ビット加算器１２６の前記桁上げ信号１２５
が発生しない場合は、命令アドレスの上位から２８ビッ
ト［３１…４］を、次の命令アドレスとして１２３に出
力し、前記桁上げ信号１２５が発生した場合は、プリフ
ェッチアドレスレジスタの上位から２８ビットを次の命
令の命令アドレスとして、１２３に出力する。

【００６３】下位側４ビットは、前記４ビット加算器の
出力をそのまま１２３の下位４ビットとして、１２３に
出力する。

【００６４】命令アドレスは、命令が実行されたことを
もって更新される。セレクタ１３３は３２ビットのセレ
クタで、制御信号１３１，１３２で、分岐先アドレス１
３４、次の命令の命令アドレス、現在の命令の命令アド
レスの選択をする。前記制御信号１３１は制御信号１３
８と同様の信号で、分岐アドレスのプログラムカウンタ
へのセットのための制御信号である。この信号がアクテ
ィブである時、プログラムカウンタに新しい分岐先アド
レスがロードされる。

【００６５】制御信号１３２は、現在の命令が実行され
次の命令を出力する場合にアクティブになる。この信号
がアクティブになった場合、アドレス連続な命令にな
る。現在の命令のアドレスに現在の命令の命令バイト数
を加えた値を、信号１３５から、次の命令アドレスとし
てプログラムカウンタレジスタによみこむ。

【００６６】最後にどの制御信号もアクティブでない場
合、プログラムカウンタレジスタは前回のサイクルの全
く同じ値を保持し続ける。この場合は、プリフェッチバ
ッファも全く同一の値（命令）を保持する。

【００６７】この方法で次の命令のアドレスは前記２８
ビットのセレクタ及び、前記４ビットの加算器で作るこ
とができる。

【００６８】これは、従来方法の３２ビット幅の加算器
に比べて、１／４の大きさの回路規模である。

【００６９】図３に、第２の実施例として１６ビットア
ドレス、１６ビットデータバスの場合について示す。

【００７０】命令サイズは１／２／４バイトとし、外部
インターフェースはアドレス１６ビット／データ１６ビ
ットとする。プリフェッチバッファは４バイトのデータ
を格納できると仮定する。

【００７１】プリフェッチアドレス発生器は、１５ビッ
トのインクリメンタ３０３、１５ビットのレジスタ３０
１が必要である。

【００７２】命令アドレス発生器は、１６ビットレジス
タ３０５、１３ビットのセレクタ３０７、３ビットの加
算器３０６、１６ビットのセレクタ３０８で構成され
る。

【００７３】外部インターフェースが１６ビット幅のデ
ータを取り扱うことができるため、プリフェッチは１６
ビットごとに行なわれる。つまり、プリフェッチ時は、
アドレスの最下位が必ず“０”でとなるため、加算器は
常に“＋１”づつできればよいため、インクリメンタで
よい。プリフェッチアドレスは１５ビットを内部で持
ち、アドレスバスへの出力時にＬＳＢに“０”をつけれ
ば良い。

【００７４】レジスタ３０１保持されている現在のプリ
フェッチアドレスは信号３０２を通り、インクリメンタ
３０３の入力に接続される。インクリメンタ３０３の出
力は、セレクタ３０４で、分岐先アドレスの上位１５ビ
ットとマルチプレックスされ、前記レジスタ３０１に書
き戻される。このようにして、プリフェッチアドレス
は、更新される。

【００７５】次に、命令アドレスであるが、これは命令
が１／２／４バイトなので、１６ビットアラインするこ
とができないため、１６ビット幅で取り扱う必要があ
る。

【００７６】レジスタ３０５は１６ビット幅で、現在の
命令アドレスを保持する。前記レジスタ３０５の上位１
３ビットは、セレクタ３０７の入力の一方に接続され
る。前記セレクタ３０７のセレクト入力は加算器３０６
の桁上げ入力が接続される。前記セレクタ３０７の入力
のもう一方は、前記プリフェッチアドレス発生器のイン
クリメンタの出力上位側１３ビットに接続される。

【００７７】レジスタ３０５の下位３ビットと現在の命
令バス上に出力されている命令の命令サイズ（１，２，
４：３ビット）を加算し、次の命令のアドレスの下位３
ビットとなる。上位１３ビットは、前記セレクタ３０７
の出力が組み合わされ、セレクタ３０８の入力の一方に
入力される。前記セレクタ３０８は、分岐命令の分岐ア
ドレスとのマルチプレクスし、レジスタ３０５に書き戻
される。

【００７８】

【発明の効果】従来の方法では、３２ビットアドレスの
可変長命令のプリフェッチ及び、プログラムカウンタの
更新のために３２ビットのインクリメンタおよび、３２
ビットの加算器が必要であり、固定長命令の縮小命令セ
ット演算処理装置でも、プリフェッチを行なう限り、命
令アドレスの生成及び、プリフェッチアドレスの生成の
ために、２つのインクリメンタが必要であった。

【００７９】この発明によれば、アドレス空間のビット
幅分の加算器又はインクリメンタを２個使用することな
しに１つの加算器および、セレクタ、プリフェッチバッ
ファサイズの小さな加算器で構成することができ、集積
回路化した場合に以下の用に約０．６倍の面積で実現す
ることができる。また、装置を論理集積回路を用いて作
成した場合も、部品が少なくて済む。

【００８０】すなわち、集積回路上での各ユニットの面
積（４ビット加算器を１とする）比は、３２ビット加算
器（桁上げ先見機構つき）が１６、４ビット加算器が
１、３２ビットセレクタが３、２８ビットセレクタが２
である。よって従来例では、３＋１６＋１６＝３５とな
り、本実施例では、３＋２＋１＋１６＝２２となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】従来例を示すブロック図である。

【図３】本発明の他の実施例を示すブロック図である。

【符号の説明】

１０１ プリフェッチアドレスレジスタ １０２ ３２ビット加算器（又はインクリメンタ） １０３ ３２ビット幅の３入力１出力のセレクタ １０４ ３２ビットの信号。分岐先のアドレスが伝搬
する。ＬＳＢは０である。 １０５ ３２ビットの信号。次プリフェッチアドレス
の演算結果がこの信号線にのる。 １０６ ３２ビットの信号。現在のプリフェッチアド
レスがこの信号を戻る。 １０７ ３２ビットの信号。プリフェッチアドレスを
加算器（インクリメンタ）のソースとして与える。 １０８ 命令フェッチ時のバスのデータサイズを示す
信号。 １０９ ３２ビットの信号。１０５と同じ。 １１０ ３２ビットの信号。外部に命令フェッチアド
レスとして出力される。 １１１ ３２ビットの信号。加算器によって求められ
た次の命令フェッチ先のアドレス。 １１２ アドレスバスのバッファ。 １１３ 命令アドレスバス。３２ビットの幅の信号
線。 １１４ メモリ。命令が蓄積されている。 １１５ データ。メモリの出力信号。 １１６ プリフェッチ・バッファ。命令をキューイン
グし、必要な長さな区切る。 １１７ 命令バス。実行ユニットに命令を転送する。 １１８ デコーダ。命令のサイズをデコードする。 １１９ 命令サイズを伝送する信号。 １２０ 命令アドレス。現在の命令が書かれていたア
ドレス。３２ビット幅。 １２１ 命令アドレスバス。３２ビット。 １２２ プリフェッチアドレスバスのＭＳＢ側から２
８ビット分の信号。 １２３ 次の命令の命令アドレス。 １２４ 次の命令の命令アドレスの下位４ビット。４
ビット加算器の出力。 １２５ ４ビットの加算器の桁上げ出力。 １２６ ４ビットの加算器。 １２７ 現在の命令のアドレスのＬＳＢ側から４ビッ
ト。 １２８ 現在の命令のＭＳＢ側から２８ビット。 １２９ 現在の命令アドレスのフィードバック。３２
ビット幅の信号線。 １３０ 命令アドレスレジスタ。現在の命令のアドレ
スが記憶される。 １３１ 分岐先を命令アドレスレジスタに代入するこ
とを選択する制御信号。 １３２ 次の命令アドレス（連続的な）を命令アドレ
スレジスタに代入することを選択する信号。 １３３ ３２ビット幅のレジスタ。エッジトリガタイ
プのフリップフロップ。 １３４ 演算ユニットで計算された分岐先アドレス。 １３５ 次の命令の命令アドレス。 １３６ 現在の命令の命令アドレス。 １３７ 分岐先命令アドレス。 ３０１ １５ビットのレジスタ。プリフェッチアドレ
スが記憶される。 ３０２ １５ビットの信号。プリフェッチアドレス。 ３０３ インクリメンタ１。１５ビットで、＋１する
ことができる。 ３０４ １５ビットのセレクタ。分岐先アドレスとの
マルチプレックス。 ３０５ １６ビットのレジスタ。命令アドレスが記憶
される。 ３０６ ３ビットの加算器。 ３０７ １３ビットのセレクタ。 ３０８ １６ビットのセレクタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】プリフェッチアドレスにもとづいて命令を
   プリフェッチするプリフェッチ回路と、現在の命令アド
   レスにもとづいて次の命令アドレスを生成するプログラ
   ムカウンタ回路とを有するプログラムカウンタ装置にお
   いて、 前記プログラムカウンタ回路は、上位側ビットを含む第
   １の部分と下位側ビットを含む第２の部分に分割された
   前記現在の命令アドレスの当該第２の部分に前記現在の
   命令の命令長を示すデータを加算し、この加算結果が桁
   上がりした場合は桁上がり信号を出力する加算器と、前
   記桁上がり信号が発生しないときには前記第１の部分を
   選択し、前記桁上がり信号が発生したときには前記プリ
   フェッチアドレスの前記第１の部分と同数の上位側ビッ
   トを選択するセレクタとを備え、当該選択されたデータ
   を前記次の命令アドレスの上位側ビットとし、前記加算
   結果を前記次の命令アドレスの下位側ビットとすること
   を特徴とする プログラムカウンタ装置。
2. 【請求項２】 前記プログラムカウンタ装置において、
   ｎを、命令アドレスのビット数とし、プリフェッチ装置
   の中に存在するプリフェッチ用バッファに記憶すること
   ができる最大のバイト数をｌとすると、ｍはｌｏｇ₂ ｌ
   より大きく、且つ、ｎより小さな自然数であるとすれ
   ば、現在のプリフェッチ・アドレスが記憶されているｎ
   ビットのレジスタ１と次のプリフェッチアドレスを求め
   るためのｎビットの加算器１、および、ｎビットのセレ
   クタ１等で構成されるプリフェッチ・アドレス発生回路
   と、現在の命令アドレスが記憶されているｎビットのレ
   ジスタ2 、ｍビットの加算器２、ｎ−ｍビットのセレク
   タ２、ｍビットのセレクタ３等で構成される、命令アド
   レス発生回路で構成される装置で、前記プリフェッチ・
   アドレスが記憶されているレジスタ１の出力と、前記ｎ
   ビットの加算器１の入力１を、プリフェッチ動作によっ
   て１度にフェッチされるバイト数を、前記ｎビットの加
   算器１の入力２に接続し、前記ｎビットの加算器１の出
   力と、前記ｎビットのセレクタ１の入力１に、分岐先の
   アドレス等、命令アドレスを制御するアドレスと前記セ
   レクタ１残りの入力を接続し、前記加算器１で次の命令
   のプリフェッチのアドレスを計算し、前記セレクタ１
   で、前記加算器１の出力、分岐先アドレス等から一つを
   選択し、前記セレクタ１の出力を、前記プリフェッチ・
   アドレス・レジスタに書き戻すことで、プリフェッチア
   ドレスを更新し、前記セレクタ２の入力１と前記レジス
   タ１の出力の上位ｎ−ｍビットを前記セレクタ２の入力
   ２と前記レジスタ２の出力の上位ｎ−ｍビットを前記加
   算器２の入力１と前記レジスタ２の出力のｎ−ｍビット
   を前記加算器２の入力２と現在の命令をデコードによ
   り、命令サイズを表す信号を前記加算器２の桁上げ出力
   と前記セレクタ２の選択制御信号を前記セレクタ２の出
   力を上位側に、前記加算器２の出力を下位側にまとめた
   信号と前記セレクタ３の入力１を前記セレクタ３の出力
   と前記レジスタ２の入力を接続し、現在の命令アドレス
   の指すメモリのアドレスに格納されている命令の命令サ
   イズをｐとすると、前記命令アドレスが記憶されている
   レジスタ２の、下位ｍビットと、ｐをｍビットの加算器
   ２で加算し、前記ｍビットの加算器の桁上げ出力が真の
   場合は、前記プリフェッチアドレスの上位側ｎ−ｍビッ
   トを、前記ｍビットの加算器の桁上げ出力が偽の場合は
   前記命令アドレスの上位側ｎ−ｍビットを前記ｎ−ｍビ
   ットのセレクタ２を用いて選択し、前記ｎ−ｍビットの
   セレクタ２の出力を、上位側ｎ−ｍビットとし、前記ｍ
   ビットの加算器２の加算出力を下位とするｎビットと、
   分岐先のアドレスを、前記ｎビットのセレクタ３で選択
   し、前記セレクタ３の出力を前記命令アドレスが記憶さ
   れているレジスタに書き戻すことで新しい命令アドレス
   を発生させる請求項１記載のプログラムカウンタ装置。