JPH06124204A - メモリの読出しアドレス決定回路 - Google Patents
メモリの読出しアドレス決定回路Info
- Publication number
- JPH06124204A JPH06124204A JP30169192A JP30169192A JPH06124204A JP H06124204 A JPH06124204 A JP H06124204A JP 30169192 A JP30169192 A JP 30169192A JP 30169192 A JP30169192 A JP 30169192A JP H06124204 A JPH06124204 A JP H06124204A
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- Japan
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- bits
- selector
- register
- language instruction
- machine language
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- Pending
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Abstract
(57)【要約】
【目的】 デコーダの論理回路の規模を大きくすること
なく、メモリ容量の低減を可能としたメモリの読出しア
ドレス決定回路を提供する。 【構成】 命令レジスタ１に格納された機械語命令コー
ドの複数の部分（ビット７，６とビット５，４）のうち
の１つをセレクタ７によって選択し、これをマイクロア
ドレスレジスタ４の下位２ビットとして用いることによ
って制御ＲＯＭ３の読出しアドレスを決定する。
なく、メモリ容量の低減を可能としたメモリの読出しア
ドレス決定回路を提供する。 【構成】 命令レジスタ１に格納された機械語命令コー
ドの複数の部分（ビット７，６とビット５，４）のうち
の１つをセレクタ７によって選択し、これをマイクロア
ドレスレジスタ４の下位２ビットとして用いることによ
って制御ＲＯＭ３の読出しアドレスを決定する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの読出しアドレ
ス決定回路に関し、特にマイクロプログラムを記憶して
いる制御ＲＯＭの読出しアドレスの決定に用いて好適な
読出しアドレス決定回路に関する。
ス決定回路に関し、特にマイクロプログラムを記憶して
いる制御ＲＯＭの読出しアドレスの決定に用いて好適な
読出しアドレス決定回路に関する。
【０００２】
【従来の技術】機械語レベルの命令を、複数のマイクロ
命令に分解して実行する処理装置においては、マイクロ
プログラムを記憶している制御ＲＯＭの読出しアドレス
を決定する必要がある。この制御ＲＯＭの読出しアドレ
スを決定するに際し、従来は、機械語命令コードで直接
読出しアドレスを決定する方法と、デコーダを用いて機
械語命令コードをデコードし、読出しアドレスを決定す
る方法とが採られていた。
命令に分解して実行する処理装置においては、マイクロ
プログラムを記憶している制御ＲＯＭの読出しアドレス
を決定する必要がある。この制御ＲＯＭの読出しアドレ
スを決定するに際し、従来は、機械語命令コードで直接
読出しアドレスを決定する方法と、デコーダを用いて機
械語命令コードをデコードし、読出しアドレスを決定す
る方法とが採られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前者の
方法にあっては、機械語１つに対して１番地を割り当て
てやれば、非常に単純に制御ＲＯＭを読み出すことがで
きる反面、例えばある一部がレジスタ番号で使われてい
るような場合には、同じ実行内容でも各々のプログラム
が違うアドレス領域に別々に記憶されることになるた
め、メモリ容量を非常に多く必要とする欠点があった。
一方、後者の方法にあっては、機械語命令コードをデコ
ードして用いることによってメモリ容量を低減できるよ
うになる反面、デコーダでの負担を大きくする程にその
論理回路の規模が増大するという欠点があった。
方法にあっては、機械語１つに対して１番地を割り当て
てやれば、非常に単純に制御ＲＯＭを読み出すことがで
きる反面、例えばある一部がレジスタ番号で使われてい
るような場合には、同じ実行内容でも各々のプログラム
が違うアドレス領域に別々に記憶されることになるた
め、メモリ容量を非常に多く必要とする欠点があった。
一方、後者の方法にあっては、機械語命令コードをデコ
ードして用いることによってメモリ容量を低減できるよ
うになる反面、デコーダでの負担を大きくする程にその
論理回路の規模が増大するという欠点があった。
【０００４】本発明は、上述した点に鑑みてなされたも
のであり、デコーダの論理回路の希望を大きくすること
なく、メモリ容量の低減を可能としたメモリの読出しア
ドレス決定回路を提供することを目的とする。
のであり、デコーダの論理回路の希望を大きくすること
なく、メモリ容量の低減を可能としたメモリの読出しア
ドレス決定回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によるメモリの読
出しアドレス決定回路は、機械語命令コードを格納する
命令レジスタと、この命令レジスタに格納された機械語
命令コードをデコードするデコーダと、マイクロプログ
ラムを記憶しているメモリと、命令レジスタに格納され
た機械語命令コードの複数の部分のうちの１つを選択す
るセレクタとを具備し、このセレクタの出力をメモリの
読出しアドレスの一部とする構成となっている。
出しアドレス決定回路は、機械語命令コードを格納する
命令レジスタと、この命令レジスタに格納された機械語
命令コードをデコードするデコーダと、マイクロプログ
ラムを記憶しているメモリと、命令レジスタに格納され
た機械語命令コードの複数の部分のうちの１つを選択す
るセレクタとを具備し、このセレクタの出力をメモリの
読出しアドレスの一部とする構成となっている。
【０００６】
【作用】命令レジスタに格納された機械語命令コードの
複数の部分のうちの１つをセレクタによって選択し、こ
れを用いてメモリの読出しアドレスを決定することで、
セレクタがデコーダの機能の一部を果たすことになるの
で、デコーダの論理回路の規模を大きくすることなく、
メモリ容量を低減できる。
複数の部分のうちの１つをセレクタによって選択し、こ
れを用いてメモリの読出しアドレスを決定することで、
セレクタがデコーダの機能の一部を果たすことになるの
で、デコーダの論理回路の規模を大きくすることなく、
メモリ容量を低減できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、命令レジスタ１は例えば８ビ
ット構成であり、この命令レジスタ１には機械語命令コ
ードが格納される。この命令レジスタ１に格納された機
械語命令コードは、デコーダ２によってデコードされ
る。一方、制御ＲＯＭ３には、各命令を実行するマイク
ロプログラムが記憶されている。この制御ＲＯＭ３の読
出しアドレスは、例えば４ビット構成のマイクロアドレ
スレジスタ４によって決定される。
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、命令レジスタ１は例えば８ビ
ット構成であり、この命令レジスタ１には機械語命令コ
ードが格納される。この命令レジスタ１に格納された機
械語命令コードは、デコーダ２によってデコードされ
る。一方、制御ＲＯＭ３には、各命令を実行するマイク
ロプログラムが記憶されている。この制御ＲＯＭ３の読
出しアドレスは、例えば４ビット構成のマイクロアドレ
スレジスタ４によって決定される。
【０００８】マイクロアドレスレジスタ４において、下
位２ビットの内容はセレクタ５によって決定され、上位
２ビットの内容はセレクタ６によって決定される。セレ
クタ５は、命令レジスタ１に格納されている命令コード
の複数の部分のうちの２つの部分、例えば、上位２ビッ
ト（ビット７，６）とその下位の２ビット（ビット５，
４）を、さらにデコーダ２のデコードアドレス中の２ビ
ットおよび制御ＲＯＭ３の読出しアドレス中の２ビット
を入力とし、これら入力のいずれかを選択してマイクロ
アドレスレジスタ４の下位２ビットとする。また、セレ
クタ６は、デコーダ２のデコードアドレス中の２ビット
および制御ＲＯＭ３の読出しアドレス中の２ビットを入
力とし、これら入力のいずれかを選択してマイクロアド
レスレジスタ４の上位２ビットとする。
位２ビットの内容はセレクタ５によって決定され、上位
２ビットの内容はセレクタ６によって決定される。セレ
クタ５は、命令レジスタ１に格納されている命令コード
の複数の部分のうちの２つの部分、例えば、上位２ビッ
ト（ビット７，６）とその下位の２ビット（ビット５，
４）を、さらにデコーダ２のデコードアドレス中の２ビ
ットおよび制御ＲＯＭ３の読出しアドレス中の２ビット
を入力とし、これら入力のいずれかを選択してマイクロ
アドレスレジスタ４の下位２ビットとする。また、セレ
クタ６は、デコーダ２のデコードアドレス中の２ビット
および制御ＲＯＭ３の読出しアドレス中の２ビットを入
力とし、これら入力のいずれかを選択してマイクロアド
レスレジスタ４の上位２ビットとする。
【０００９】上記構成において、機械語命令が例えば次
のような場合を考える。 １． ＡＤＤ Ｒｓ，Ｒｄ ２． ＳＵＢ Ｒｓ，Ｒｄ ３． ＣＭＰ Ｒｓ，Ｒｄ ４． ＩＮＣ Ｒｎ ５． ＤＥＣ Ｒｎ ６． ＮＯＴ Ｒｎ ７． ＮＥＧ Ｒｎ なお、Ｒｓ，Ｒｄ，Ｒｎは、それぞれＲ０〜Ｒ７まで８
つのレジスタである。
のような場合を考える。 １． ＡＤＤ Ｒｓ，Ｒｄ ２． ＳＵＢ Ｒｓ，Ｒｄ ３． ＣＭＰ Ｒｓ，Ｒｄ ４． ＩＮＣ Ｒｎ ５． ＤＥＣ Ｒｎ ６． ＮＯＴ Ｒｎ ７． ＮＥＧ Ｒｎ なお、Ｒｓ，Ｒｄ，Ｒｎは、それぞれＲ０〜Ｒ７まで８
つのレジスタである。
【００１０】そして、上記の機械語命令コードが表１で
あるとする。
あるとする。
【表１】 また、上記１〜７の機械語命令を実行するマイクロ命令
（プログラム）を記憶している制御ＲＯＭ３の読出しア
ドレスは、４ビット構成とする。すなわち、
（プログラム）を記憶している制御ＲＯＭ３の読出しア
ドレスは、４ビット構成とする。すなわち、
【表２】 表２のようにマイクロ命令とその読出しアドレスを構成
すると、１〜７の各命令は、１〜３の命令については、 Ｒｓの読出し→Ｒｄの読出し→演算→結果の格納 ４〜７の命令については、 Ｒｎの読出し→演算→結果の格納 の順でマイクロ命令をシーケンシャルに実現できる。
すると、１〜７の各命令は、１〜３の命令については、 Ｒｓの読出し→Ｒｄの読出し→演算→結果の格納 ４〜７の命令については、 Ｒｎの読出し→演算→結果の格納 の順でマイクロ命令をシーケンシャルに実現できる。
【００１１】このとき、演算に対するマイクロ命令の読
出しアドレスのビット０、ビット１は、命令１〜３では
機械語命令コードのビット６、ビット７に一致し、命令
４〜７では機械語命令コードのビット４、ビット５に一
致している。そこで、命令レジスタ１に格納された機械
語命令コードに基づく制御ＲＯＭ３の読出しアドレスを
決定するに際しては、図２に示すように、機械語命令コ
ードの例えば上位２ビットを２入力とするＡＮＤゲート
（デコーダ）７の出力信号をセレクタ５の切換え制御信
号として用いる。
出しアドレスのビット０、ビット１は、命令１〜３では
機械語命令コードのビット６、ビット７に一致し、命令
４〜７では機械語命令コードのビット４、ビット５に一
致している。そこで、命令レジスタ１に格納された機械
語命令コードに基づく制御ＲＯＭ３の読出しアドレスを
決定するに際しては、図２に示すように、機械語命令コ
ードの例えば上位２ビットを２入力とするＡＮＤゲート
（デコーダ）７の出力信号をセレクタ５の切換え制御信
号として用いる。
【００１２】すなわち、セレクタ５は、命令レジスタ１
に格納された機械語命令コードの上位２ビットの内容に
応じて入力１，２のいずれか一方を選択してマイクロア
ドレスレジスタ４の下位２ビット（ビット１，０）とす
る。また、ＡＮＤゲート７の出力がそのままマイクロア
ドレスレジスタ４のビット３の内容に、さらに制御ＲＯ
Ｍ３から出力される所定の１ビットがマイクロアドレス
レジスタ４の最上位ビット（ビット４）となる。
に格納された機械語命令コードの上位２ビットの内容に
応じて入力１，２のいずれか一方を選択してマイクロア
ドレスレジスタ４の下位２ビット（ビット１，０）とす
る。また、ＡＮＤゲート７の出力がそのままマイクロア
ドレスレジスタ４のビット３の内容に、さらに制御ＲＯ
Ｍ３から出力される所定の１ビットがマイクロアドレス
レジスタ４の最上位ビット（ビット４）となる。
【００１３】これにより、セレクタ５において、機械語
命令コードのビット６，７が、“００”，“０１”，
“１０”であれば入力１（機械語命令コードのビット
６，７）を、“１１”であれば入力２（機械語命令コー
ドのビット４，５）を選択することになり、機械語命令
コードの一部によって制御ＲＯＭ３の読出しアドレスを
決定できることになる。このように、命令レジスタ１に
格納された機械語命令コードの複数の部分（本例では、
ビット７，６とビット５，４）のうちの１つをセレクタ
７によって選択し、これを用いて制御ＲＯＭ３の読出し
アドレスを決定することにより、セレクタ７がデコーダ
２の機能の一部を果たすことになるので、デコーダ２の
論理回路の規模を大きくすることなく、制御ＲＯＭ３の
容量を低減できる。
命令コードのビット６，７が、“００”，“０１”，
“１０”であれば入力１（機械語命令コードのビット
６，７）を、“１１”であれば入力２（機械語命令コー
ドのビット４，５）を選択することになり、機械語命令
コードの一部によって制御ＲＯＭ３の読出しアドレスを
決定できることになる。このように、命令レジスタ１に
格納された機械語命令コードの複数の部分（本例では、
ビット７，６とビット５，４）のうちの１つをセレクタ
７によって選択し、これを用いて制御ＲＯＭ３の読出し
アドレスを決定することにより、セレクタ７がデコーダ
２の機能の一部を果たすことになるので、デコーダ２の
論理回路の規模を大きくすることなく、制御ＲＯＭ３の
容量を低減できる。
【００１４】なお、図２には、命令レジスタ１に格納さ
れた機械語命令コードに基づいて制御ＲＯＭ３の読出し
アドレスを決定する場合の構成を示したが、乗算等のよ
うに長いサイクルをかけて制御ＲＯＭ３を何度も読み出
すような場合には、制御ＲＯＭ３の読出しアドレス自体
で次の読出しアドレスを決めるために、セレクタ５は図
示せぬ制御系による切換え制御によって制御ＲＯＭ３か
らの読出しアドレスを選択し、マイクロアドレスレジス
タ４の下位２ビットとする。また、その上位２ビットの
内容も、セレクタ６による選択出力によって決められ
る。
れた機械語命令コードに基づいて制御ＲＯＭ３の読出し
アドレスを決定する場合の構成を示したが、乗算等のよ
うに長いサイクルをかけて制御ＲＯＭ３を何度も読み出
すような場合には、制御ＲＯＭ３の読出しアドレス自体
で次の読出しアドレスを決めるために、セレクタ５は図
示せぬ制御系による切換え制御によって制御ＲＯＭ３か
らの読出しアドレスを選択し、マイクロアドレスレジス
タ４の下位２ビットとする。また、その上位２ビットの
内容も、セレクタ６による選択出力によって決められ
る。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
命令レジスタに格納された機械語命令コードの複数の部
分のうちの１つをセレクタによって選択し、これを用い
てメモリの読出しアドレスを決定するようにしたことに
より、セレクタがデコーダの機能の一部を果たすことに
なるので、デコーダの論理回路の規模を大きくすること
なく、メモリ容量を低減できることになる。
命令レジスタに格納された機械語命令コードの複数の部
分のうちの１つをセレクタによって選択し、これを用い
てメモリの読出しアドレスを決定するようにしたことに
より、セレクタがデコーダの機能の一部を果たすことに
なるので、デコーダの論理回路の規模を大きくすること
なく、メモリ容量を低減できることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】機械語命令コードに基づいて制御ＲＯＭの読出
しアドレスを決定する場合の構成を示すブロック図であ
る。
しアドレスを決定する場合の構成を示すブロック図であ
る。
１ 命令レジスタ ２ デコーダ ３ 制御ＲＯＭ ４ マイクロアドレスレジスタ ５，６ セレクタ
Claims (2)
- 【請求項１】 機械語命令コードを格納する命令レジス
タと、 前記命令レジスタに格納された機械語命令コードをデコ
ードする第１のデコーダと、 マイクロプログラムを記憶しているメモリと、 前記命令レジスタに格納された機械語命令コードの複数
の部分のうちの１つを選択するセレクタとを具備し、 前記セレクタの出力を前記メモリの読出しアドレスの一
部とすることを特徴とするメモリの読出しアドレス決定
回路。 - 【請求項２】 前記命令レジスタに格納された機械語命
令コードの一部分をデコードする第２のデコーダを有
し、 前記セレクタは、前記第２のデコーダのデコード出力に
基づいて入力の選択を行うことを特徴とする請求項１記
載のメモリの読出しアドレス決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30169192A JPH06124204A (ja) | 1992-10-13 | 1992-10-13 | メモリの読出しアドレス決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30169192A JPH06124204A (ja) | 1992-10-13 | 1992-10-13 | メモリの読出しアドレス決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124204A true JPH06124204A (ja) | 1994-05-06 |
Family
ID=17899988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30169192A Pending JPH06124204A (ja) | 1992-10-13 | 1992-10-13 | メモリの読出しアドレス決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124204A (ja) |
-
1992
- 1992-10-13 JP JP30169192A patent/JPH06124204A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |