KR20070029545A

KR20070029545A - 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법

Info

Publication number: KR20070029545A
Application number: KR1020060027396A
Authority: KR
Inventors: 토시야 우치다
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-09-09
Filing date: 2006-03-27
Publication date: 2007-03-14
Also published as: TW200710846A; JP2007072928A; KR100803188B1; US7861043B2; JP4846306B2; US20070058451A1; CN1929027A; TWI309416B

Abstract

본 발명은 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법에 관한 것으로, 액세스 횟수를 감소시켜 제어 장치의 부담을 저감시키는 동시에 기판 설계가 용이해지는 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법을 제공하는 것을 목적으로 한다.

반도체 기억 장치(1)는 외부로부터 입력 데이터(ID)가 입력되는 데이터 입력부(7)와, 데이터를 기억하는 기억부(3)와, 입력 데이터(ID)와 기억부(3)로부터 판독된 판독 데이터(RD)로 소정의 연산 처리를 행하는 연산부(5)와, 연산부(5)에서 얻어진 연산 결과 데이터(OD)를 외부에 출력하는 데이터 출력부(13)를 포함하도록 구성된다.

Description

반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법{SEMICONDUCTOR MEMORY DEVICE, SEMICONDUCTOR INTEGRATED CIRCUIT SYSTEM USING THE SAME, AND CONTROL METHOD OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 기본 원리를 나타낸 도면.

도 2는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 개략 구성을 나타낸 도면.

도 3은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 데이터 입출력부(21)의 개략 구성을 나타낸 도면.

도 4a 및 도 4b는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 기억부(3) 내의 메모리 셀의 구성예를 나타낸 도면.

도 5는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에서의 판독 데이터의 선택 방법을 설명하기 위한 도면.

도 6은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 기억부(3)에 입력 데이터를 기억하고 소정의 판독 데이터를 판독하는 구성을 나타낸 도면.

도 7은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에서의 입출력 및 연산 처리의 동작 타이밍의 일례를 나타낸 도면.

도 8은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 어드레스 지정부(37)의 변형예를 나타낸 도면.

도 9는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 어드레스 지정부(37)의 다른 변형예를 나타낸 도면.

도 10은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 연산 지정부(45)를 나타낸 도면.

도 11은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 커맨드 판정부(53)를 나타낸 도면.

도 12는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 출력 지연 제어부를 나타낸 도면.

도 13은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 연산 결과 데이터(OD)의 출력 타이밍의 일례를 나타낸 도면.

도 14는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 개략 구성의 일부를 나타낸 도면.

도 15는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제1 동작 타이밍을 나타낸 도면.

도 16은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제2 동작 타이밍을 나타낸 도면.

도 17은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제3 동작 타 이밍을 나타낸 도면.

도 18은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제4 동작 타이밍을 나타낸 도면.

도 19는 본 발명의 일실시 형태의 변형예에 의한 반도체 기억 장치(1)의 개략 구성의 일부를 나타낸 도면.

도 20은 본 발명의 일실시 형태의 다른 변형예에 의한 반도체 기억 장치(1)의 개략 구성의 일부를 나타낸 도면.

도 21은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제5 동작 타이밍을 나타낸 도면.

도 22는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 입력 지연 제어부를 나타낸 도면.

도 23은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 입력 데이터(Input)의 입력 타이밍의 일례를 나타낸 도면.

도 24는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)에 구비된 기준 클록 신호 출력부를 나타낸 도면.

도 25는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 기준 클록 신호(S)의 제1 동작 타이밍의 일례를 나타낸 도면.

도 26은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 기준 클록 신호(S)의 제2 동작 타이밍의 일례를 나타낸 도면.

도 27은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제6 동작 타 이밍을 나타낸 도면.

도 28은 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제7 동작 타이밍을 나타낸 도면.

도 29는 본 발명의 일실시 형태에 의한 반도체 기억 장치(1)의 제8 동작 타이밍을 나타낸 도면.

도 30은 본 발명의 일실시 형태에 의한 반도체 집적 회로 시스템에서의 정보군의 압축 및 복원의 흐름의 일례를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 반도체 기억 장치

2: 양방향 버스 라인

3: 기억부

3a: 제1 메모리 블록

3b, 3c, 3d: 제2 메모리 블록

5: 연산부

7: 데이터 입력부

8: 데이터 입력 단자

9: 입력 데이터 버퍼

13: 데이터 출력부

12: 데이터 입출력 단자

14: 데이터 출력 단자

15: 출력 데이터 드라이버

17, 19: CMOS 인버터

21: 데이터 입출력부

23a, 23b, 23c, 23d: 디코더

25a, 25b, 25c, 25d: I/O 버퍼

27a, 27b, 27c, 27d: 셀렉터

28: 클록 신호 입력 단자

29: 클록 입력부

30: 클록 버퍼

31: 커맨드 입력부

33: 제어부

33a: 초기 설정 커맨드 검출부

35: 어드레스 입력부

36: 어드레스 제어부

38: 어드레스 입력 단자

37: 어드레스 지정부

39: 입력 어드레스 버퍼

41: 어드레스 키 유지부

43: 어드레스 연산부

45: 연산 지정부

47: 연산 선택 어드레스 유지부

49: 연산 지정 신호 생성부

50: 연산 판정 커맨드 입력부

51: 연산 커맨드 신호 버퍼

52: 연산 커맨드 신호 입력 단자

53: 커맨드 판정부

55: 연산 커맨드 신호 유지부

57: 연산 판정 신호 생성부

59: 출력 지연 제어 회로

61: 출력 지연 지정부

63: 출력 제어 어드레스 유지부

65: 출력 지연 신호 생성부

67: 메모리 블록 제어부

69: 출력 제어부

71: 기준 클록 신호 출력부

73: 기준 클록 신호 드라이버

75: 기준 클록 신호 출력 단자

77: 입력 지연 지정부

79: 입력 제어 어드레스 유지부

81: 입력 지연 신호 생성부

83: 입력 지연 제어 회로

87: 압축 대상 정보

89: 기본 정보

91: 압축 해제 대상 정보

93: 지시 정보

95: 압축 정보

AD: 입력 데이터 관련 어드레스

BA: 블록 선택용 어드레스

CA: 셀 선택 어드레스

RA: 판독 어드레스

ID: 입력 데이터

OD: 연산 결과 데이터

RD: 판독 데이터

본 발명은 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법에 관한 것이다.

DVC(디지털 비디오 카메라)나 DSC(디지털 스틸 카메라) 혹은 휴대 전화 기기 등의 전자 장치는 최근 눈부신 기술 진보를 이루어 오고 있다. 이에 따라 이들 전 자 장치에서 취급되는 화상의 사이즈나 화질은 대형화나 고선명화의 요구가 높아지고 있다. 또한, 통신 네트워크상에서 이들 화상 정보를 전송하기 위해서는 충분히 넓은 대역폭(브로드밴드)을 구비한 전송로가 필요하다. 그러나 전자 장치에 탑재되는 기억 장치의 용량에는 한도가 있으며 또한 통신 채널의 대역폭에도 한계가 있기 때문에, 데이터 자체의 대역폭을 억제하는 압축 기술에 주목이 집중되고 있다.

동화상의 압축은 화면을 복수의 블록으로 분할하여 인접 블록끼리의 화상의 차[공간적(Spatial)인 용장성(冗長性)]를 검출하거나 전후의 프레임끼리의 화상의 움직임의 차[시간적(Temporal)인 용장성]를 검출하여 용장 부분을 삭제함으로써 행해진다. H. 264(MPEG-4 AVC) 등에서는 보다 고도의 압축 알고리즘이 채용되고 있어 압축 장치의 처리 속도의 향상이 요구되고 있다.

[특허문헌 1] 일본 특허 공개 제2003-208303호 공보

[특허문헌 2] 일본 특허 공개 평성 제08-305625호 공보

[특허문헌 3] 일본 특허 공개 평성 제01-171191호 공보

용장 부분의 삭제에 의한 동화상의 압축에서는 소정의 반도체 기억 장치(반도체 메모리)에 기록된 화상 정보로부터 복수의 블록(또는 프레임)의 데이터를 판독하여 판독된 데이터끼리의 차를 검출하기 때문에, 반도체 기억 장치에 대한 다수 회의 액세스가 발생한다. 이 때문에, 기억 장치를 제어하는 제어 장치의 부담이 증가하는 문제가 발생하고 있다. 현재 상태의 범용 메모리를 이용하여 대용량 데이터를 소정 시간 내에 처리하기 위해서는 반도체 기억 장치의 동작 주파수를 높여 단 위 시간당의 처리 횟수를 늘리는 것 이외에 해결책이 없다. 그러나 이 방법에서는 반도체 기억 장치 및 그 제어 장치 등을 실장하는 기판 설계의 난이도가 높아진다는 문제가 발생한다.

특허문헌 1에는 논리 연산을 행하는 연산 기능부를 메모리 셀마다 갖는 반도체 메모리 장치가 개시되어 있다. 특허문헌 2에는 메모리 셀 내에 유지된 데이터끼리를 연산하는 연산 처리 기능을 가진 반도체 메모리가 개시되어 있다. 또한, 특허문헌 3에는 입력된 데이터와 기억 수단으로부터 판독된 데이터를 연산하여 얻은 연산 결과 데이터를 다시 기억 수단에 송출하는 연산 기능을 가진 기억 소자가 개시되어 있다. 그러나 이들 모든 문헌에는 액세스 횟수를 감소시켜 제어 장치의 부담을 저감시키는 동시에 기판 설계를 용이하게 하는 기술은 개시되어 있지 않다.

본 발명의 목적은 액세스 횟수를 감소시켜 제어 장치의 부담을 저감시키는 동시에 기판 설계가 용이해지는 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법을 제공하는 것에 있다.

상기 목적은 외부로부터 입력 데이터가 입력되는 데이터 입력부와, 데이터를 기억하는 기억부와, 상기 입력 데이터와 상기 기억부로부터 판독된 판독 데이터로 소정의 연산 처리를 행하는 연산부와, 상기 연산부에서 얻어진 연산 결과 데이터를 상기 외부에 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 기억 장치에 의해 달성된다.

또한, 상기 목적은 연산부에 연산 처리를 시키지 않는 연산 불처리 커맨드에 관련시켜 외부로부터 입력된 제1 데이터를 기억부에 기억하고, 상기 연산부에 소정의 연산 처리를 시키는 연산 처리 커맨드에 관련시킨 제2 데이터를 상기 외부로부터 입력하며, 상기 연산 처리 커맨드에 기초하여 상기 제2 데이터와 상기 기억부로부터 판독한 상기 제1 데이터의 연산 처리를 상기 연산부에서 실행하고, 상기 연산 처리 커맨드의 입력 시점으로부터 소정 시간 경과후에 상기 연산 처리에 의해 얻어진 연산 결과 데이터를 상기 외부에 출력하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법에 의해 달성된다.

또한 상기 목적은 기본 정보와, 상기 기본 정보와 압축 대상 정보로부터 얻어진 압축 해제 대상 정보를 이용하여 작성된 지시 정보를 압축해서 압축 정보를 작성하고, 상기 압축 정보로부터 추출된 상기 지시 정보에 기초하여 작성된 상기 압축 해제 대상 정보를 압축 해제해서 상기 압축 대상 정보를 복원하는 반도체 집적 회로 시스템에 있어서, 연산 불처리 커맨드에 관련시켜 입력된 상기 압축 대상 정보와 연산 처리 커맨드에 관련시켜 입력된 상기 기본 정보의 연산 처리에 의한 상기 압축 해제 대상 정보의 작성과, 상기 압축 정보로부터 추출되고 연산 불처리 커맨드에 관련시켜 입력된 상기 압축 해제 대상 정보와 연산 처리 커맨드에 관련시켜 입력된 상기 기본 정보의 상기 연산 처리에 의한 상기 압축 대상 정보의 복원에 상기 본 발명 중 어느 하나의 반도체 기억 장치가 이용되는 것을 특징으로 하는 반도체 집적 회로 시스템에 의해 달성된다.

본 발명의 일실시 형태에 의한 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법에 대해서 도 1 내지 도 30을 이 용하여 설명한다. 우선, 본 실시 형태에 의한 반도체 기억 장치의 기본 원리에 대해서 도 1을 이용하여 설명한다. 도 1은 본 실시 형태에 의한 반도체 기억 장치(1)의 개략의 구성을 나타내고 있다. 도 1에서는 이해를 쉽게 하기 위해서 반도체 기억 장치(1) 내부의 데이터를 파선의 프레임으로 둘러싸 나타내고 있다. 또, 도 2 이후에서도 반도체 기억 장치(1) 내부의 데이터를 동일한 방법으로 나타낸다.

도 1에 도시한 바와 같이 반도체 기억 장치(1)는 외부로부터의 입력 데이터(ID)가 입력되는 데이터 입력부(7)와, 복수의 메모리 셀(도시하지 않음)을 구비하여 데이터를 기억하는 기억부(3)와, 데이터 입력부(7)에 입력된 입력 데이터(ID)와 기억부(3)로부터 판독된 판독 데이터(RD)로 소정의 연산 처리를 행하는 연산부(5)와, 연산부(5)에서 얻어진 연산 결과 데이터(OD)를 외부에 출력하는 데이터 출력부(13)를 갖고 있다.

데이터 입력부(7)는 외부로부터의 입력 데이터(ID)가 입력되는 데이터 입력 단자(8)와, 데이터 입력 단자(8)에 입력된 입력 데이터(ID)를 일시 유지하는 입력 데이터 버퍼(9)를 갖고 있다. 데이터 입력 단자(8)는 입력 데이터(ID)용의 4개의 입력 단자(D0 내지 D3)를 갖고 있다.

데이터 출력부(13)는 연산부(5)에서 얻어진 연산 결과 데이터(OD)를 출력하는 출력 데이터 드라이버(15)와, 출력 데이터 드라이버(15)로부터의 연산 결과 데이터(OD)를 외부에 출력하는 데이터 출력 단자(14)를 갖고 있다. 데이터 출력 단자(14)는 연산 결과 데이터(OD)용의 4개의 출력 단자(Q0 내지 Q3)를 갖고 있다. 본원에서는 4비트 데이터용의 입출력 단자를 예로 들어 설명하지만, 외부로부터 병렬로 입력되는 비트 수(n)에 따른 수의 입력 단자(D0 내지 Dn-1)나 외부에 대하여 병렬로 출력하는 비트 수(n)에 따른 수의 데이터 출력 단자(Q0 내지 Qn-1)를 갖고 있으면 된다.

다음에, 반도체 기억 장치(1)의 기본 동작에 대해서 설명한다. 4비트의 입력 데이터(ID)(예컨대, 「0101」)는 외부로부터 데이터 입력부(7)를 통해 연산부(5)에 입력된다. 4비트의 판독 데이터(RD)(예컨대, 「0110」)는 기억부(3)로부터 판독되어 연산부(5)에 입력된다. 연산부(5)는 입력 데이터(ID)와 판독 데이터(RD)의 연산 처리[예컨대, 배타적 논리합(EXOR)]를 행하여 4비트의 연산 결과 데이터(OD)(=「0011」)를 데이터 출력부(13)에 출력한다. 데이터 출력부(13)는 연산 결과 데이터(OD)를 외부에 출력한다.

이와 같이 본 실시 형태의 기본 원리에 따른 반도체 기억 장치(1)는 장치 내에 연산부(5)를 갖고 있기 때문에, 기억부(3)에 기억된 소정의 데이터를 반도체 기억 장치(1)의 외부에 출력하는 일 없이 장치 내에서 입력 데이터와의 연산 처리를 행할 수 있다. 이에 따라 반도체 기억 장치(1)에의 액세스 횟수를 감소시켜 반도체 기억 장치(1)를 제어하는 제어 장치의 부담을 저감시킬 수 있다. 또한 반도체 기억 장치(1)에의 액세스 횟수가 감소하여 단위 시간당의 처리 능력이 향상되기 때문에, 반도체 기억 장치(1) 및 그 제어 장치의 동작 주파수를 낮게 할 수 있다. 이에 따라 반도체 기억 장치(1)를 실장하는 기판의 설계가 용이해진다. 또한 본 기본 원리에 의한 반도체 기억 장치(1)는 연산 결과 데이터(OD)를 기억부(3)에 저장하지 않고서 데이터 출력부(13)에 직접 송출하기 때문에, 연산 결과 데이터의 고속 축차 출력이 가능해진다.

다음에 본 실시 형태에 의한 반도체 기억 장치에 대해서 도 2 내지 도 29를 이용하여 보다 상세히 설명한다. 우선, 반도체 기억 장치(1)의 개략 구성에 대해서 도 2 내지 도 4a 및 도 4b를 이용하여 설명한다. 도 2는 반도체 기억 장치(1)의 개략 구성을 나타낸 기능 블록도이다. 도 2에 도시한 바와 같이 반도체 기억 장치(1)는 입력 데이터를 기록하거나 기억한 데이터를 판독하는 기억부(3)를 갖고 있다. 기억부(3)는 복수(도 2에서는 4개)의 논리 메모리 블록(3a, 3b, 3c, 3d)으로 구성되어 있다.

또한 반도체 기억 장치(1)는 데이터 입출력부(21), 클록 입력부(29), 커맨드 입력부(31), 제어부(33), 어드레스 입력부(35) 및 어드레스 제어부(36)를 갖고 있다.

클록 입력부(29)에는 예컨대 외부 클록 신호(CLK)와 클록 인에이블 신호(CKE)(모두 도시하지 않음)가 외부로부터 공급된다. 클록 입력부(29)는 예컨대 외부 클록 신호(CLK)의 상승 엣지에 동기하여 내부 클록 신호(CLK1)를 발생시키고, 외부 클록 신호(CLK)의 하강 엣지에 동기하여 내부 클록 신호(CLK1)에 대하여 위상이 180° 어긋난 내부 클록 신호(CLK2)를 발생시키도록 되어 있다.

예컨대, 클록 인에이블 신호(CKE)가 활성화 레벨일 때, 내부 클록 신호(CLK1, CLK2)는 기억부(3)에 공급된다. 또, 내부 클록 신호(CLK1, CLK2), 클록 인에이블 신호(CKE)는 클록 입력부(29)로부터 커맨드 입력부(31), 제어부(33), 어드레스 입력부(35), 어드레스 제어부(36) 및 데이터 입출력부(21) 각각에 공급되도록 되어 있다.

커맨드 입력부(31)에는 외부로부터 여러가지 제어 신호(예컨대, 일반적으로 칩 셀렉트 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 기록 인에이블 신호(/WE) 등)가 입력된다. 여기서 "/"는 신호 레벨이 로우(L)에서 활성화되는 것을 나타내고 있다.

제어부(33)는 이들 제어 신호의 조합에 의해 반도체 기억 장치(1)의 동작을 제어하는 여러가지 커맨드를 검출하고 그 커맨드에 기초하여 소정의 제어 신호를 생성한다. 생성된 제어 신호는 셀렉터(27a 내지 27d) 및 I/O 버퍼(25a 내지 25d), 연산부(5), 어드레스 제어부(36), 디코더(23a 내지 23d) 등에 입력되도록 되어 있다.

또한 제어부(33)는 예컨대 복수의 연산 결과 데이터를 연속해서 출력할 때의 출력 순서의 설정이나 판독 커맨드의 접수 시점으로부터 소정 클록 수(예컨대, 1, 2 또는 3클록분)만큼 지연시켜 데이터를 출력시키는 레이턴시(Latency)를 설정할 수 있게 되어 있다.

어드레스 입력부(35)는 입력된 어드레스 신호(A0 내지 An)(본 예에서는 n=4)를 일시 유지하면서 디코더(23a 내지 23d) 및 어드레스 제어부(36)에 출력하도록 되어 있다. 도 2의 예에서는 입력한 어드레스의 상위 2비트(A0 및 A1)가 논리 메모리 블록(3a 내지 3d)의 블록 선택용 어드레스로서 사용되고 있다.

논리 메모리 블록(3a 내지 3d) 및 셀렉터(27a 내지 27d), I/O 버퍼(25a 내지 25d)는 제어부(33) 및 어드레스 제어부(36)로부터 출력된 소정의 제어 신호로 활성 화/비활성화가 제어된다.

데이터 입출력부(21)에는 입출력 데이터(DQ0 내지 DQn)(본 예에서는 n=4)가 입력된다. 데이터 입출력부(21)는 연산부(5) 혹은 셀렉터(27a 내지 27d) 및 I/O 버퍼(25a 내지 25d) 사이에서 기록/판독 데이터의 입출력을 행하여, 논리 메모리 블록(3a 내지 3d)에 데이터를 기록하거나 논리 메모리 블록(3a 내지 3d)으로부터 데이터를 판독하기 위해 기록용 및 판독용의 n 비트 병렬의 양방향 버스 라인(2)을 갖고 있다. 이 양방향 버스 라인(2)은 논리 메모리 블록(3a 내지 3d) 각각의 셀렉터(27a 내지 27d) 및 I/O 버퍼(25a 내지 25d)에 접속되어 있다.

논리 메모리 블록(3a, 3b, 3c, 3d)은 동일한 기능을 갖고 있지만, 예컨대 논리 메모리 블록(3a)을 입력 데이터 저장용 제1 메모리 블록으로 하고 논리 메모리 블록(3b, 3c, 3d)을 데이터 판독용 제2 메모리 블록으로 하면, 외부로부터 데이터 입출력부(21)에 입력된 입력 데이터는 어드레스 입력부(35)에 입력된 어드레스를 디코더(23a)에서 디코드하여 제1 메모리 블록(3a) 내에 저장된다.

또한, 제2 메모리 블록(3b 내지 3d) 내의 소정의 판독 데이터는 어드레스 입력부(35)에 입력된 어드레스를 디코더(23b, 23c, 23d)에서 디코드하여 결정된다. 예컨대, 제2 메모리 블록(3b), I/O 버퍼(25b) 및 셀렉터(27b)가 활성화되면, 제2 메모리 블록(3b) 내의 소정의 메모리 셀군에 저장되어 있던 데이터는 판독 데이터로서 I/O 버퍼(25b), 셀렉터(27b) 및 양방향 버스 라인(2)을 통해 연산부(5)에 입력된다.

제어부(33) 및 어드레스 제어부(36)는 입력 데이터, 판독 데이터 및 연산 결 과 데이터가 소정의 타이밍으로 전송되도록 제1 메모리 블록(3a)과 제2 메모리 블록(3b 내지 3d)과 I/O 버퍼(25a 내지 25d)와 셀렉터(27a 내지 27d)를 적절히 제어하도록 되어 있다. 제어부(33) 및 어드레스 제어부(36) 등은 클록 입력부(29)에 입력된 클록 신호에 동기하여 동작하도록 되어 있다.

연산부(5)는 판독 데이터와 입력 데이터 사이에서 소정의 연산 처리를 행하여 양방향 버스 라인(2)을 통해 연산 결과 데이터를 데이터 입출력부(21)에 출력한다. 나중에 상세히 설명하지만, 연산부(5)는 제2 메모리 블록(3b, 3c, 3d)으로부터 각각 판독된 판독 데이터와 입력 데이터를 각각 연산 처리하여 소정의 순서로 연산 결과 데이터를 연속해서 데이터 입출력부(21)에 출력할 수 있도록 되어 있다. 또한 연산부(5)는 예컨대 논리합, 논리곱 혹은 배타적 논리합 등의 복수 종류의 연산 처리 기능을 가져, 예컨대 제어부(33)에 구비된 연산 지정부(도시하지 않음)로부터 출력된 연산 지정 신호에 기초하여 그 복수 종류의 연산 처리의 하나를 선택할 수 있게 되어 있다. 또한 연산부(5)는 입력 데이터와 판독 데이터의 연산을 행하지 않고서 판독 데이터를 출력하는 연산 불처리 상태를 선택할 수 있게 되어 있다.

도 3은 데이터 입출력부(21)의 개략 구성을 나타내고 있다. 도 3에 도시한 바와 같이 데이터 입출력부(21)는 예컨대 외부로부터의 입력 데이터가 입력되는 데이터 입력 단자와 연산부(5)로부터 출력된 연산 결과 데이터를 외부에 출력하는 데이터 출력 단자가 공통화된 데이터 입출력 단자(12)와, 입력 데이터 버퍼(9)와, 데이터 출력 드라이버(15)를 갖고 있다. 데이터 입출력 단자(12)는 예컨대 4비트의 입력 데이터(ID)의 입력과, 4비트의 연산 결과 데이터(OD)의 출력이 가능하도록 4 개의 단자(DQ0 내지 DQ3)로 구성되어 있다.

도 4a 및 도 4b는 기억부(3) 내에 예컨대 매트릭스형으로 배치된 복수의 메모리 셀 중 1개의 메모리 셀의 회로 구성예를 나타내고 있다. 도 4a는 다이내믹 랜덤 액세스 메모리(DRAM)의 메모리 셀을 나타내고, 도 4b는 스태틱 랜덤 액세스 메모리(SRAM)의 메모리 셀을 나타내고 있다. 도 4a에 도시한 바와 같이 DRAM의 메모리 셀은 게이트 단자가 워드선(WL)에 접속된 액세스 트랜지스터(T1)와, 액세스 트랜지스터(T1)를 통해 한쪽 전극이 비트선(BL)에 접속되고 다른 쪽 전극이 소정의 전압 출력 단자에 접속된 용량(C1)을 갖고 있다. 용량(C1)의 다른 쪽 전극에는 그 전압 출력 단자로부터 출력된 전압(VPL)이 인가된다. 그 메모리 셀에서는 용량(C1)의 한쪽 전극이 기억 노드(N1)가 된다. DRAM의 메모리 셀에서는 용량(C1)에 "1" 또는 "0"의 데이터가 기억된다. 액세스 트랜지스터(T1)를 통해 용량(C1)과 비트선(BL) 사이에서 판독 및 기록의 데이터 전송이 행해진다.

도 4b에 나타내는 바와 같이 SRAM의 메모리 셀은 상보형 금속 산화물 반도체(CMOS) 인버터(17, 19)를 갖고 있다. CMOS 인버터(17)는 부하 소자인 P형 MOS 트랜지스터(T2)와 N형 MOS 트랜지스터(T3)가 전원(VDD)과 기준 전위(접지) 사이에 직렬로 접속되어 구성된다. CMOS 인버터(19)는 부하 소자인 P형 MOS 트랜지스터(T4)와 N형 MOS 트랜지스터(T5)가 전원(VDD)과 접지 사이에 직렬로 접속되어 구성된다. CMOS 인버터(17, 19)의 각 출력, 즉 기억 노드(N1, N2)의 각 전위가 서로 다른 CMOS 인버터(19, 17)의 입력, 즉 N형 MOS 트랜지스터(T3, T5)의 각 게이트 입력으로 되어 있다. CMOS 인버터(17)의 기억 노드(N1)는 게이트 단자가 워드선(WL)에 접 속된 액세스 트랜지스터(T6)를 통해 비트선(/BL)에 접속되어 있다. CMOS 인버터(19)의 기억 노드(N2)는 게이트 단자가 워드선(WL)에 접속된 액세스 트랜지스터(T7)를 통해 비트선(BL)에 접속되어 있다. 여기서 "/"는 신호 레벨이 로우(0)에서 활성화되는 것을 나타내고 있다. SRAM의 메모리 셀에서는 한 쌍의 CMOS 인버터(17, 19)에 "1" 또는 "0"의 데이터가 기억된다. 액세스 트랜지스터(T6, T7)를 통해 한 쌍의 CMOS 인버터(17, 19)와 비트선(/BL, BL) 사이에서 판독 및 기록의 데이터 전송이 행해진다. 기억부(3) 내의 메모리 셀의 구조는 DRAM의 메모리 셀이나 SRAM의 메모리 셀이나 어느 것이라도 좋다.

다음에, 도 2에 나타내는 반도체 기억 장치(1)의 각 구성부와 그 변형예 및 반도체 기억 장치(1)의 제어 방법에 대해서 도 5 내지 도 29를 이용하여 설명한다. 도 5는 소정의 판독 데이터의 선택 방법을 설명하는 도면이다. 도 5는 설명을 쉽게 하기 위해 도 2에 나타내는 반도체 기억 장치(1)의 일부 혹은 주요부만을 나타내고 있다. 도 6 이후에서도 필요에 따라서 도 2에 나타내는 구성의 일부 혹은 주요부만을 나타내어 설명한다. 또한 필요에 따라 도 3에서 예시한 데이터 입출력부(21) 대신에 도 1에 예시한 데이터 입력부(7) 및 데이터 출력부(13)를 이용하여 설명한다. 도 5에 나타낸 바와 같이 어드레스 입력부(35)는 소정의 어드레스가 입력되는 어드레스 입력 단자(38)와, 그 소정의 어드레스를 일시 유지하는 입력 어드레스 버퍼(39)를 갖고 있다. 어드레스 입력 단자(38)는 예컨대 4비트의 어드레스가 입력되도록 4개의 단자(A0 내지 A3)로 구성되어 있다. 단자(A0)에는 예컨대 최상위 비트의 데이터가 입력되고 단자(A3)에는 예컨대 최하위 비트의 데이터가 입력된다.

기억부(3) 내의 복수의 메모리 셀(도시하지 않음)로부터 판독 데이터(RD)가 저장된 메모리 셀군을 선택하는 판독 어드레스(RA)는 입력 데이터(ID)에 관련시켜 어드레스 입력부(35)에 입력된 입력 데이터 관련 어드레스(AD)의 복수 비트의 일부와 일치하고, 다른 일부는 입력 데이터 관련 어드레스(AD)의 다른 일부와 일치하지 않게 되어 있다. 도 5에 나타내는 예에서는 입력 데이터 관련 어드레스(AD)와 일치하지 않는 비트(예컨대, 도면 중 파선의 타원으로 나타내는 최상위 비트)를 무시하고, 입력 데이터 관련 어드레스(AD)와 일치하는 비트(011)로 구성되는 셀 선택 어드레스(CA)를 디코더(23)에서 디코드하여 판독 데이터(RD)가 저장된 메모리 셀군이 결정된다.

도 6은 기억부(3)에 입력 데이터(ID)를 기억하고 소정의 판독 데이터(RD)를 판독하는 구성을 나타내고 있다. 도 6에 나타내는 구성에서는 입력 데이터 관련 어드레스(AD)의 최상위 비트가 제1 또는 제2 메모리 블록을 선택하기 위한 블록 선택용 어드레스(BA)로 되어 있다.

도 2의 어드레스 제어부(36) 내에는 입력 데이터 관련 어드레스(AD)의 최상위 비트의 값을 반전시키는 인버터 회로를 구비한 어드레스 지정부(37)가 구비되어 있다. 입력 데이터 관련 어드레스(AD)가 어드레스 입력부(35)로부터 어드레스 제어부(36)에 입력되면, 어드레스 설정부(37)에 의해 입력 데이터 관련 어드레스(AD)의 최상위 비트의 값을 반전시킨 블록 선택용 어드레스(BA)가 생성되고, 그것이 입력 데이터 관련 어드레스(AD)의 하위 3비트와 동일한 값의 셀 선택 어드레스(CA)와 조합되어, 판독 어드레스(RA)가 생성된다.

입력 데이터 관련 어드레스(AD)는 어드레스 제어부(36)로부터 디코더(23a)에 송출되어 디코드되고 입력 데이터 저장용 제1 메모리 블록(3a)에 입력 데이터(ID)가 저장된다. 판독 어드레스(RA)는 어드레스 제어부(36)로부터 디코더(23b)에 송출되어 디코드되고 데이터 판독용 제2 메모리 블록(3b)으로부터 소정의 판독 데이터(RD)가 판독된다. 이와 같이 하여 입력 데이터는 제1 메모리 블록(3a)에 저장되고 판독 데이터는 제2 메모리 블록(3b)으로부터 판독되어 연산부(5)에 보내진다.

어드레스 제어부(36)로부터 입력 데이터 관련 어드레스(AD)와 판독 어드레스(RA)를 거의 동시에 송출 가능하기 때문에, 입력 데이터(ID)의 저장과 판독 데이터(RD)의 판독을 거의 동시에 행할 수 있다. 즉, 본 실시 형태에 의한 반도체 기억 장치(1)는 1개의 입력 데이터 관련 어드레스(AD)에 대하여 입력 데이터 기록용 메모리 블록[제1 메모리 블록(3a)]과 데이터 판독용 메모리 블록[제2 메모리 블록(3b)]을 거의 동시에 지정할 수 있기 때문에, 고속의 데이터 처리가 가능해진다.

다음에, 반도체 기억 장치(1)에서의 데이터 처리 동작에 대해서 도 7을 이용하여 설명한다. 도 7은 도 6의 반도체 기억 장치(1)에서의 입출력 및 연산 처리의 동작을 나타내는 타이밍 차트이다. 도 7의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 커맨드 입력부(31)에 입력된 여러가지 제어 신호에 기초하여 제어부(33)에서 검출된 커맨드(CMD), 데이터 입력부(7)에 입력되는 입력 데이터(Input), 어드레스 입력부(35)에 입력되는 소정의 어드레스(ADD), 제1 메모리 블록(3a)(BLK3a), 제2 메모리 블록(3b)(BLK3b) 및 데이터 출력부(13)로부터 외부에 출력되는 출력 데이터(Output)를 나타내고 있다. 또한 도 7의 좌측으로부터 우측으로 시간 경과를 나타내고 있다.

도 7에 나타낸 바와 같이 각 메모리 블록(3a, 3b)을 활성화시키는 메모리 블록 활성화 커맨드(CMD1)와, 메모리 블록 활성화 커맨드(CMD1)에 관련시킨 입력 데이터(ID) 및 입력 데이터 관련 어드레스(AD)는 클록 신호(CLK)의 상승 엣지에서 래치(latch)되어 반도체 기억 장치(1) 내부에 입력된다. 메모리 블록 활성화 커맨드(CMD1) 및 입력 데이터 관련 어드레스(AD)에 의해 예컨대 각 메모리 블록(3a, 3b)은 동시에 활성화된다. 입력 데이터(ID)는 입력 데이터 관련 어드레스(AD)에 기초하여 제1 메모리 블록(3a)에 기록된다. 판독 데이터(RD)는 판독 어드레스(RA)에 기초하여 제2 메모리 블록(3b)으로부터 판독된다. 연산부(5)는 입력 데이터(ID)와 판독 데이터(RD)를 연산 처리하여 연산 결과 데이터(OD)를 데이터 출력부(13)에 출력한다. 반도체 기억 장치(1)는 판독 데이터(OD)를 출력 데이터(Q)로서 데이터 출력부(13)로부터 외부에 출력한다.

도 8은 어드레스 지정부(37)의 변형예를 나타내고 있다. 본 변형예의 어드레스 지정부(37)는 어드레스 키(AK)를 유지하는 어드레스 키 유지부(41)와, 어드레스 키(AK)와 입력 데이터 관련 어드레스(AD)를 연산 처리하는 어드레스 연산부(43)를 갖고 있다. 어드레스 키 유지부(41)는 예컨대 4비트의 어드레스 키(AK)를 저장하는 어드레스 키 저장부(a)를 갖고 있다. 어드레스 키(AK)의 비트 수는 4비트에 한정되지 않지만 입력 데이터 관련 어드레스(AD)의 비트 수와 동일한 것이 바람직하다. 어드레스 연산부(43)는 어드레스 키(AK)와 입력 데이터 관련 어드레스(AD)로 소정의 연산 처리를 행하여, 셀 선택 어드레스(CA)와 블록 선택용 어드레스(BA)를 조합 시킨 판독 어드레스(RA)를 출력한다. 본 변형예의 어드레스 연산부(43)는 예컨대 어드레스 키(AK) 및 입력 데이터 관련 어드레스(AD)의 각 비트 데이터를 각각 입력으로 하는 EXOR 게이트 회로를 4개 조합한 구성을 갖고 있다.

예컨대, 입력 데이터 관련 어드레스(AD)의 최상위 비트를 블록 선택용 어드레스(BA)로서 이용하기 위해서는 어드레스 키 저장부(a0 내지 a3)에 어드레스 키(AK)(예컨대, 「1000」)를 저장해 둔다. 이로써 어드레스 키(AK)(1000)와 입력 데이터 관련 어드레스(AD)(예컨대, 「1011」)를 어드레스 연산부(43)에서 연산 처리(EXOR)함으로써 판독 어드레스(RA)(0011)를 얻을 수 있다. 이와 같이 어드레스의 최상위 비트를 블록 선택용 어드레스(BA)로서 이용하며, 입력 데이터 관련 어드레스(AD)는 디코더(23a)에 송출되고 디코드되어 데이터 저장용 제1 메모리 블록(3a)에 입력 데이터(ID)가 저장된다. 판독 어드레스(RA)는 디코더(23b)에 송출되고 디코드되어 데이터 판독용 제2 메모리 블록(3b)으로부터 소정의 판독 데이터(RD)가 판독된다.

도 9는 어드레스 지정부(37)의 다른 변형예를 나타내고 있다. 본 변형예의 어드레스 지정부(37)는 반도체 기억 장치(1)의 각종 동작 모드를 초기 설정하는 초기 설정 커맨드에 관련시켜 어드레스 입력부(35)에 입력된 어드레스 키(AK)를 유지할 수 있는 어드레스 키 유지부(41)를 구비한 점에 특징을 갖고 있다. 또한 어드레스 지정부(37)는 도 8에 나타내는 것과 동일한 구성의 어드레스 연산부(43)를 갖고 있다. 어드레스 키 유지부(41)는 어드레스 키(AK)를 래치하는 어드레스 키 래치부(41a)를 갖고 있다. 어드레스 키 유지부(41)는 초기 설정 커맨드 검출부(33a)에 의 해 제어되어 어드레스 키(AK)를 어드레스 키 래치부(41a)에 유지한다. 초기 설정 커맨드 검출부(33a)는 예컨대 도 2에 나타내는 제어부(33)에 구비되어 있다.

반도체 기억 장치(1)는 예컨대 초기 설정 커맨드의 하나로서 어드레스 키(AK)를 지정하는 커맨드(어드레스 키 지정 커맨드)의 입력이 가능하게 되어 있다. 초기 설정 커맨드 검출부(33a)는 초기 설정시에 커맨드 입력부(31)에 입력된 복수의 제어 신호의 논리 레벨의 조합으로부터 어드레스 키 지정 커맨드를 검출하면, 그 제어 신호와 거의 동시에 어드레스 입력부(35)에 입력된 어드레스 키(AK)를 래치하여 유지하도록 어드레스 키 유지부(41)를 제어한다. 이로써 어드레스 키 유지부(41)에 어드레스 키(AK)가 유지되고, 어드레스 지정부(37)는 도 8에 나타낸 어드레스 지정부(37)와 동일한 동작에 의해 블록 선택용 어드레스(BA)와 셀 선택 어드레스(CA)를 조합시킨 판독 어드레스(RA)를 지정할 수 있다.

다음에, 연산부(5)에 대해서 도 10 및 도 11을 이용하여 설명한다. 연산부(5)는 복수 종류의 연산 처리 기능을 갖고 있어 그 복수 종류의 연산 처리의 하나를 선택할 수 있다. 또한 연산부(5)는 입력 데이터(ID)와 판독 데이터(RD)의 연산을 행하지 않고서 판독 데이터(RD)를 출력하는 연산 불처리 상태를 선택할 수 있게 되어 있다.

우선, 복수 종류의 연산 처리의 선택 방법에 대해서 도 10을 이용하여 설명한다. 도 10은 연산부(5)에서의 연산 종류를 지정하는 연산 지정부(45)를 나타내고 있다. 연산 지정부(45)는 어드레스 입력부(35)에 입력된 연산 선택 어드레스를 래치하여 유지하는 연산 선택 어드레스 유지부(47)와, 연산 선택 어드레스로부터 연 산 처리의 하나를 지정하는 연산 지정 신호를 생성하여 연산부(5)에 출력하는 연산 지정 신호 생성부(49)를 갖고 있다. 연산 선택 어드레스 유지부(47)는 어드레스 입력부(35)에 입력된 소정의 어드레스의 적어도 일부가 입력되도록 복수(도 10에서는 4개)의 래치부(o0 내지 o3)로 구성되어 있다. 연산 선택 어드레스는 반도체 기억 장치(1)의 각종 동작 모드를 초기 설정하는 초기 설정 커맨드에 관련시켜 어드레스 입력부(35)에 입력된다.

반도체 기억 장치(1)는 예컨대 초기 설정 커맨드의 하나로서 연산 종류를 지정하는 커맨드(연산 종류 지정 커맨드)를 입력할 수 있도록 되어 있다. 초기 설정 커맨드 검출부(33a)는 초기 설정시에 커맨드 입력부(31)에 입력된 복수의 제어 신호의 논리 레벨의 조합으로부터 연산 종류 지정 커맨드를 검출하면, 그 제어 신호와 거의 동시에 어드레스 입력부(35)에 입력된 연산 선택 어드레스를 래치하여 유지하도록 연산 선택 어드레스 유지부(47)를 제어한다. 이에 따라, 연산 선택 어드레스 유지부(47)에 연산 선택 어드레스가 유지된다. 연산 지정부(45)는 유지된 연산 선택 어드레스에 기초하여 연산 지정 신호 생성부(49)로부터 연산 처리의 하나를 지정하는 연산 지정 신호를 출력한다. 도 10에 나타낸 바와 같이 예컨대 연산부(5)는 연산 지정부(45)로부터 출력된 연산 지정 신호에 의해 연산 종류로서 논리합(OR)을 지정하고, 입력 데이터(ID)(예컨대, 「0101」)와 판독 데이터(RD)(예컨대, 「0110」)의 논리합을 연산하여 연산 결과 데이터(OD)(0111)를 출력한다.

반도체 기억 장치(1)는 기억부(3)와는 별개로 독립된 연산부(5)를 갖고 있기 때문에, 반도체 기판상에서 연산부(5)의 배치 영역을 비교적 자유롭게 확보할 수 있다. 이에 따라 반도체 기억 장치(1)의 레이아웃 설계의 자유도도 향상되기 때문에, EXOR 및 OR 등의 논리 연산 외에 회로 규모가 커지는 가감산 등의 복잡한 연산 처리 기능도 필요에 따라서 용이하게 갖게 할 수 있다.

다음에, 연산부(5)의 연산 불처리 상태의 선택에 대해서 도 11을 이용하여 설명한다. 도 11은 연산부(5)의 연산 처리 또는 연산 불처리를 판정하는 커맨드 판정부(53)를 나타내고 있다. 커맨드 판정부(53)는 외부로부터 입력된 연산 판정 커맨드에 기초하여 연산 처리 또는 연산 불처리를 판정하도록 되어 있다. 커맨드 판정부(53)는 연산 판정 커맨드 입력부(50)에 입력된 복수(도 11에서는 4개)의 연산 커맨드 신호를 래치하여 유지하는 연산 커맨드 신호 유지부(55)와, 연산 커맨드 신호로부터 연산 처리 또는 연산 불처리를 판정하는 연산 판정 신호를 생성하여 연산부(5)에 출력하는 연산 판정 신호 생성부(57)를 갖고 있다. 연산 판정 커맨드 입력부(50)는 예컨대 도 2에 나타내는 커맨드 입력부(31)에 구비되어 있다. 연산 판정 커맨드 입력부(50)는 연산 커맨드 신호 입력 단자(52)와, 연산 커맨드 신호를 일시 유지하는 연산 커맨드 신호 버퍼(51)를 갖고 있다.

연산 커맨드 신호 입력 단자(52)는 복수의 연산 커맨드 신호가 유지되도록 복수(도 11에서는 4개)의 래치부(cmd0 내지 cmd3)로 구성되어 있다. 커맨드 판정부(53)는 연산 커맨드 신호 입력 단자(52)의 단자(CMD0 내지 CMD3)에 입력되어 버퍼(51)에 일시 유지된 연산 커맨드 신호의 논리 레벨의 조합으로부터 연산 불처리(NOP)를 검출하면, 연산 불처리를 지정하는 연산 판정 신호를 연산부(5)에 출력한다. 도 11에 나타낸 바와 같이 예컨대 연산부(5)는 커맨드 판정부(53)로부터 출력 된 연산 판정 신호에 의해 연산 불처리를 지정하고 입력 데이터(ID)(예컨대, 「0101」)와 판독 데이터(RD)(예컨대, 「0110」)의 논리 연산을 행하지 않고서 판독 데이터(RD)(0110)를 그대로 출력한다.

연산 커맨드 신호가 예컨대 클록 사이클마다 입력됨으로써 연산부(5)는 클록 사이클마다 연산 처리 상태 또는 연산 불처리 상태를 선택할 수 있다. 또한, 연산 커맨드 신호의 논리 레벨의 조합으로 복수의 연산 종류를 설정함으로써 연산부(5)는 클록 사이클마다 연산 종류를 바꾸거나 혹은 연산 불처리 상태를 선택할 수 있다. 도 11에 나타내는 예에서는 4비트의 연산 커맨드 신호가 입력 가능하기 때문에, 연산 불처리 상태 외에 15종류의 연산 종류를 설정하는 것이 가능해진다.

다음에, 데이터 입출력부(21)[데이터 출력부(13)]로부터의 연산 결과 데이터(OD)의 출력 타이밍에 대해서 도 12 및 도 13을 이용하여 설명한다. 도 12는 연산 결과 데이터(OD)의 출력 타이밍을 제어하는 출력 지연 제어부의 구성을 나타내고 있다. 도 13은 연산 결과 데이터(OD)의 출력 타이밍의 일례를 나타내고 있다.

도 12에 나타낸 바와 같이 출력 지연 제어부는 반도체 기억 장치(1)의 각종 동작 모드를 초기 설정하는 초기 설정 커맨드에 관련시켜 어드레스 입력부(35)에 입력된 출력 제어 어드레스를 유지하여 출력 지연을 지정하는 출력 지연 지정부(61)와, 출력 지연 지정부(61)로부터의 출력 지연 신호에 기초하여 연산 결과 데이터(OD)의 출력 타이밍을 제어하는 출력 지연 제어 회로(59)를 갖고 있다. 출력 지연 지정부(61)는 출력 제어 어드레스를 래치하여 유지하는 출력 제어 어드레스 유지부(63)와, 출력 제어 어드레스로부터 출력 지연을 지정하는 출력 지연 신호를 생 성하여 출력 지연 제어 회로(59)에 출력하는 출력 지연 신호 생성부(65)를 갖고 있다. 출력 제어 어드레스 유지부(63)는 복수 비트의 출력 제어 어드레스를 래치할 수 있도록 복수(도 12에서는 4비트)의 래치부(q0 내지 q3)로 구성되어 있다.

반도체 기억 장치(1)는 예컨대 초기 설정 커맨드의 하나로서 출력 타이밍을 설정하는 커맨드(출력 제어 커맨드)의 입력이 가능하게 되어 있다. 초기 설정 커맨드 검출부(33a)는 초기 설정시에 커맨드 입력부(31)에 입력된 복수의 제어 신호의 논리 레벨의 조합으로부터 출력 제어 커맨드를 검출하면, 그 제어 신호와 거의 동시에 어드레스 입력부(35)에 입력된 출력 제어 어드레스를 래치하여 유지하도록 출력 지연 지정부(61)를 제어한다. 이에 따라 출력 제어 어드레스 유지부(63)에 출력 제어 어드레스가 유지된다. 출력 지연 지정부(61)는 유지된 출력 제어 어드레스에 기초하여 출력 지연 신호 생성부(65)로부터 출력 지연 신호를 출력 지연 제어 회로(59)에 출력한다. 출력 지연 제어 회로(59)는 출력 지연 신호에 기초하여 연산 결과 데이터(OD)의 출력 타이밍을 제어한다. 연산 결과 데이터(OD)의 출력 타이밍은 지연 시간 또는 클록 지연으로서 지정된다.

도 13은 연산 결과 데이터(OD)의 출력 타이밍을 클록 지연으로서 지정한 경우의 반도체 기억 장치(1)의 타이밍 차트이다. 도 13의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 커맨드 입력부(31)에 입력된 여러가지 제어 신호에 기초하여 제어부(33)에서 검출된 커맨드(CMD), 클록 지연이 2(Latency=2) 및 클록 지연이 3(Latency=3)에서 데이터 출력부(13)로부터 외부에 출력되는 출력 데이터(Output)를 나타내고 있다.

초기 설정시의 출력 제어 커맨드에서의 복수의 제어 신호의 논리 레벨의 조합에 의해 클록 지연(본 예에서는 레이턴시가 2 또는 3)이 결정된다. 도 13에 나타낸 바와 같이 소정의 커맨드로서 출력 제어 커맨드(CMD2)가 클록 신호(CLK)의 상승 엣지에서 래치되어 반도체 기억 장치(1) 내부에 입력된다. 반도체 기억 장치(1)는 출력 제어 커맨드(CMD2)의 입력으로부터 2클록 후(Latency=2) 또는 3클록 후(Latency=3)에 클록 신호(CLK)의 상승 엣지에 동기시켜 판독 데이터(OD)를 출력 데이터(Q)로서 데이터 출력부(13)로부터 외부에 출력한다.

또한, 연산 결과 데이터(OD)[출력 데이터(Q)]의 출력 타이밍을 지연 시간으로서 지정한 경우에는 출력 제어 커맨드(CMD2)의 입력으로부터 지정된 지연 시간 경과 후에 연산 결과 데이터(OD)가 데이터 출력부(13)로부터 외부에 출력된다.

다음에, 기억부(3)로부터 판독한 복수의 판독 데이터와 입력 데이터의 연산 처리에 대해서 도 14 내지 도 21을 이용하여 설명한다. 도 14는 반도체 기억 장치(1)의 개략 구성의 일부를 나타내고 있다. 도 14에서 기억부(3) 내의 논리 메모리 블록(3a, 3b, 3c, 3d)은 동일한 기능을 갖고 있지만, 설명의 편의상 논리 메모리 블록(3a)을 데이터 저장용 제1 메모리 블록으로 하고 논리 메모리 블록(3b, 3c, 3d)을 데이터 판독용 제2 메모리 블록으로 한다.

도 14에 나타낸 바와 같이 제2 메모리 블록(3b, 3c, 3d)은 2비트의 블록 선택용 어드레스(BA)로 선택되도록 되어 있다. 예컨대, 입력 데이터 관련 어드레스(AD)의 상위 2비트가 블록 선택용 어드레스(BA)로 지정되고 하위 2비트가 셀 선택 어드레스(CA)로 지정되어 있다.

어드레스 지정부(37a)는 입력 데이터 관련 어드레스(AD)의 상위 2비트(A0, A1)의 값을 그대로 디코더(23a)에 입력하도록 구성되어 있다. 이 때문에, 디코더(23a)에는 입력 데이터 관련 어드레스(AD)(예컨대 「1011」)와 동일한 값이 입력되고 제1 메모리 블록(3a)에 입력 데이터(ID)(예컨대, 「0101」)가 기록된다.

어드레스 지정부(37b)는 입력 데이터 관련 어드레스(AD)의 최상위 비트(A0)의 값을 반전시켜 디코더(23b)에 입력하고, 상위 비트(A1)의 값을 그대로 디코더(23b)에 입력하도록 구성되어 있다. 입력 데이터 관련 어드레스(AD)의 값이 예컨대 「1011」이라고 하면, 디코더(23b)에는 판독 어드레스(RAb)로서 「0011」이 입력되고 제2 메모리 블록(3b)으로부터 판독 데이터(RDb)(예컨대, 「0110」)가 출력된다.

어드레스 지정부(37c)는 입력 데이터 관련 어드레스(AD)의 최상위 비트(A0)의 값을 그대로 디코더(23c)에 입력하고 상위 비트(A1)의 값을 반전시켜 디코더(23c)에 입력하도록 구성되어 있다. 이 때문에, 디코더(23c)에는 판독 어드레스(RAc)로서 「1111」이 입력되고 제2 메모리 블록(3c)으로부터 판독 데이터(RDc)(예컨대, 「1111」)가 출력된다.

어드레스 지정부(37d)는 입력 데이터 관련 어드레스(AD)의 상위 2비트(A0, A1)의 값을 반전시켜 디코더(23d)에 입력하도록 구성되어 있다. 이 때문에, 디코더(23d)에는 판독 어드레스(RAd)로서 「0111」이 입력되고 제2 메모리 블록(3d)으로부터 판독 데이터(RDd)(예컨대, 「0000」)가 출력된다.

디코더(23b 내지 23d) 각각에는 입력 데이터 관련 어드레스(AD)에 기초하는 각 판독 어드레스(RDb 내지 RDd)가 거의 동시에 입력되고 제2 메모리 블록(3b, 3c, 3d)은 데이터 판독용 메모리 블록으로서 거의 동시에 선택된다. 제2 메모리 블록(3b, 3c, 3d)은 소정의 순서에 따라 연산부(5)에 대하여 판독 데이터(RDb, RDc, RDd)를 각각 출력한다. 연산부(5)는 판독 데이터(RDb, RDc, RDd)와 입력 데이터(ID)를 각각 연산 처리(예컨대 EXOR)하여 연산 결과 데이터(ODb, ODc, ODd)를 소정의 순서로 출력한다. 데이터 출력부(13)는 연산부(5)에서 얻어진 연산 결과 데이터(ODb, ODc, ODd)를 그 소정 순서로 외부에 연속해서 출력한다.

다음에, 도 14에 나타내는 반도체 기억 장치(1)의 동작 타이밍에 대해서 도 15 내지 도 18을 이용하여 설명한다. 도 15 내지 도 18은 반도체 기억 장치(1)에서의 데이터 입출력 동작을 나타내는 타이밍 차트이다. 도 15 내지 도 18에서 각 도면의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK)[도 17 및 도 18에서는 2개의 클록 신호(CLK1, CLK2)], 제어부(33)에서 검출된 커맨드(CMD), 클록 지연이 2(Latency=2) 및 3(Latency=3)에서의 출력 데이터(Output), 데이터 입력부(7)에 입력되는 입력 데이터(Input) 및 어드레스 입력부(35)에 입력되는 어드레스(ADD)를 나타내고 있다.

도 15는 반도체 기억 장치(1)의 제1 동작 타이밍을 나타내고 있다. 제1 동작 타이밍은 연산 결과 데이터(ODb, ODc, ODd)가 클록 신호(CLK)의 상승 엣지 또는 하강 엣지 중 어느 한쪽에만 동기하여 연속해서 출력되는 점에 특징을 갖고 있다. 도 15는 연산 결과 데이터(ODb, ODc, ODd)가 클록 신호(CLK)의 상승 엣지에 동기하여 출력되는 동작 타이밍을 예시하고 있다. 또, 연산 결과 데이터(ODb, ODc, ODd)가 출력되는 순서는 도 15에 나타내는 순서에 한정되지 않는다.

도 16은 반도체 기억 장치(1)의 제2 동작 타이밍을 나타내고 있다. 제2 동작 타이밍은 홀수 번째에 출력되는 연산 결과 데이터(OD)와 짝수 번째에 출력되는 연산 결과 데이터(OD)가 클록 신호(CLK)의 상승 엣지 및 하강 엣지 중 어느 한쪽으로서 서로 다른 엣지에 동기하여 연속해서 출력되는 소위 DDR(더블 데이터 레이트)에 의한 데이터 출력인 점에 특징을 갖고 있다. 도 16에 나타낸 바와 같이 예컨대 홀수 번째에 출력되는 연산 결과 데이터(ODb, ODd)는 클록 신호(CLK)의 상승 엣지에 동기하여 출력되고, 짝수 번째에 출력되는 연산 결과 데이터(ODc)는 클록 신호(CLK)의 하강 엣지에 동기하여 출력된다. 이로써 도 15에 나타내는 경우[소위 SDR(싱글 데이터 레이트)]의 절반의 시간으로 데이터 출력을 행할 수 있다.

도 17은 반도체 기억 장치(1)의 제3 동작 타이밍을 나타내고 있다. 제3 동작 타이밍은 홀수 번째에 출력되는 연산 결과 데이터와 짝수 번째에 출력되는 연산 결과 데이터가 클록 입력부(29)로부터의 클록 신호(CLK1)와 클록 신호(CLK1)에 대하여 위상이 반전된 반전 클록 신호(CLK2)의 어느 한쪽으로서 서로 다른 클록 신호에 동기하여 연속해서 출력되는 점에 특징을 갖고 있다. 도 17에 나타낸 바와 같이 예컨대 홀수 번째에 출력되는 연산 결과 데이터(ODb, ODd)는 클록 신호(CLK1)의 상승 엣지에 동기하여 출력되고, 짝수 번째에 출력되는 연산 결과 데이터(ODc)는 반전 클록 신호(CLK2)의 상승 엣지에 동기하여 출력된다. 본 동작 타이밍에 의해서도 DDR 방식의 데이터 출력을 행할 수 있다.

도 18은 반도체 기억 장치(1)의 제4 동작 타이밍을 나타내고 있다. 제4 동작 타이밍은 홀수 번째에 출력되는 연산 결과 데이터와 짝수 번째에 출력되는 연산 결 과 데이터가 차동 클록 신호(CLK1, CLK2)의 제1 및 제2 교차점 중 어느 한쪽으로서 서로 다른 교차점에 동기하여 연속해서 출력되는 점에 특징을 갖고 있다. 도 18에 나타낸 바와 같이 예컨대 홀수 번째에 출력되는 연산 결과 데이터(ODb, ODd)는 클록 신호(CLK1)의 상승 엣지와 클록 신호(CLK2)의 하강 엣지가 교차하는 제1 교차점에 동기하여 출력되고, 짝수 번째에 출력되는 연산 결과 데이터(ODc)는 클록 신호(CLK1)의 하강 엣지와 클록 신호(CLK2)의 상승 엣지가 교차하는 제2 교차점에 동기하여 출력된다. 본 동작 타이밍에 의해서도 DDR 방식의 데이터 출력을 행할 수 있다.

다음에, 도 14에 나타내는 반도체 기억 장치(1)의 변형예에 대해서 도 19를 이용하여 설명한다. 본 변형예의 제1 메모리 블록(3a)은 입력 데이터를 기록하는 것뿐만 아니라 저장한 데이터를 판독하도록 되어 있으며, 제1 메모리 블록(3a)으로부터 판독된 판독 데이터(RDa)와 입력 데이터(ID)를 연산부(5)에서 연산 처리할 수 있는 점에 특징을 갖고 있다. 판독 데이터(RDa)는 입력 데이터(ID)의 기록 전에 제1 메모리 블록(3a)에 이미 기록되어 있던(저장되어 있던) 데이터이다. 본 변형예의 반도체 기억 장치(1)에서는 제1 메모리 블록(3a)으로부터 판독된 판독 데이터(RDa) 및 제2 메모리 블록(3b, 3c, 3d)으로부터 각각 판독된 판독 데이터(RDb, RDc, RDd)와 입력 데이터(ID)의 연산 결과 데이터(ODa 및, ODb, ODc, ODd)를 데이터 출력부(13)로부터 소정의 순서로 연속해서 외부에 출력하도록 되어 있다. 연산 결과 데이터(ODa, ODb, ODc, ODd)는 도 15 내지 도 18에 나타내는 어느 하나의 동작 타이밍으로 출력된다.

다음에, 도 14에 나타내는 반도체 기억 장치(1)의 다른 변형예에 대해서 도 20 및 도 21을 이용하여 설명한다. 본 변형예의 반도체 기억 장치(1)는 동시에 선택되고 또한 동시에 데이터 판독이 가능한 제1 메모리 블록(3a) 및 제2 메모리 블록(3b, 3c, 3d)이 소정의 지연 시간 또는 클록 지연으로 활성화되는 점에 특징을 갖고 있다. 그 소정의 지연 시간 또는 소정의 클록 지연은 예컨대 초기 설정시의 커맨드에 의해 지정된다.

도 20은 본 변형예의 반도체 기억 장치(1)의 개략 구성의 일부를 나타내고 있다. 도 20에 나타낸 바와 같이 본 변형예의 반도체 기억 장치(1)는 제1 메모리 블록(3a) 및 제2 메모리 블록(3b, 3c, 3d)의 활성화 순서와, 연산 결과 데이터(ODa, ODb, ODc, ODd)의 출력 순서를 제어하는 메모리 블록 제어부(67)를 갖고 있다. 메모리 블록 제어부(67)는 각 메모리 블록(3a, 3b, 3c, 3d)의 활성화 및 연산 결과 데이터(ODa, ODb, ODc, ODd)의 출력을 제어하는 소정의 제어 신호를 출력하도록 되어 있다. 그 소정의 제어 신호는 예컨대 클록 입력부(29)로부터의 클록 신호(CLK)에 동기하여 출력된다. 클록 입력부(29)는 클록 신호 입력 단자(28)와, 예컨대 입력된 클록 신호의 파형을 정형하는 클록 버퍼(30)를 갖고 있다.

도 21은 반도체 기억 장치(1)의 제5 동작 타이밍을 나타내고 있다. 도 21의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 커맨드 입력부(31)에 입력된 여러가지 제어 신호에 기초하여 제어부(33)에서 검출된 커맨드(CMD), 데이터 입력부(7)에 입력되는 입력 데이터(Input), 어드레스 입력부(35)에 입력되는 어드레스(ADD), 제1 메모리 블록(3a)(BLK3a), 제2 메모리 블록(3b, 3c, 3d)(BLK3b, BLK3c, BLK3d) 및 클록 지연이 3(Latency=3)으로 설정된 출력 데이터(Output)를 나타내고 있다.

도 21에 나타낸 바와 같이 각 메모리 블록(3a, 3b, 3c, 3d)을 순차 활성화시키는 메모리 블록 활성화 커맨드(CMD3)와, 메모리 블록 활성화 커맨드(CMD3)에 관련시킨 입력 데이터(ID) 및 입력 데이터 관련 어드레스(AD)는 클록 신호(CLK)의 상승 엣지에서 동시에 래치되어 반도체 기억 장치(1) 내부에 입력된다. 제1 메모리 블록(3a)은 메모리 블록 제어부(67)로부터 출력된 소정의 제어 신호에 의해 메모리 블록 활성화 커맨드(CMD3)의 입력과 동시에 활성화(Active)되어 판독 데이터(RDa)를 연산부(5)에 출력한다. 또한 제2 메모리 블록(3b, 3c, 3d)은 클록 신호(CLK)에 동기하여 메모리 블록 제어부(67)로부터 순차 출력되는 소정의 제어 신호에 의해 순차 활성화되어 판독 데이터(RDb, RDc, RDd)를 연산부(5)에 순차 출력한다.

도 21에서는 클록 지연이 3으로 설정되어 있기 때문에, 판독 데이터(RDa)와 입력 데이터(ID)의 연산 결과 데이터(ODa)는 메모리 블록 활성화 커맨드(CMD3)가 래치되고 나서 3클록 번째에 클록 신호(CLK)에 동기하여 출력 데이터(Q)로서 데이터 출력부(13)로부터 외부에 출력된다. 판독 데이터(RDb, RDc, RDd)와 입력 데이터(ID)의 연산 결과 데이터(ODb, ODc, ODd)는 출력 데이터(Q)로서 클록 신호(CLK)에 동기하여 연산 결과 데이터(ODa)와 연속해서 데이터 출력부(13)로부터 외부에 출력된다. 또, 연산 결과 데이터(ODa, ODb, ODc, ODd)의 출력 타이밍은 클록 지연에 한정되지 않고 지연 시간으로서 설정할 수도 있다.

다음에, 입력 데이터(ID)를 반도체 기억 장치(1)에 입력시키는 입력 타이밍 에 대해서 도 22 및 도 23을 이용하여 설명한다. 도 22는 입력 데이터의 입력 타이밍을 제어하는 입력 지연 제어부의 구성을 나타내고 있다. 도 23은 입력 데이터(Input)의 입력 타이밍을 예시하고 있다. 도 22에 나타낸 바와 같이 입력 지연 제어부는 반도체 기억 장치(1)의 각종 동작 모드를 초기 설정하는 초기 설정 커맨드에 관련시켜 어드레스 입력부(35)에 입력된 입력 제어 어드레스를 유지하여 입력 지연을 지정하는 입력 지연 지정부(77)와, 입력 지연 지정부(77)로부터의 입력 지연 신호에 기초하여 입력 데이터의 입력 타이밍을 제어하는 입력 지연 제어 회로(83)를 갖고 있다. 입력 지연 지정부(77)는 입력 제어 어드레스를 래치하여 유지하는 입력 제어 어드레스 유지부(79)와, 입력 제어 어드레스에 기초하여 입력 지연 신호를 생성하고 입력 지연 제어 회로(83)에 출력하는 입력 지연 신호 생성부(81)를 갖고 있다. 입력 제어 어드레스 유지부(79)는 복수의 입력 제어 어드레스를 래치할 수 있도록 복수(도 22에서는 4개)의 래치부(i0 내지 i3)를 가지고 있다.

반도체 기억 장치(1)는 예컨대 초기 설정 커맨드의 하나로서 입력 타이밍을 설정하는 커맨드(입력 제어 커멘드)의 입력이 가능하게 되어 있다. 초기 설정 커맨드 검출부(33a)는 초기 설정시에 커맨드 입력부(31)에 입력된 복수의 제어 신호의 논리 레벨의 조합으로부터 입력 제어 커맨드를 검출하면, 그 제어 신호와 거의 동시에 어드레스 입력부(35)에 입력된 입력 제어 어드레스를 래치하여 유지하도록 입력 지연 지정부(77)를 제어한다. 이로써 입력 지연 지정부(77)에 입력 제어 어드레스가 유지된다. 입력 지연 지정부(77)는 유지된 입력 제어 어드레스에 기초하여 입력 지연 신호 생성부(81)로부터 입력 지연 신호를 입력 지연 제어 회로(83)에 출력 한다. 입력 지연 제어 회로(83)는 입력 지연 신호에 기초하여 입력 데이터의 입력 타이밍을 제어한다. 입력 데이터의 입력 타이밍은 지연 시간 또는 클록 지연으로서 지정가능하다.

도 23은 입력 데이터의 입력 타이밍을 클록 지연으로서 지정했을 때의 반도체 기억 장치(1)의 동작 타이밍을 예시하고 있다. 도 23의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 커맨드 입력부(31)에 입력된 여러가지 제어 신호에 기초하여 제어부(33)에서 검출된 커맨드(CMD) 및 클록 지연이 2(Latency=2) 및 3(Latency=3)에서의 데이터 입력부(7)에 입력되는 입력 데이터(Input)를 나타내고 있다.

도 23에 나타낸 바와 같이 제어 커맨드(CMD4)가 클록 신호(CLK)의 상승 엣지에서 래치되어 반도체 기억 장치(1) 내부에 입력되면, 입력 데이터(ID)는 제어 커맨드(CMD4)의 입력으로부터 2클록 후 또는 3클록 후에 클록 신호(CLK)의 상승 엣지에서 래치되어 반도체 기억 장치(1) 내부에 입력된다. 또한, 입력 데이터(ID)의 입력 타이밍을 지연 시간으로서 지정한 경우에는 제어 커맨드(CMD4)의 입력으로부터 지정된 지연 시간 경과 후에 입력 데이터(ID)가 반도체 기억 장치(1) 내부에 입력된다.

다음에, 연산 결과 데이터와 동기하여 출력되는 기준 클록 신호에 대해서 도 24 내지 도 26을 이용하여 설명한다. 도 24는 기준 클록 신호를 출력하는 기준 클록 신호 출력부를 구비한 반도체 기억 장치(1)의 개략 구성의 일부를 나타내고 있다. 도 24에 나타낸 바와 같이 반도체 기억 장치(1)는 데이터 출력부(13)로부터의 연산 결과 데이터(OD)(도면에서는 ODb, ODc, ODd를 예시)의 출력 타이밍을 제어하는 출력 제어부(69)와, 출력 제어부(69)로부터 출력되어 연산 결과 데이터(ODb, ODc, ODd)의 출력 타이밍에 동기하는 기준 클록 신호(S)를 출력하는 기준 클록 신호 출력부(71)를 갖고 있다.

출력 제어부(69)는 입력된 클록 신호(CLK)에 기초하여 출력 데이터 드라이버(15)를 제어하여 연산 결과 데이터(ODb, ODc, ODd)의 출력 타이밍을 제어하는 동시에 연산 결과 데이터(ODb, ODc, ODd)의 출력 타이밍에 동기하는 기준 클록 신호(S)를 기준 클록 신호 출력부(71)에 출력한다. 출력 제어부(69)는 연산 결과 데이터(ODb, ODc, ODd)에 지연 시간 또는 클록 지연이 설정되어 있으면, 소정의 커맨드 입력으로부터 그 지연 시간 또는 클록 지연분만큼 지연시켜 기준 클록 신호(S)를 기준 클록 신호 출력부(71)에 출력한다.

기준 클록 신호 출력부(71)는 기준 클록 신호 드라이버(73)와 기준 클록 신호 출력 단자(75)를 갖고 있다. 기준 클록 신호(S)는 기준 클록 신호 출력 단자(75)로부터 연산 결과 데이터(ODb, ODc, ODd)에 동기하여 출력된다. 기준 클록 신호(S)는 예컨대 1바이트(8비트)마다 1개 출력된다.

다음에, 기준 클록 신호(S)의 출력 타이밍에 대해서 도 25 및 도 26을 이용하여 설명한다. 도 25는 기준 클록 신호(S)의 제1 출력 타이밍을 예시하고, 도 26은 기준 클록 신호(S)의 제2 출력 타이밍을 예시하고 있다. 도 25 및 도 26에서 도면의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK)[도 26에서는 차동 클록 신호(CLK1, CLK2)], 커맨드 입력부(31)에 입력된 여러가지 제어 신호에 기초하 여 제어부(33)에서 검출된 커맨드(CMD), 클록 지연이 2(Latency=2)에서의 출력 데이터(Output), 클록 지연이 2(Latency=2)에서의 기준 클록 신호(S), 클록 지연이 3(Latency=3)에서의 출력 데이터(Output), 클록 지연이 3(Latency=3)에서의 기준 클록 신호(S), 데이터 입력부(7)에 입력되는 입력 데이터(Input) 및 어드레스 입력부(35)에 입력되는 어드레스(ADD)를 나타내고 있다.

도 25에 나타낸 바와 같이 제1 출력 타이밍에서는 기준 클록 신호(S)는 모든 출력 데이터(Q)[연산 결과 데이터(ODb, ODc, ODd)]와 상승 엣지 또는 하강 엣지 중 어느 한쪽만이 동기하도록 출력된다. 또한 기준 클록 신호(S)는 설정된 클록 지연으로 출력된다.

도 26에 나타낸 바와 같이 제2 출력 타이밍에서는 예컨대 기준 클록 신호(S)의 상승 엣지가 홀수 번째에 출력되는 출력 데이터(Q)[연산 결과 데이터(ODb, ODd)]와 동기하고, 하강 엣지가 짝수 번째에 출력되는 출력 데이터(Q)[연산 결과 데이터(ODc)]와 동기하여 출력된다. 또한 기준 클록 신호(S)는 설정된 클록 지연으로 출력된다. 제2 출력 타이밍은 도 26에 나타내는 타이밍에 한정되지 않고, 기준 클록 신호(S)의 하강 엣지가 홀수 번째에 출력되는 출력 데이터(Q)[연산 결과 데이터(ODb, ODd)]와 동기하고, 상승 엣지가 짝수 번째에 출력되는 출력 데이터(Q)[연산 결과 데이터(ODc)]와 동기하여 출력되더라도 좋다.

상기한 도 7, 도 15 내지 도 18 및 도 21에 나타낸 반도체 기억 장치의 제어 방법의 적어도 하나를 이용하여 반도체 기억 장치(1)를 제어하는 제어 장치를 이용하면, 반도체 기억 장치(1)에의 액세스 횟수를 감소시켜 그 제어 장치의 부하를 저 감시킨 반도체 집적 회로 시스템을 실현할 수 있다. 또한 그 반도체 집적 회로 시스템을 실현하기 위한 기판 설계도 용이하게 할 수 있다. 또한, 도 7, 도 15 내지 도 18 및 도 21에 나타낸 반도체 기억 장치의 제어 방법을 실현하는 제어 소자와, 반도체 기억 장치(1)와 동일한 기능을 발휘하는 반도체 기억 소자를 동일 기판상에 형성한 반도체 집적 회로는 상기 반도체 집적 회로 시스템과 동일한 효과를 얻을 수 있다.

다음에, 반도체 기억 장치(1)의 다른 제어 방법에 대해서 도 27 내지 도 29를 이용하여 설명한다. 도 27은 반도체 기억 장치(1)의 제6 동작 타이밍을 설명하는 타이밍 차트이다. 도 27의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 제어부(33)에서 검출된 커맨드(CMD), 어드레스 입력부(35)에 입력되는 어드레스(ADD), 데이터 입력부(7)에 입력되는 입력 데이터(Input, Latency=0), 각 논리 메모리 블록(3a, 3b, 3c, 3d)(BLK3a, BLK3b, BLK3c, BLK3d) 및 클록 지연이 3(Latency=3)으로 설정된 출력 데이터(Output)를 나타내고 있다.

도 27에 나타낸 바와 같이 연산부(5)에 연산 처리를 시키지 않는 연산 불처리 커맨드(CMDa)에 각각 관련시킨 입력 데이터(제1 데이터)(IDb, IDc, IDd)와, 입력 데이터(IDb, IDc, IDd)에 관련시킨 입력 데이터 관련 어드레스[ADb(#1001), ADc(#1010), ADd(#1011)]가 순차 입력된다. 입력 데이터(ID)의 입력 타이밍은 Latency=0으로 설정되어 있기 때문에, 각 입력 데이터(IDb, IDc, IDd)는 입력과 거의 동시에 논리 메모리 블록(3b, 3c, 3d)에 각각 기록된다.

연산 불처리 커맨드(CMDa)가 3회 입력된 후에 연산부(5)에 소정의 연산 처리 를 시키는 연산 처리 커맨드(CMDb)에 관련시킨 입력 데이터(제2 데이터)(IDa)와, 입력 데이터(IDa)에 관련시킨 입력 데이터 관련 어드레스(ADa)(#1000)가 입력된다. Latency=0으로 설정되어 있기 때문에, 입력 데이터(IDa)는 입력과 거의 동시에 논리 메모리 블록(제1 메모리 블록)(3a)에 기록되는 동시에 연산부(5)에 출력된다.

한편, 논리 메모리 블록(3b, 3c, 3d)은 연산 처리 커맨드(CMDb)가 입력되면, 입력 데이터(IDa)에 관련시킨 입력 데이터 관련 어드레스(ADa)(#1000)에 기초하여 생성된 판독 어드레스(RAb, RAc, RAd)에 의해 제2 메모리 블록(3b, 3c, 3d)으로서 선택되어, 저장하고 있는 입력 데이터(IDb, IDc, IDd)를 판독 데이터(RDb, RDc, RDd)로서 각각 연산부(5)에 출력한다. 연산부(5)에서 판독 데이터(RDb, RDc, RDd)는 각각 입력 데이터(IDa)와 소정의 연산 처리가 이루어져 연산 결과 데이터(ODb, ODc, ODd)가 출력된다.

출력 데이터(Q)[연산 결과 데이터(ODb, ODc, ODd)]의 출력 타이밍은 Latency=3으로 설정되어 있다. 이 때문에, 연산 결과 데이터(ODb, ODc, ODd)는 이 순서로 연산 처리 커맨드(CMDb)가 입력되고 나서 3클록 후에, 예컨대 클록 신호(CLK)의 상승 엣지에 동기하여 연속해서 출력된다. 또, 연산 결과 데이터(ODb, ODc, OD)의 출력 타이밍은 지연 시간으로서도 설정할 수 있다.

도 28은 반도체 기억 장치(1)의 제7 동작 타이밍을 설명하는 타이밍 차트이다. 도 28의 상단으로부터, 클록 입력부(29)로부터의 클록 신호(CLK), 제어부(33)에서 검출된 커맨드(CMD), 어드레스 입력부(35)에 입력되는 어드레스(ADD), 입력된 어드레스(ADD)에 기초하여 도시하지 않는 어드레스 내부 카운터에서 생성되는 내부 어드레스(ADD')(Internal), 데이터 입력부(7)에 입력되는 입력 데이터(Input, Latency=0), 각 논리 메모리 블록(3a 내지 3d)(BLK3a 내지 BLK3d) 및 클록 지연이 3(Latency=3)으로 설정된 출력 데이터(Output)를 나타내고 있다.

도 28에 나타낸 바와 같이 연산부(5)에 연산 처리를 시키지 않는 연산 불처리 커맨드(CMDa)에 관련시킨 입력 데이터(제1 데이터)(IDb)와, 입력 데이터(IDb)에 관련시킨 입력 데이터 관련 어드레스(ADb)(#1001)가 입력된다. 입력 데이터(IDb)는 입력 데이터 관련 어드레스(ADb)(#1001)로 선택된 논리 메모리 블록(3b)에 Latency=0으로 기록된다. 다음에 클록 신호(CLK)에 동기하여 어드레스 내부 카운터가 카운트 업되어 내부 어드레스(ADD')(#1010)가 생성되고, 내부 어드레스(ADD')(#1010)로 선택된 논리 메모리 블록(3c)에 입력 데이터(제1 데이터)(IDc)가 기록된다. 다음에 마찬가지로 하여 어드레스 내부 카운터에 의해 내부 어드레스(ADD')(#1011)가 생성되고, 내부 어드레스(ADD')(#1011)로 선택된 논리 메모리 블록(3d)에 입력 데이터(제1 데이터)(IDd)가 기록된다.

다음에, 연산부(5)에 연산 처리를 시키는 연산 처리 커맨드(CMDb)에 관련시킨 입력 데이터(IDa)와, 입력 데이터(IDa)에 관련시킨 입력 데이터 관련 어드레스(ADa)(#1000)가 입력된다. Latency=0으로 설정되어 있기 때문에, 입력 데이터(제2 데이터)(IDa)는 입력과 거의 동시에 논리 메모리 블록(제1 메모리 블록)(3a)에 기록되는 동시에 연산부(5)에 출력된다.

이와 같이 연산 불처리 커맨드(CMDa)와, 연산 불처리 커맨드(CMDa)에 관련시킨 입력 데이터(IDb) 및 입력 데이터 관련 어드레스(ADb)가 1회 입력되는 것만으로, 입력 데이터(IDb)에 계속해서 입력되는 입력 데이터(IDc, IDd)도 논리 메모리 블록(3c, 3d)에 기록할 수 있다. 연산 처리 커맨드(CMDb)는 연산 불처리 커맨드(CMDa)의 버스트 기간 경과 후에 입력된다. 본 동작 타이밍에 의한 반도체 기억 장치(1)의 제어 방법은 입력 데이터(IDb, IDc, IDd)가 버스트 동작으로 논리 메모리 블록(3b, 3c, 3d)에 저장되는 점을 제외하고는, 상기 다른 제1 동작 타이밍에 의한 반도체 기억 장치의 제어 방법과 동일하다.

도 29는 반도체 기억 장치(1)의 제8 동작 타이밍을 설명하는 타이밍 차트이다. 도 29의 각 단은 도 28의 각 단과 동일한 것을 가리키고 있다. 본 동작 타이밍 에 의한 반도체 기억 장치의 제어 방법은 도 28에 나타내는 2종류의 커맨드[연산 불처리 커맨드(CMDa) 및 연산 처리 커맨드(CMDb)] 대신에 버스트 입력 연산 처리 커맨드(CMDc)의 입력 후, 버스트 동작에 의해 입력 데이터를 입력하여 연산 처리를 제어하는 점에 특징을 갖고 있다. 연산부(5)는 버스트 입력 연산 처리 커맨드(CMDc)가 입력되고 나서 미리 정한 비트 수에 기초하는 카운트 후에 입력된 입력 데이터와 판독 데이터를 연산 처리하도록 제어된다.

도 29에 나타낸 바와 같이 버스트 입력 연산 처리 커맨드(CMDc)에 관련시킨 입력 데이터(제1 데이터)(IDb)와, 입력 데이터(IDb)에 관련시킨 입력 데이터 관련 어드레스(AD)(#1001)가 입력된다. 입력 데이터(IDb)는 입력 데이터 관련 어드레스(AD)(#1001)로 선택된 논리 메모리 블록(3b)에 Latency=0으로 기록된다. 다음에 클록 신호(CLK)에 동기하여 어드레스 내부 카운터가 카운트 업되어 내부 어드레스(ADD')(#1010)가 생성되고, 내부 어드레스(ADD')(#1010)로 선택된 논리 메모리 블록(3c)에 입력 데이터(제1 데이터)(IDc)가 기록된다. 계속해서 마찬가지로 하여 어드레스 내부 카운터에 의해 내부 어드레스(ADD')(#1011)가 생성되고, 내부 어드레스(ADD')(#1011)로 선택된 논리 메모리 블록(3d)에 입력 데이터(제1 데이터)(IDd)가 기록된다.

다음에, 마찬가지로 하여 어드레스 내부 카운터에 의해 내부 어드레스(ADD')(#1000)가 생성되고, 내부 어드레스(ADD')(#1000)로 선택된 논리 메모리 블록(제1 메모리 블록)(3a)에 입력 데이터(제2 데이터)(IDa)가 기록되는 동시에 연산부(5)에 출력된다.

이와 같이 본 동작 타이밍에서는 클록 신호(CLK)에 동기하여 미리 정해진 버스트 길이(본 예에서는 버스트 길이=4)만큼 연속해서 복수의 입력 데이터(ID)가 입력된다.

한편, 논리 메모리 블록(3b, 3c, 3d)은 입력 데이터(IDa)를 기록하는 내부 어드레스(ADD')(#1000)에 기초하여 생성된 판독 어드레스(RAb, RAc, RAd)에 의해 제2 메모리 블록(3b, 3c, 3d)으로서 선택되어, 저장하고 있는 입력 데이터(IDb, IDc, IDd)를 판독 데이터(RDb, RDc, RDd)로서 각각 연산부(5)에 출력한다. 연산부(5)에 있어서 판독 데이터(RDb, RDc, RDd)는 각각 입력 데이터(IDa)와 소정의 연산 처리가 이루어져 연산 결과 데이터(ODb, ODc, ODd)가 출력된다.

출력 데이터(Q)[연산 결과 데이터(ODb, ODc, ODd)]의 출력 타이밍은 Latency=3으로 설정되어 있다. 이 때문에, 연산 결과 데이터(ODb, ODc, ODd)는 이 순서로 입력 데이터(IDa)가 입력되고 나서 3클록 후에, 예컨대 클록 신호(CLK)의 상승 엣지에 동기하여 연속해서 출력된다. 또, 연산 결과 데이터(ODb, ODc, OD)의 출력 타이밍은 지연 시간으로서도 설정할 수 있다.

이상 설명한 반도체 기억 장치의 제어 방법에서는 마지막에 입력된 입력 데이터(ID)와 판독 데이터(RD) 사이에서 소정의 연산 처리를 행하고 있지만, 판독 데이터와의 사이에서 연산 처리되는 입력 데이터(ID)의 입력 순서는 마지막에 한정되지 않고 어떤 번째에 입력되더라도 좋다.

다음에, 도 27 내지 도 29 중 어느 하나의 반도체 기억 장치의 제어 방법을 실현하는 제어 장치와 반도체 기억 장치(1)를 이용한 반도체 집적 회로 시스템에서 의 동작에 대해서 도 30을 이용하여 설명한다. 반도체 집적 회로 시스템은 기본 정보와, 그 기본 정보와 압축 대상 정보로부터 얻어진 압축 해제 대상 정보를 이용하여 작성된 지시 정보를 압축해서 압축 정보를 작성하고, 그 압축 정보로부터 추출된 지시 정보로부터 작성된 압축 해제 대상 정보를 압축 해제하여 압축 대상 정보를 복원하는 기능을 갖는다. 이러한 반도체 집적 회로 시스템에서 반도체 기억 장치(1)는 압축 해제 대상 정보의 작성과 압축 대상 정보의 복원에 이용된다.

도 30은 반도체 집적 회로 시스템에서의 정보군의 압축 및 복원의 흐름을 예시하고 있다. 우선 소정의 정보군의 압축에 대해서 도 30의 상단의 흐름에 따라서 설명한다. 반도체 집적 회로 시스템의 일구성을 이루는 반도체 기억 장치(1)에는 압축 대상 정보(87)와 기본 정보(89)로 나누어진 정보군이, 예컨대 연산 불처리 커맨드(CMDa1 내지 CMDa7)에 관련시켜 압축 대상 정보(87)가 입력되고, 계속해서 연산 처리 커맨드(CMDb)에 관련시켜 기본 정보(89)가 입력된다. 반도체 기억 장치(1)는 연산부(5)에서 기본 정보(89)와 압축 대상 정보(87)의 연산 처리(EXOR)를 행하여 연산 결과 데이터로서의 압축 해제 대상 정보(91)를 출력한다. 반도체 기억 장치(1)로부터 출력된 압축 해제 대상 정보(91)는 예컨대 반도체 집적 회로 시스템의 일구성을 이루는 정보 압축 장치에 입력된다. 정보 압축 장치는 압축 해제 대상 정보(91)로부터 압축 해제시에 필요한 지시 정보(93)를 작성(ENCODE)하는 동시에 지시 정보(93)에 기본 정보(89)를 추가하여 압축해서 압축 정보(95)를 작성한다. 압축 정보(95)는 압축 대상 정보(87)에 비해 데이터의 용량이 작기 때문에, 정보군의 전송이나 보존이 용이해진다.

다음에, 소정의 정보군의 복원에 대해서 도 30의 하단의 흐름에 따라서 설명한다. 정보 압축 장치는 압축 정보(95)로부터 압축 해제시에 필요한 지시 정보(93)와 기본 정보(89)를 추출하는 동시에 지시 정보(93)로부터 압축 해제 대상 정보(91)를 작성(DECODE)한다. 반도체 기억 장치(1)에는 연산 불처리 커맨드(CMDa1 내지 CMDa7)에 관련시킨 압축 해제 대상 정보(91)와, 연산 처리 커맨드(CMDb)에 관련시킨 기본 정보(89)가 이 순서로 입력된다. 반도체 기억 장치(1)는 연산부(5)에서 기본 정보(89)와 압축 해제 대상 정보(91)의 연산 처리(EXOR)를 행하여 연산 결과 데이터로서의 압축 대상 정보(87)를 복원하여 출력한다.

이상 설명한 바와 같이 반도체 기억 장치(1)를 이용한 반도체 집적 회로 시스템에서는 저장된 정보군을 반도체 기억 장치(1)의 외부에 판독하는 일 없이 소정의 연산 처리를 할 수 있기 때문에, 반도체 기억 장치(1)에의 액세스 횟수가 감소하여 고속의 정보 처리가 가능해진다. 반도체 집적 회로 시스템에서 처리되는 압축 대상이 되는 정보군은 예컨대 동일 프레임의 근접하는 화상 정보 또는 연속하는 프레임의 유사 화상 정보이다. 또한, 반도체 집적 회로 시스템에서 처리되는 압축 해제 대상 정보는 예컨대 동일 프레임의 근접하는 화상 정보 또는 연속하는 프레임의 유사 화상 정보이다.

도 27 내지 도 29 중 어느 하나의 반도체 기억 장치의 제어 방법을 실현하는 제어 소자와, 반도체 기억 장치(1)와 동일한 기능을 발휘하는 반도체 기억 소자를 동일 기판상에 형성한 반도체 집적 회로는, 상기한 정보 압축 장치와 동일한 기능을 발휘하는 정보 압축 회로와의 사이에서 데이터 전송함으로써 상기 반도체 집적 회로 시스템과 동일한 효과를 얻을 수 있다.

이상 설명한 실시 형태에 의한 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템 및 반도체 기억 장치의 제어 방법은 이하와 같이 정리된다.

(부기 1)

외부로부터 입력 데이터가 입력되는 데이터 입력부와,

데이터를 기억하는 기억부와,

상기 입력 데이터와 상기 기억부로부터 판독된 판독 데이터로 소정의 연산 처리를 행하는 연산부와,

상기 연산부에서 얻어진 연산 결과 데이터를 상기 외부에 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 2)

부기 1에 기재한 반도체 기억 장치에 있어서,

상기 입력 데이터에 관련시킨 입력 데이터 관련 어드레스가 입력되는 어드레스 입력부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 3)

부기 2에 기재한 반도체 기억 장치에 있어서,

상기 판독 데이터를 상기 기억부로부터 판독하는 판독 어드레스의 일부는 상기 입력 데이터 관련 어드레스의 해당 일부와 일치하지 않는 것을 특징으로 하는 반도체 기억 장치.

(부기 4)

부기 3에 기재한 반도체 기억 장치에 있어서,

상기 기억부는 복수의 논리 메모리 블록으로 구성되고,

상기 복수의 논리 메모리 블록은,

상기 입력 데이터 관련 어드레스의 상기 일부를 블록 선택용 어드레스로 하여 선택되고, 상기 입력 데이터 관련 어드레스로 상기 입력 데이터를 저장하는 제1 메모리 블록과,

상기 판독 어드레스의 상기 일부를 블록 선택용 어드레스로 하여 선택되고, 상기 판독 어드레스로 상기 판독 데이터를 판독하는 제2 메모리 블록을 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 5)

부기 4에 기재한 반도체 기억 장치에 있어서,

상기 제2 메모리 블록은 복수 비트의 상기 블록 선택용 어드레스를 이용하여 복수 선택되는 것을 특징으로 하는 반도체 기억 장치.

(부기 6)

부기 5에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 복수의 상기 제2 메모리 블록으로부터 판독된 복수의 상기 판독 데이터 각각과 상기 입력 데이터를 연산하여, 각각의 상기 연산 결과 데이터를 소정의 순서로 연속해서 출력하는 것을 특징으로 하는 반도체 기억 장치.

(부기 7)

부기 6에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 상기 입력 데이터를 저장하기 전에 상기 제1 메모리 블록의 상기 입력 데이터 관련 어드레스로부터 판독된 판독 데이터와 상기 입력 데이터를 상기 연산 처리하는 것을 특징으로 하는 반도체 기억 장치.

(부기 8)

부기 7에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 복수의 상기 제2 메모리 블록으로부터 판독된 복수의 상기 판독 데이터와 상기 입력 데이터의 연산 결과 데이터와, 상기 제1 메모리 블록으로부터 판독된 판독 데이터와 상기 입력 데이터의 연산 결과 데이터를 소정의 순서로 연속해서 출력하는 것을 특징으로 하는 반도체 기억 장치.

(부기 9)

부기 1 내지 부기 8 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 복수 종류의 연산 처리가 가능한 것을 특징으로 하는 반도체 기억 장치.

(부기 10)

부기 9에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 장치를 초기 설정하는 초기 설정 커맨드에 관련시켜 상기 어드레스 입력부로부터 입력된 연산 선택 어드레스로 상기 복수 종류의 연산 처리의 하나를 지정하는 것을 특징으로 하는 반도체 기억 장치.

(부기 11)

부기 1 내지 부기 10 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

상기 연산부는 상기 입력 데이터와의 연산을 행하지 않고 상기 판독 데이터를 출력하는 연산 불처리를 선택 가능한 것을 특징으로 하는 반도체 기억 장치.

(부기 12)

부기 11에 기재한 반도체 기억 장치에 있어서,

상기 외부로부터 입력된 연산 판정 커맨드에 기초하여 상기 연산 불처리를 판정하는 커맨드 판정부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 13)

부기 6 또는 부기 8에 기재한 반도체 기억 장치에 있어서,

상기 제1 메모리 블록 및 상기 복수의 제2 메모리 블록의 활성화 순서와, 상기 연산 결과 데이터의 출력 순서를 제어하는 메모리 블록 제어부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 14)

부기 1 내지 부기 13 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

상기 데이터 출력부로부터 출력하는 상기 연산 결과 데이터의 출력 타이밍을 제어하는 출력 제어부와,

상기 연산 결과 데이터의 출력 타이밍에 동기하는 기준 클록 신호를 출력하는 기준 클록 신호 출력부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 15)

부기 1 내지 부기 14 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

장치를 초기 설정하는 초기 설정 커맨드에 관련시켜 상기 어드레스 입력부로 부터 입력된 출력 제어 어드레스에 기초하여 상기 데이터 출력부로부터의 상기 연산 결과 데이터의 출력 타이밍을 지연시키는 출력 지연 제어부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 16)

부기 1 내지 부기 15 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

장치를 초기 설정하는 초기 설정 커맨드에 관련시켜 상기 어드레스 입력부로부터 입력된 입력 제어 어드레스에 기초하여 상기 입력 데이터의 상기 연산부로의 입력 타이밍을 지연시키는 입력 지연 지정부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 17)

부기 1 내지 부기 16 중 어느 한 항에 기재한 반도체 기억 장치에 있어서,

상기 데이터 입력부와 상기 데이터 출력부를 공통화시킨 데이터 입출력부를 포함하는 것을 특징으로 하는 반도체 기억 장치.

(부기 18)

연산부에 연산 처리를 시키지 않는 연산 불처리 커맨드에 관련시켜 외부로부터 입력된 제1 데이터를 기억부에 기억하고,

상기 연산부에 소정의 연산 처리를 시키는 연산 처리 커맨드에 관련시킨 제2 데이터를 상기 외부로부터 입력하며,

상기 연산 처리 커맨드에 기초하여 상기 제2 데이터와 상기 기억부로부터 판독한 상기 제1 데이터의 연산 처리를 상기 연산부에서 실행하고,

상기 연산 처리 커맨드의 입력 시점으로부터 소정 시간 경과 후에 상기 연산 처리에 의해 얻어진 연산 결과 데이터를 상기 외부에 출력하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.

(부기 19)

부기 18에 기재한 반도체 기억 장치의 제어 방법에 있어서,

상기 연산 불처리 커맨드 및 상기 연산 처리 커맨드의 입력 대신에

소정의 처리 커맨드를 입력하고,

상기 소정의 처리 커맨드에 관련시켜 외부로부터 입력된 제1 데이터를 기억부에 기억하며,

상기 처리 커맨드의 입력으로부터 소정 시간 후에 상기 제2 데이터를 입력하고,

상기 제2 데이터와 상기 제1 데이터의 연산 처리를 상기 연산부에서 실행하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.

(부기 20)

기본 정보와, 상기 기본 정보와 압축 대상 정보로부터 얻어진 압축 해제 대상 정보를 이용하여 작성된 지시 정보를 압축해서 압축 정보를 작성하고, 상기 압축 정보로부터 추출된 상기 지시 정보에 기초하여 작성된 상기 압축 해제 대상 정보를 압축 해제해서 상기 압축 대상 정보를 복원하는 반도체 집적 회로 시스템에 있어서,

연산 불처리 커맨드에 관련시켜 입력된 상기 압축 대상 정보와 연산 처리 커 맨드에 관련시켜 입력된 상기 기본 정보의 연산 처리에 의한 상기 압축 해제 대상 정보의 작성과,

상기 압축 정보로부터 추출되고 연산 불처리 커맨드에 관련시켜 입력된 상기 압축 해제 대상 정보와 연산 처리 커맨드에 관련시켜 입력된 상기 기본 정보의 상기 연산 처리에 의한 상기 압축 대상 정보의 복원에 부기 1 내지 부기 17 중 어느 한 항에 기재한 반도체 기억 장치가 이용되는 것을 특징으로 하는 반도체 집적 회로 시스템.

본 발명에 따르면, 액세스 횟수가 감소하여 제어 장치의 부담이 저감되는 동시에 기판 설계가 용이해지는 반도체 기억 장치와 이것을 이용한 반도체 집적 회로 시스템을 실현할 수 있다.

Claims

외부로부터 입력 데이터가 입력되는 데이터 입력부와,

데이터를 기억하는 기억부와,

상기 입력 데이터와 상기 기억부로부터 판독된 판독 데이터로 소정의 연산 처리를 행하는 연산부와,

상기 연산부에서 얻어진 연산 결과 데이터를 상기 외부에 출력하는 데이터 출력부

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 입력 데이터에 관련시킨 입력 데이터 관련 어드레스가 입력되는 어드레스 입력부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 판독 데이터를 상기 기억부로부터 판독하는 판독 어드레스의 일부는 상기 입력 데이터 관련 어드레스의 해당 일부와 일치하지 않는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 기억부는 복수의 논리 메모리 블록으로 구성되고,

상기 복수의 논리 메모리 블록은,

상기 입력 데이터 관련 어드레스의 상기 일부를 블록 선택용 어드레스로 하 여 선택되고, 상기 입력 데이터 관련 어드레스로 상기 입력 데이터를 저장하는 제1 메모리 블록과,

상기 판독 어드레스의 상기 일부를 블록 선택용 어드레스로 하여 선택되고, 상기 판독 어드레스로 상기 판독 데이터를 판독하는 제2 메모리 블록을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제2 메모리 블록은 복수 비트의 상기 블록 선택용 어드레스를 이용하여 복수 선택되는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 연산부는 복수의 상기 제2 메모리 블록으로부터 판독된 복수의 상기 판독 데이터 각각과 상기 입력 데이터를 연산하여, 각각의 상기 연산 결과 데이터를 소정의 순서로 연속해서 출력하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 연산부는 복수 종류의 연산 처리가 가능한 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 제1 메모리 블록 및 상기 복수의 제2 메모리 블록의 활성화 순서와, 상기 연산 결과 데이터의 출력 순서를 제어하는 메모리 블록 제어부를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
연산부에 연산 처리를 시키지 않는 연산 불처리 커맨드에 관련시켜 외부로부터 입력된 제1 데이터를 기억부에 기억하는 단계와,

상기 연산부에 소정의 연산 처리를 시키는 연산 처리 커맨드에 관련시킨 제2 데이터를 상기 외부로부터 입력하는 단계와,

상기 연산 처리 커맨드에 기초하여 상기 제2 데이터와 상기 기억부로부터 판독한 상기 제1 데이터의 연산 처리를 상기 연산부에서 실행하는 단계와,

상기 연산 처리 커맨드의 입력 시점으로부터 소정 시간 경과후에 상기 연산 처리에 의해 얻어진 연산 결과 데이터를 상기 외부에 출력하는 단계

를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
기본 정보와, 상기 기본 정보와 압축 대상 정보로부터 얻어진 압축 해제 대상 정보를 이용하여 작성된 지시 정보를 압축해서 압축 정보를 작성하고, 상기 압축 정보로부터 추출된 상기 지시 정보에 기초하여 작성된 상기 압축 해제 대상 정보를 압축 해제해서 상기 압축 대상 정보를 복원하는 반도체 집적 회로 시스템에 있어서,

연산 불처리 커맨드에 관련시켜 입력된 상기 압축 대상 정보와 연산 처리 커맨드에 관련시켜 입력된 상기 기본 정보의 연산 처리에 의한 상기 압축 해제 대상 정보의 작성과,

상기 압축 정보로부터 추출되고 연산 불처리 커맨드에 관련시켜 입력된 상기 압축 해제 대상 정보와 연산 처리 커맨드에 관련시켜 입력된 상기 기본 정보의 상기 연산 처리에 의한 상기 압축 대상 정보의 복원에 제1항 내지 제8항 중 어느 한 항에 기재한 반도체 기억 장치가 이용되는 것을 특징으로 하는 반도체 집적 회로 시스템.