JPH06111011A

JPH06111011A - 画像メモリアクセス方式

Info

Publication number: JPH06111011A
Application number: JP25777192A
Authority: JP
Inventors: Hidefumi Matsuura; 英文松浦
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-09-28
Filing date: 1992-09-28
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】構成が簡易であり、然も高速のデータ処理に
よって演算結果を得ることが出来る画像処理回路におけ
る画像メモリアクセス方式を提供する。【構成】画像プロセッサ１が画像メモリ４をアクセス
する方式において、画像プロセッサ１が発するアドレス
信号に基づいて画像メモリ４をランダムにアクセスする
通常アクセスモードと、画像プロセッサ１が発するアド
レス信号に基づいて画像メモリ４からデータを読み出す
と共に、読み出したデータは演算回路６へ供給して所定
サイクルからなる演算を施し、該演算回路６の出力を直
接に画像プロセッサ１へ供給する特殊アクセスモードと
を有し、特殊アクセスモードでは、画像プロセッサ１
は、前記所定サイクルの期間だけ遅延した時間軸にて、
演算回路６から得られるデータを取り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオカメラ等から供
給される画像データを記憶する画像メモリを具えて、該
画像データに対して、ノイズ除去、特徴抽出等の画像処
理を施す画像処理回路において、画像メモリをアクセス
する方式に関するものである。

【０００２】

【従来の技術】従来の画像処理回路には、図４に示す如
く画像メモリ(21)及びメモリ制御回路(20)からなる複数
の画像メモリ装置(17)(18)(19)が装備されている。これ
らの画像メモリ装置は、汎用バス(22)及び画像専用バス
(23)を介して演算処理回路(16)と連結され、該演算処理
回路(16)によって、画像メモリ(21)内の任意の矩形領域
の画像データに対して所定の演算処理が施される。又、
汎用バス(22)には、マスターとなるＣＰＵ(15)が接続さ
れている。

【０００３】ＣＰＵ(15)は、画像メモリ(21)と演算処理
回路(16)の間のデータ転送に際して、処理対象となる画
像メモリ(21)内の矩形領域を規定する水平及び垂直方向
のデータ転送数、及び開始アドレスを設定すると共に、
リード／ライトの種別を設定した後、演算処理回路(16)
に対して演算処理の内容を指定する。その後、メモリ制
御回路(20)へ転送開始指令を発することにより、画像専
用バス(23)を用いた高速の画像データ転送が実行される
のである。

【０００４】尚、画像メモリから高速に矩形領域を読み
出して演算処理を行う方式については、例えば、工業調
査会「画像処理応用技術」に記載されており、画像メモ
リの矩形領域の読出しに関しては、特開平３−２９４２
号公報〔G06F12/00〕に提案されている。

【０００５】ところで、近年の半導体技術の進歩によ
り、画像処理をターゲットとした画像プロセッサ(例え
ばＤＳＰ：Digital Signal Processor)が開発されてい
る。従って、図４に示すＣＰＵ(15)として斯種画像プロ
セッサを用いれば、高速の画像処理を実現出来る。

【０００６】

【発明が解決しようとする課題】しかしながら、画像プ
ロセッサはある程度、汎用的に構成されているため、ユ
ーザの用途にあった高速処理を行いたい場合、乗算器や
加算器からなる専用の演算回路が必要となる。例えば、
ＤＳＰは内部にＡＬＵを備え、高速に積和演算が可能で
あるが、３×３の空間フィルタ処理を実現しようとする
と、１画素について９回の積和演算が必要となり、これ
を１チップのＤＳＰで実現した場合、リアルタイムの演
算が困難となる問題がある。

【０００７】又、図４に示す回路において、メモリ制御
回路(20)が発生するアドレス信号によって、画像メモリ
(21)の矩形領域単位のアクセスを可能とした場合、演算
処理回路(16)による演算結果は、再度、他の画像メモリ
(21)に書き込んだ後、ＣＰＵ(15)が該画像メモリ(21)か
ら演算結果を読み出す必要がある。従って、演算結果が
得られるまでに時間がかかる問題があった。

【０００８】更に又、矩形領域単位でのアクセスを実現
するには、メモリ制御回路(20)の構成が複雑となる問題
があった。

【０００９】本発明の目的は、構成が簡易であり、然も
高速のデータ処理によって演算結果を得ることが出来る
画像メモリアクセス方式を提供することである。

【００１０】

【課題を解決する為の手段】そこで本発明では、画像メ
モリのアドレシングは画像プロセッサが行い、画像メモ
リより読み出されたデータを、専用回路である演算回路
を経由して画像プロセッサに入力することにより、高速
処理を実現した。

【００１１】本発明に係る画像メモリアクセス方式は、
画像プロセッサ(１)が発するアドレス信号に基づいて画
像メモリ(４)をランダムにアクセスする通常アクセスモ
ードと、画像プロセッサ(１)が発するアドレス信号に基
づいて画像メモリ(４)からデータを読み出すと共に、読
み出したデータは演算回路(６)へ供給して所定サイクル
からなる演算を施し、該演算回路(６)の出力を直接に画
像プロセッサ(１)へ供給する特殊アクセスモードとを有
している。そして、特殊アクセスモードでは、画像プロ
セッサ(１)は、前記所定サイクルの期間だけ遅延した時
間軸にて、演算回路(６)から得られるデータを取り込む
のである。

【００１２】

【作用】通常アクセスモードでは、画像プロセッサ(１)
が発するアドレス信号がメモリ制御回路(３)へ供給され
て、該メモリ制御回路(３)の制御によって画像メモリ
(４)の所定アドレスへデータが書き込まれ、或いは所定
アドレスからデータが読み出される。該データは、画像
プロセッサ(１)へ返送される。

【００１３】一方、特殊アクセスモードでは、画像プロ
セッサ(１)が発するアドレス信号は同様にメモリ制御回
路(３)へ供給されて、画像メモリ(４)がアクセスされる
が、画像メモリ(４)から読み出されたデータは演算回路
(６)へ供給され、所定の演算が施される。そして、その
演算結果は、画像メモリ(４)或いは他のメモリへは格納
されず、直接に画像プロセッサ(１)へ返送されることに
なる。

【００１４】この際、演算回路(６)では所定サイクルの
処理が施されるから、演算回路(６)への入力データと演
算回路(６)からの出力データには一定のタイムラグが生
じることになるが、画像プロセッサ(１)には、演算回路
(６)の出力が、画像メモリ(４)に対するアクセスよりも
前記所定サイクル分だけ遅延した時間軸にて取り込まれ
る。従って、画像プロセッサ(１)は、あたかも演算回路
(６)による演算結果が画像メモリ(４)に格納されている
如く、画像メモリ(４)をアクセスすれば、所期の演算結
果が得られることになる。

【００１５】これによって特殊アクセスモードでは、画
像プロセッサ(１)は、演算回路(６)からのデータに基づ
いて次の演算を行うというパイプライン処理が可能にな
り、高速処理が実現されるのである。

【００１６】

【発明の効果】本発明に係る画像メモリアクセス方式に
おいて、画像プロセッサ(１)がアドレス信号を発する構
成であるから、メモリ制御回路(３)の構成が複雑となる
ことはない。又、演算回路(６)による演算結果は、メモ
リを経由することなく直接に画像プロセッサ(１)へ取り
込まれるから、高速処理が可能である。

【００１７】

【実施例】図１は本発明を実施した画像処理回路を示
し、図２は該回路の動作を表わすタイムチャートであ
る。以下、これらの図に基づき、本発明の一実施例につ
いて説明する。

【００１８】図１に示す如く、画像プロセッサ(１)は、
アドレスバス(Ａ)、データバス(Ｄ)及び、制御バス(Ｃ)
を駆動する。ここで、制御バスは、アドレスの確定期間
を示す'*AS'信号、アクセスのリード／ライトを識別す
るための'*WR'信号、データの確定期間を示す'*DS'信
号、アクセスしたデバイスからの応答信号である'*XAC
K'信号等から構成される。

【００１９】画像プロセッサ(１)にはアドレスデコーダ
(２)が接続される。該アドレスデコーダ(２)は、画像プ
ロセッサ(１)のアドレス(Ａ)及び制御信号(Ｃ)に基づい
て、画像メモリ(４)の選択信号(*MCS)を発生する。メモ
リ制御回路(３)は、画像プロセッサ(１)からのアドレス
信号(Ａ)、制御信号(Ｃ)及びアドレスデコーダ(２)から
のメモリ選択信号(*MCS)に基づいて、画像メモリ(４)へ
のメモリ制御信号を出力するものである。

【００２０】メモリ制御信号は、ダイナミックＲＡＭか
らなる画像メモリ(４)のロー・アドレス・ストローブ信
号(*RAS)、カラム・アドレス・ストローブ信号(*CAS)、
アウトプット・イネーブル信号(*OE)、ライト・イネー
ブル信号(*WE)及びアドレス信号(MA)から構成される。
又、メモリ制御回路(３)は、同じ行のアクセスであれば
高速ページモードでアクセスするように構成されてい
る。

【００２１】画像メモリ(４)には、図示省略する外部機
器より画像データが入力され、該画像メモリ(４)は画像
プロセッサ(１)によってアクセスされる。

【００２２】更に画像プロセッサ(１)にはＩ／Ｏ(12)が
接続されており、画像プロセッサ(１)によってアクセス
され、モード選択信号(SEL)を出力する。該'SEL'信号
は、画像プロセッサ(１)が画像メモリ(４)をアクセスす
るモードの選択信号であり、SEL＝Ｌのときはランダム
アクセスを行なう通常アクセスモード、SEL＝Ｈのとき
は後述の特殊アクセスモードとなる。

【００２３】画像プロセッサ(１)と画像メモリ(４)の出
力端の間には双方向バスドライバ(８)が介在し、画像プ
ロセッサ(１)が通常アクセスモードにて画像メモリ(４)
をアクセスする場合(SEL=L)にはイネーブルとなり、リ
ード時は画像メモリ(４)から画像プロセッサ(１)へ向け
て、ライト時は画像プロセッサ(１)から画像メモリ(４)
へ向けてデータが流れる。

【００２４】双方向バスドライバ(８)はゲート(９)から
の信号によって制御されている。該ゲート(９)は、SEL
＝０の場合における画像メモリアクセス時に'Ｌ'とな
り、遅延回路(７)をイネーブル状態にする。

【００２５】次に、メモリアクセスを司どる回路構成に
ついて説明する。画像メモリ(４)の出力端にはラッチ回
路(５)が接続されており、画像メモリ(４)から読み出さ
れたデータ(MDT)を'*CAS'の立上りエッジでラッチす
る。ラッチされたデータ(In_DT)は演算回路(６)へ力さ
れる。

【００２６】演算回路(６)には、メモリ制御回路(３)か
らの'*CAS'信号を遅延回路(７)より１サイクル遅延させ
て作成した'CLK'信号が供給され、演算回路(６)は該'CL
K'信号に同期して演算を行う。該演算回路(６)の出力
は、所定クロック数の遅延時間をおいて出力される。該
出力データ'Out_DT'は、バスドライバ(10)を介して画像
プロセッサ(１)に読み込まれる。

【００２７】バスドライバ(10)は、SEL＝Ｈの場合にお
いて画像メモリ(４)をリードしたとき、イネーブルとな
るようにゲート(11)によって制御されている。即ち、画
像プロセッサ(１)がSEL＝Ｈとして、画像メモリ(４)を
リードした場合、画像メモリ(４)のデータは画像プロセ
ッサ(１)へ直接に入力されるのではなく、演算回路(６)
を経由することにより、例えばフィルタ処理等のデータ
加工が施されて所定時間経過後に、画像プロセッサ(１)
へ入力されることになる。

【００２８】次に、上記の動作を図２のタイムチャート
を用いて説明する。尚、本実施例では演算回路(６)での
処理時間に対応する遅延クロック数を４とする。従っ
て、画像プロセッサ(１)には、５サイクル後(５クロッ
ク後)に、演算処理されたデータが入力される構成にな
っている。又、画像プロセッサ(１)が画像メモリ(４)の
水平方向の８画素に対して演算処理を施す場合を考え
る。

【００２９】先ず、画像プロセッサ(１)が画像メモリ
(４)をリードすると、'*MCS'信号と'*MRD'信号により('
*MRD'信号は、'*MCS'＝Ｌ、'*DS'＝Ｌ、且つ'WR'＝Ｈの
ときＬとなる)、メモリ制御回路(３)は、画像メモリ
(４)へ'*RAS'信号、'*CAS'信号等を出力して、リード処
理のための信号を発生する。但し'*OE'信号、'*WE'信
号、'MA'信号は図示省略する。

【００３０】画像メモリ(4)から読み出された画像デー
タ(MDT)は、ラッチ回路(５)にて'*CAS'信号の立上りで
ラッチされ、'In_DT'信号となって、演算回路(6)へ入力
される。演算回路(6)では、４クロックの演算時間が必
要なため、画像プロセッサ(1)のアクセスに対して、正
しいデータは５サイクル後に入力されることになる。従
って、最初の５個のデータは無効なデータであり、これ
らのデータは画像プロセッサ(1)側では無視する処理が
必要である。尚、図２中の'＊'の記号は、無効なデータ
であることを示しており、期間'ｃ'にて得られるデータ
が有効である。

【００３１】図２に記号'ａ'で示す期間は、画像メモリ
(４)中の演算を施さんとする画素のアドレスによって、
画像メモリ(４)をアクセスしている期間であり、記号'
ｂ'で示す期間は、演算回路(６)にて遅延したデータを
吐き出すためのダミーアクセスの期間を示している。

【００３２】'*XACK'信号は、前述の如くメモリ制御回
路(３)から画像プロセッサ(１)への応答信号であるか
ら、画像プロセッサ(１)は、'*XACK'＝Ｌとなるまで、
演算処理サイクルを延長する。

【００３３】図３は、画像プロセッサ(１)が実行すべき
ソフトウエア処理の内容を示しており、ステップＳ１〜
Ｓ５にて、前述の５個の無効なデータを無視する手続き
が実行され、フラグＦ＝１となった後、演算処理が所定
回数だけ行なわれ(Ｓ６、Ｓ７)、更に、前述のダミーア
クセスの期間にも演算処理が続行されるのである(Ｓ８
〜Ｓ10)。

【００３４】上述の如く、本発明に係る画像メモリアク
セス方式によれば、画像プロセッサ(１)が、画像メモリ
(４)からデータを読み出して、画像処理演算を行う場合
において、画像メモリの出力が演算回路に入力されて演
算処理された結果が、画像プロセッサ(１)へ直接に入力
されるため、高速処理が可能となる。

【００３５】又、メモリ制御回路(３)の構成において
は、画像メモリ(４)のデータを演算回路(６)に対して入
出力するためのアドレス発生回路は不要であり、回路規
模の縮小が可能となる。

【００３６】上記実施例の説明は、本発明を説明するた
めのものであって、特許請求の範囲に記載の発明を限定
し、或は範囲を減縮する様に解すべきではない。又、本
発明の各部構成は上記実施例に限らず、特許請求の範囲
に記載の技術的範囲内で種々の変形が可能であることは
勿論である。

【図面の簡単な説明】

【図１】本発明を実施すべき画像処理回路の構成を示す
ブロック図である。

【図２】該回路の動作を表わすタイムチャートである。

【図３】画像プロセッサにおける遅延処理を表わすフロ
ーチャートである。

【図４】従来の画像処理回路の構成を示すブロック図で
ある。

【符号の説明】

(１) 画像プロセッサ (３) メモリ制御回路 (４) 画像メモリ (６) 演算回路 (８) 双方向バスドライバ (10) バスドライバ

Claims

【特許請求の範囲】

【請求項１】画像プロセッサ(１)が画像メモリ(４)を
アクセスする方式において、画像プロセッサ(１)が発す
るアドレス信号に基づいて画像メモリ(４)をランダムに
アクセスする通常アクセスモードと、画像プロセッサ
(１)が発するアドレス信号に基づいて画像メモリ(４)か
らデータを読み出すと共に、読み出したデータは演算回
路(６)へ供給して所定サイクルからなる演算を施し、該
演算回路(６)の出力を直接に画像プロセッサ(１)へ供給
する特殊アクセスモードとを有し、特殊アクセスモード
では、画像プロセッサ(１)は、前記所定サイクルの期間
だけ遅延した時間軸にて、演算回路(６)から得られるデ
ータを取り込むことを特徴とする画像メモリアクセス方
式。