JPH05174571A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 いわゆるインタフェース整合機能を有するデ
ュアルポートメモリ等の半導体装置を実現し、デュアル
ポートメモリを含む画像システム等のシステム構成を最
適化する。 【構成】 デュアルポートメモリＤＰＭのＲＡＭポート
のランダム入出力回路ＲＩＯに設けられる出力バッファ
ＲＯＢ０〜ＲＯＢ７を比較的絶対値の小さな電源電圧Ｖ
ＣＣ１により動作させ、そのＳＡＭポートのシリアル入
出力回路ＳＩＯに設けられる出力バッファＳＯＢ０〜Ｓ
ＯＢ７を比較的絶対値の大きな電源電圧ＶＣＣ２により
動作させるとともに、電源電圧ＶＣＣ１及びＶＣＣ２を
それぞれ個別の外部端子を介して供給する。これによ
り、デュアルポートメモリのインタフェースを、画像シ
ステムのプロセッサ側及びディスプレイ側に設けられそ
の入出力レベルが異なる複数の装置のインタフェースに
適合させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＲＡＭポート（ランダムアクセスポート）及びＳ
ＡＭポート（シリアルアクセスポート）を備えるデュア
ルポートメモリ等に利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】ＲＡＭポート及びＳＡＭポートを備え、
例えば、画像システム等において文字又は図形等をディ
スプレイに表示するための画像メモリ（画像用フレーム
バッファメモリ）として用いられるデュアルポートメモ
リがある。デュアルポートメモリはいわゆる多ビット構
成とされ、そのＲＡＭポート及びＳＡＭポートには、そ
れぞれ複数のランダム入出力端子及びシリアル入出力端
子とこれらの入出力端子に対応する複数の出力バッファ
とが設けられる。

【０００３】ＲＡＭポート及びＳＡＭポートを備えるデ
ュアルポートメモリについては、例えば、日経マグロウ
ヒル社発行の１９８６年３月２４日付『日経エレクトロ
ニクス』第２４３頁〜第２６４頁に記載されている。

【０００４】

【発明が解決しようとする課題】近年、集積回路の微細
化・高集積化が進む中、画像システムのプロセッサ側に
設けられる装置は、その動作電源が例えば３．３Ｖ（ボ
ルト）程度に低電圧化される傾向にある。しかし、画像
システムのディスプレイ側に設けられる装置は、液晶デ
ィスプレイ等の動作電源が１０Ｖ前後であることから、
比較的大きな絶対値の電源電圧をその動作電源とする。
このため、これらの装置の中間に設けられるデュアルポ
ートメモリは、両方の装置に適合しうるインタフェース
を持つことがシステム構成上望ましい。ところが、上記
に記載される従来のデュアルポートメモリでは、ＲＡＭ
ポート及びＳＡＭポートの入出力信号レベルは同一レベ
ルとされ、画像システムとして最適構成を採ることが難
しい。

【０００５】この発明の目的は、いわゆるインタフェー
ス整合機能を有するデュアルポートメモリ等の半導体装
置を実現し、デュアルポートメモリを含む画像システム
等のシステム構成を最適化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、デュアルポートメモリ等のＲ
ＡＭポートの入出力バッファを比較的絶対値の小さな第
１の電源電圧により動作させ、そのＳＡＭポートの入出
力バッファを比較的絶対値の大きな第２の電源電圧によ
り動作させるとともに、第１及び第２の電源電圧を個別
の外部端子を介して供給する。

【０００８】

【作用】上記手段によれば、デュアルポートメモリのイ
ンタフェースを、例えば画像システムのプロセッサ側及
びディスプレイ側に設けられその入出力レベルが異なる
複数の装置のインタフェースに適合させ、デュアルポー
トメモリにインタフェース整合機能を持たせることがで
きるため、デュアルポートメモリを含む画像システム等
のシステム構成を最適化することができる。

【０００９】

【実施例】図１には、この発明が適用されたデュアルポ
ートメモリＤＰＭの一実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例のデュアルポートメ
モリＤＰＭの概要とその特徴について説明する。なお、
この実施例のデュアルポートメモリＤＰＭは画像システ
ムに含まれ、そのＲＡＭポートには、画像システムのプ
ロセッサを始めとするプロセッサ側の装置が結合され、
そのＳＡＭポートには、画像システムのディスプレイを
始めとするディスプレイ側の装置が結合される。図１の
各ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板上に形成される。

【００１０】図１において、この実施例のデュアルポー
トメモリＤＰＭは、２個のメモリマットＭＡＴ０及びＭ
ＡＴ１を備え、これらのメモリマットに共通に設けられ
るランダム入出力回路ＲＩＯ及びシリアル入出力回路Ｓ
ＩＯとＸアドレスバッファＸＢ及びＹアドレスバッファ
ＹＢならびにタイミング発生回路ＴＧを備える。このう
ち、ランダム入出力回路ＲＩＯは、８個のランダム入出
力端子ＲＩＯ０〜ＲＩＯ７に結合され、メモリマットＭ
ＡＴ０及びＭＡＴ１とともにデュアルポートメモリＤＰ
ＭのＲＡＭポート（ＲＡＭ）を構成する。また、シリア
ル入出力回路ＳＩＯは、８個のシリアル入出力端子ＳＩ
Ｏ０〜ＳＩＯ７に結合され、メモリマットＭＡＴ０及び
ＭＡＴ１とともにデュアルポートメモリＤＰＭのＳＡＭ
ポート（ＳＡＭ）を構成する。なお、図１には、２個の
メモリマットＭＡＴ０及びＭＡＴ１のうちのメモリマッ
トＭＡＴ０のみが例示的に示される。

【００１１】メモリマットＭＡＴ０及びＭＡＴ１は、図
１のメモリマットＭＡＴ０に代表して示されるように、
メモリアレイＭＡＲＹとセンスアンプＳＡ，データレジ
スタＤＲ，ＸアドレスデコーダＸＤ，ＲＡＭポート用Ｙ
アドレスデコーダＲＹＤ及びＳＡＭポート用Ｙアドレス
デコーダＳＹＤならびにＳＡＭポート用アドレスカウン
タＳＡＣを含む。このうち、各メモリマットのセンスア
ンプＳＡは、対応する４組のランダム入出力用相補共通
データ線ＣＤＲ０＊〜ＣＤＲ３＊あるいはＣＤＲ４＊〜
ＣＤＲ７＊（ここで、例えば非反転共通データ線ＣＤＲ
０及び反転共通データ線ＣＤＲ０Ｂをあわせて相補共通
データ線ＣＤＲ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号又は反転信号線等についてはその名称の末
尾にＢを付して表す。以下同様）を介してランダム入出
力回路ＲＩＯに結合され、データレジスタＤＲは、対応
する４組のシリアル入出力用相補共通データ線ＣＤＳ０
＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ７＊を介し
てシリアル入出力回路ＳＩＯに結合される。Ｘアドレス
デコーダＸＤには、ＸアドレスバッファＸＢからｉ＋１
ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、ＲＡ
Ｍポート用ＹアドレスデコーダＲＹＤ及びＳＡＭポート
用アドレスカウンタＳＡＣには、ＹアドレスバッファＹ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給される。

【００１２】ここで、メモリマットＭＡＴ０及びＭＡＴ
１のメモリアレイＭＡＲＹは、同図の垂直方向に平行し
て配置されるｍ＋１本のワード線と、水平方向に平行し
て配置されるｎ＋１組の相補ビット線とをそれぞれ含
む。これらのワード線及び相補ビット線の交点には、
（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル
が格子状に配置される。

【００１３】各メモリマットのメモリアレイＭＡＲＹを
構成するワード線は、対応するＸアドレスデコーダＸＤ
に結合され、択一的に選択状態とされる。Ｘアドレスデ
コーダＸＤは、ＸアドレスバッファＸＢから供給される
内部アドレス信号Ｘ０〜Ｘｉをデコードして、対応する
メモリアレイＭＡＲＹの対応するワード線を択一的にハ
イレベルの選択状態とする。ＸアドレスバッファＸＢ
は、アドレス入力端子Ａ０〜Ａｉを介して時分割的に供
給されるＸアドレス信号ＡＸ０〜ＡＸｉを図示されない
内部制御信号に従って取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜
Ｘｉを形成して、メモリマットＭＡＴ０及びＭＡＴ１の
ＸアドレスデコーダＸＤに供給する。

【００１４】次に、各メモリマットのメモリアレイＭＡ
ＲＹを構成する相補ビット線は、その一方において、セ
ンスアンプＳＡの対応する単位回路に結合され、その他
方において、データレジスタＤＲの対応する単位回路に
結合される。

【００１５】センスアンプＳＡは、対応するメモリアレ
イＭＡＲＹの各相補ビット線に対応して設けられるｎ＋
１個の単位回路をそれぞれ備える。これらの単位回路
は、一対のＣＭＯＳインバータが交差結合されてなる単
位増幅回路と、これらの単位増幅回路の非反転及び反転
入出力ノードすなわち対応するメモリアレイＭＡＲＹの
各相補ビット線とランダム入出力用相補共通データ線Ｃ
ＤＲ０＊〜ＣＤＲ３＊あるいはＣＤＲ４＊〜ＣＤＲ７と
の間に設けられる一組のスイッチＭＯＳＦＥＴとを含
む。このうち、各単位増幅回路は、タイミング発生回路
ＴＧから供給される図示されない内部制御信号に従って
一斉に動作状態とされ、メモリアレイＭＡＲＹの選択さ
れたワード線に結合されるｎ＋１個のメモリセルから対
応する相補ビット線に出力される微小読み出し信号を増
幅して、ハイレベル又はロウレベルの２値読み出し信号
とする。一方、センスアンプＳＡの各単位回路のスイッ
チＭＯＳＦＥＴのゲートは順次４組ずつ共通結合され、
ＲＡＭポート用ＹアドレスデコーダＲＹＤから対応する
ビット線選択信号が供給される。これらのスイッチＭＯ
ＳＦＥＴは、対応するビット線選択信号がハイレベルと
されることで４組ずつ同時にオン状態となり、メモリア
レイＭＡＲＹの対応する４組の相補ビット線とランダム
入出力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ３＊ある
いはＣＤＲ４＊〜ＣＤＲ７＊とを選択的に接続状態とす
る。

【００１６】ＲＡＭポート用ＹアドレスデコーダＲＹＤ
は、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ０〜Ｙｉをデコードして、上記ビット線選択信
号を択一的にハイレベルとする。ＹアドレスバッファＹ
Ｂは、アドレス入力端子Ａ０〜Ａｉを介して時分割的に
供給されるＹアドレス信号ＡＹ０〜ＡＹｉを図示されな
い内部制御信号に従って取り込み、保持するとともに、
これらのＹアドレス信号をもとに内部アドレス信号Ｙ０
〜Ｙｉを形成して、メモリマットＭＡＴ０及びＭＡＴ１
のＲＡＭポート用ＹアドレスデコーダＲＹＤに供給す
る。

【００１７】ランダム入出力用相補共通データ線ＣＤＲ
０＊〜ＣＤＲ７＊は、ランダム入出力回路ＲＩＯに結合
される。ランダム入出力回路ＲＩＯは、後述するよう
に、ランダム入出力端子ＲＩＯ０〜ＲＩＯ７に対応して
設けられる８個の入力バッファ及びライトアンプならび
にメインアンプ及び出力バッファを含む。このうち、各
入力バッファの入力端子は、ランダム入出力端子ＲＩＯ
０〜ＲＩＯ７にそれぞれ結合され、その出力端子は、対
応するライトアンプの入力端子に結合される。各ライト
アンプの出力端子は、ランダム入出力用相補共通データ
線ＣＤＲ０＊〜ＣＤＲ７＊にそれぞれ結合される。一
方、各メインアンプの入力端子は、ランダム入出力用相
補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊にそれぞれ結合
され、その出力端子は、対応する出力バッファの入力端
子に結合される。各出力バッファの出力端子は、ランダ
ム入出力端子ＲＩＯ０〜ＲＩＯ７にそれぞれ結合され
る。ランダム入出力回路ＲＩＯの各出力バッファには、
タイミング発生回路ＴＧから、内部制御信号ＲＤＬ及び
ＲＯＥが共通に供給される。ここで、内部制御信号ＲＤ
Ｌは、デュアルポートメモリＤＰＭがランダム読み出し
モードで選択状態とされるとき、読み出し信号レベルが
確立される時点でハイレベルとされる。また、内部制御
信号ＲＯＥは、ＲＡＭポート用出力イネーブル信号ＲＯ
ＥＢをもとに形成され、デュアルポートメモリＤＰＭが
ランダム読み出しモードとされるとき、上記内部制御信
号ＲＤＬにやや遅れてハイレベルとされる。

【００１８】ランダム入出力回路ＲＩＯの各入力バッフ
ァは、デュアルポートメモリＤＰＭがランダム書き込み
モードで選択状態とされるとき、ランダム入出力端子Ｒ
ＩＯ０〜ＲＩＯ７を介して供給される書き込みデータを
取り込み、対応するライトアンプに伝達する。これらの
書き込みデータは、対応するライトアンプによって所定
の相補書き込み信号とされた後、ランダム入出力用相補
共通データ線ＣＤＲ０＊〜ＣＤＲ７＊を介して各メモリ
アレイＭＡＲＹの選択された合計８個のメモリセルにパ
ラレルに書き込まれる。なお、この実施例において、ラ
ンダム入出力端子ＲＩＯ０〜ＲＩＯ７を介して入力され
る書き込みデータのレベルは、電源電圧ＶＣＣ１を基準
に設定され、比較的小さな信号振幅とされる。

【００１９】一方、ランダム入出力回路ＲＩＯの各メイ
ンアンプは、デュアルポートメモリＤＰＭがランダム読
み出しモードで選択状態とされるとき、各メモリアレイ
ＭＡＲＹの選択された合計８個のメモリセルからランダ
ム入出力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊を
介して出力される読み出し信号をさらに増幅し、対応す
る出力バッファに伝達する。これらの読み出し信号は、
内部制御信号ＲＤＬがハイレベルとされることで対応す
る出力バッファに取り込まれ、さらに内部制御信号ＲＯ
Ｅがハイレベルとされることでランダム入出力端子ＲＩ
Ｏ０〜ＲＩＯ７を介して外部に送出される。ランダム入
出力回路ＲＩＯの具体的な構成及び動作については、後
で詳細に説明する。なお、この実施例において、ランダ
ム入出力端子ＲＩＯ０〜ＲＩＯ７から出力される読み出
しデータのレベルは、電源電圧ＶＣＣ１を基準に設定さ
れ、比較的小さな信号振幅とされる。

【００２０】次に、メモリマットＭＡＴ０及びＭＡＴ１
のデータレジスタＤＲは、メモリアレイＭＡＲＹの各相
補ビット線に対応して設けられるｎ＋１個の単位回路を
それぞれ備える。これらの単位回路は、一対のＣＭＯＳ
インバータが交差結合されてなるラッチ回路を含み、さ
らに各ラッチ回路の非反転及び反転入出力ノードと対応
するメモリアレイＭＡＲＹの相補ビット線との間ならび
にシリアル入出力用相補共通データ線ＣＤＳ０＊〜ＣＤ
Ｓ３＊あるいはＣＤＳ４＊〜ＣＤＳ７＊との間にそれぞ
れ設けられる２組のスイッチＭＯＳＦＥＴを含む。

【００２１】このうち、メモリアレイＭＡＲＹの各相補
ビット線との間に設けられるスイッチＭＯＳＦＥＴのゲ
ートは実質的にすべて共通結合され、タイミング発生回
路ＴＧから図示されない内部制御信号ＴＲが供給され
る。これらのスイッチＭＯＳＦＥＴは、デュアルポート
メモリＤＰＭがデータ転送モードで選択状態とされ内部
制御信号ＴＲがハイレベルとされることで一斉にオン状
態とされ、各メモリアレイＭＡＲＹの選択されたワード
線に結合されるｎ＋１個のメモリセルとデータレジスタ
ＤＲの対応するラッチ回路との間のパラレルなデータ転
送を実現する。一方、シリアル入出力用相補共通データ
線ＣＤＳ０＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ
７＊との間に設けられるスイッチＭＯＳＦＥＴのゲート
は４組ずつそれぞれ共通結合され、ＳＡＭポート用Ｙア
ドレスデコーダＳＹＤから対応するレジスタ選択信号が
供給される。これらのスイッチＭＯＳＦＥＴは、対応す
るレジスタ選択信号がハイレベルとされることで４組ず
つ同時にオン状態とされ、データレジスタＤＲの対応す
る４個のラッチ回路とシリアル入出力用相補共通データ
線ＣＤＳ０＊〜ＣＤＳ３＊あるいはＣＤＳ４＊〜ＣＤＳ
７＊つまりはシリアル入出力回路ＳＩＯとの間のシリア
ルなデータ転送を実現する。

【００２２】ＳＡＭポート用アドレスカウンタＳＡＣ
は、デュアルポートメモリＤＰＭがシリアル入力又は出
力モードで選択状態とされる当初において、Ｙアドレス
バッファＹＢから供給される内部アドレス信号Ｙ０〜Ｙ
ｉを図示されない内部制御信号ＹＰＳに従って取り込む
とともに、図示されない内部制御信号ＹＣＵに従ってそ
の保持内容をカウントアップする。ＳＡＭポート用アド
レスカウンタＳＡＣの出力信号は、ＳＡＭポート用Ｙア
ドレスデコーダＳＹＤによりデコードされ、これによっ
て上記レジスタ選択信号が択一的にハイレベルとされ
る。これらの結果、この実施例のデュアルポートメモリ
ＤＰＭは、一連のシリアル入力又は出力動作を任意のカ
ラムアドレスから開始できるものとなる。

【００２３】シリアル入出力用相補共通データ線ＣＤＳ
０＊〜ＣＤＳ７＊は、シリアル入出力回路ＳＩＯに結合
される。シリアル入出力回路ＳＩＯは、シリアル入出力
端子ＳＩＯ０〜ＳＩＯ７に対応して設けられる８個の入
力バッファ及びライトアンプならびにメインアンプ及び
出力バッファを含む。このうち、各入力バッファの入力
端子は、シリアル入出力端子ＳＩＯ０〜ＳＩＯ７にそれ
ぞれ結合され、その出力端子は、対応するライトアンプ
の入力端子に結合される。各ライトアンプの出力端子
は、シリアル入出力用相補共通データ線ＣＤＳ０＊〜Ｃ
ＤＳ７＊にそれぞれ結合される。一方、各メインアンプ
の入力端子は、シリアル入出力用相補共通データ線ＣＤ
Ｓ０＊〜ＣＤＳ７＊にそれぞれ結合され、その出力端子
は、対応する出力バッファの入力端子に結合される。各
出力バッファの出力端子は、シリアル入出力端子ＳＩＯ
０〜ＳＩＯ７にそれぞれ結合される。シリアル入出力回
路ＳＩＯの各出力バッファには、タイミング発生回路Ｔ
Ｇから内部制御信号ＳＤＬ及びＳＯＥが共通に供給され
る。ここで、内部制御信号ＳＯＥは、デュアルポートメ
モリＤＰＭがシリアル出力モードで選択状態とされると
き、読み出し信号レベルが確立される時点でハイレベル
とされる。また、内部制御信号ＳＯＥは、ＳＡＭポート
用出力イネーブル信号ＳＯＥＢをもとに形成され、デュ
アルポートメモリＤＰＭがシリアル出力モードとされる
当初において、上記内部制御信号ＳＤＬにやや遅れてハ
イレベルとされる。

【００２４】シリアル入出力回路ＳＩＯの各入力バッフ
ァは、デュアルポートメモリＤＰＭがシリアル入力モー
ドで選択状態とされるとき、シリアル入出力端子ＳＩＯ
０〜ＳＩＯ７を介して供給される書き込みデータを取り
込み、対応するライトアンプに伝達する。これらの書き
込みデータは、対応するライトアンプによって所定の相
補書き込み信号とされた後、シリアル入出力用相補共通
データ線ＣＤＲ０＊〜ＣＤＲ７＊を介してデータレジス
タＤＲの選択された合計８個の単位回路に書き込まれ
る。なお、この実施例において、シリアル入出力端子Ｓ
ＩＯ０〜ＳＩＯ７を介して入力される書き込みデータの
レベルは、電源電圧ＶＣＣ２を基準に設定され、比較的
大きな信号振幅とされる。

【００２５】一方、シリアル入出力回路ＳＩＯの各メイ
ンアンプは、デュアルポートメモリＤＰＭがシリアル出
力モードで選択状態とされるとき、データレジスタＤＲ
の選択された合計８個の単位回路からシリアル入出力用
相補共通データ線ＣＤＳ０＊〜ＣＤＳ７＊を介して出力
される読み出し信号をさらに増幅し、対応する出力バッ
ファに伝達する。これらの読み出し信号は、内部制御信
号ＳＤＬがハイレベルとされることで対応する出力バッ
ファに取り込まれ、さらに内部制御信号ＳＯＥがハイレ
ベルとされることでシリアル入出力端子ＳＩＯ０〜ＳＩ
Ｏ７を介して外部にシリアルに送出される。なお、この
実施例において、シリアル入出力端子ＳＩＯ０〜ＳＩＯ
７から出力される読み出しデータのレベルは、電源電圧
ＶＣＣ２を基準に設定され、比較的大きな信号振幅とさ
れる。シリアル入出力回路ＳＩＯの具体的な構成及び動
作については、後で詳細に説明する。

【００２６】タイミング発生回路ＴＧは、起動制御信号
として供給されるロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢ，ライトイ
ネーブル信号ＷＥＢ，ＲＡＭポート用出力イネーブル信
号ＲＯＥＢ，ＳＡＭポート用出力イネーブル信号ＳＯＥ
Ｂ，スペシャルファンクション信号ＤＳＦ１及びＤＳＦ
２ならびにＱＳＦをもとに上記各種の内部制御信号を形
成して、デュアルポートメモリＤＰＭの各回路に供給す
る。また、シリアルクロック信号ＳＣをもとにシリアル
入力又は出力動作のための図示されないタイミング信号
を形成して、シリアル入出力回路ＳＩＯに供給する。

【００２７】ところで、この実施例のデュアルポートメ
モリＤＰＭには、外部端子ＶＣＣ１を介して電源電圧Ｖ
ＣＣ１（第１の電源電圧）が供給され、外部端子ＶＣＣ
２を介して電源電圧ＶＣＣ２（第２の電源電圧）が供給
される。デュアルポートメモリＤＰＭには、さらに外部
端子ＧＮＤを介して回路の接地電位が供給される。ここ
で、電源電圧ＶＣＣ１は、＋３．３Ｖのような比較的小
さな絶対値を持つ正の電源電圧とされ、デュアルポート
メモリＤＰＭの大半の内部回路の動作電源とされる。ま
た、電源電圧ＶＣＣ２は、＋５．０Ｖのような比較的大
きな絶対値を持つ正の電源電圧とされ、シリアル入出力
回路ＳＩＯに含まれる出力バッファＳＯＢ０〜ＳＯＢ７
の主な動作電源とされる。

【００２８】図２及び図３には、図１のデュアルポート
メモリＤＰＭに含まれるランダム入出力回路ＲＩＯ及び
シリアル入出力回路ＳＩＯの一実施例の部分的なブロッ
ク図がそれぞれ示されている。これらの図をもとに、ラ
ンダム入出力回路ＲＩＯ及びシリアル入出力回路ＳＩＯ
の構成及び動作の概要とその特徴について説明する。な
お、以下の説明は、ランダム入出力回路ＲＩＯ及びシリ
アル入出力回路ＳＩＯのメインアンプ及び出力バッファ
を中心にして行われるが、その入力バッファ及びライト
アンプについては類推されたい。

【００２９】図２において、ランダム入出力回路ＲＩＯ
は、ランダム入出力端子ＲＩＯ０〜ＲＩＯ７に対応して
設けられる８個のメインアンプＲＭＡ０〜ＲＭＡ７なら
びに出力バッファＲＯＢ０〜ＲＯＢ７と、図示されない
同数の入力バッファＲＩＢ０〜ＲＩＢ７ならびにライト
アンプＲＷＡ０〜ＲＷＡ７とを備える。このうち、メイ
ンアンプＲＭＡ０〜ＲＭＡ７の入力端子は、ランダム入
出力用相補共通データ線ＣＤＲ０＊〜ＣＤＲ７＊にそれ
ぞれ結合され、その出力端子は、対応する出力バッファ
ＲＯＢ０〜ＲＯＢ７の入力端子に結合される。出力バッ
ファＲＯＢ０〜ＲＯＢ７の出力端子は、ランダム入出力
端子ＲＩＯ０〜ＲＩＯ７にそれぞれ結合される。なお、
ランダム入出力端子ＲＩＯ０〜ＲＩＯ７には、対応する
入力バッファＲＩＢ０〜ＲＩＢ７の入力端子が共通結合
され、ランダム入出力用相補共通データ線ＣＤＲ０＊〜
ＣＤＲ７＊には、対応するライトアンプＲＷＡ０〜ＲＷ
Ａ７の出力端子が共通結合される。

【００３０】出力バッファＲＯＢ０〜ＲＯＢ７には、タ
イミング発生回路ＴＧから、内部制御信号ＲＤＬ及びＲ
ＯＥが共通に供給される。ここで、内部制御信号ＲＤＬ
は、前述のように、デュアルポートメモリＤＰＭがラン
ダム読み出しモードで選択状態とされるとき、その読み
出し信号レベルが確立される時点でハイレベルとされ
る。また、内部制御信号ＲＯＥは、ＲＡＭポート用出力
イネーブル信号ＲＯＥＢをもとに形成され、デュアルポ
ートメモリＤＰＭがランダム読み出しモードとされると
き、上記内部制御信号ＲＤＬにやや遅れてハイレベルと
される。

【００３１】ランダム入出力回路ＲＩＯのメインアンプ
ＲＭＡ０〜ＲＭＡ７は、デュアルポートメモリＤＰＭが
ランダム読み出しモードで選択状態とされるとき、図示
されない内部制御信号がハイレベルとされることで一斉
に動作状態とされ、各メモリアレイＭＡＲＹの選択され
た合計８個のメモリセルからランダム入出力用相補共通
データ線ＣＤＲ０＊〜ＣＤＲ７＊を介して出力される読
み出し信号をさらに増幅して、対応する出力バッファＲ
ＯＢ０〜ＲＯＢ７に伝達する。

【００３２】シリアル入出力回路ＳＩＯの出力バッファ
ＲＯＢ０〜ＲＯＢ７は、デュアルポートメモリＤＰＭが
ランダム読み出しモードとされるとき、内部制御信号Ｒ
ＤＬがハイレベルとされることで、対応するメインアン
プＲＭＡ０〜ＲＭＡ７から出力される読み出し信号を取
り込み・保持するとともに、内部制御信号ＲＯＥがハイ
レベルとされることで、これらの読み出し信号をランダ
ム入出力端子ＲＩＯ０〜ＲＩＯ７を介してデュアルポー
トメモリＤＰＭの外部に送出する。前述のように、出力
バッファＲＯＢ０〜ＲＯＢ７は、比較的絶対値の小さな
電源電圧ＶＣＣ１をその動作電源とする。このため、そ
の出力信号すなわちランダム入出力端子ＲＩＯ０〜ＲＩ
Ｏ７におけるデュアルポートメモリＤＰＭの出力信号レ
ベルは、この電源電圧ＶＣＣ１を基準として設定され、
画像システムのプロセッサ側に設けられる装置のインタ
フェースに適合しうるものとなる。

【００３３】次に、シリアル入出力回路ＳＩＯは、図３
に示されるように、シリアル入出力端子ＳＩＯ０〜ＳＩ
Ｏ７に対応して設けられる８個のメインアンプＳＭＡ０
〜ＳＭＡ７ならびに出力バッファＳＯＢ０〜ＳＯＢ７
と、図示されない同数の入力バッファＳＩＢ０〜ＳＩＢ
７ならびにライトアンプＳＷＡ０〜ＳＷＡ７を備える。
このうち、メインアンプＳＭＡ０〜ＳＭＡ７の入力端子
は、シリアル入出力用相補共通データ線ＣＤＳ０＊〜Ｃ
ＤＳ７＊にそれぞれ結合され、その出力端子は、対応す
る出力バッファＳＯＢ０〜ＳＯＢ７の入力端子に結合さ
れる。出力バッファＳＯＢ０〜ＳＯＢ７の出力端子は、
シリアル入出力端子ＳＩＯ０〜ＳＩＯ７にそれぞれ結合
される。シリアル入出力端子ＳＩＯ０〜ＳＩＯ７には、
対応する入力バッファＳＩＢ０〜ＳＩＢ７の入力端子が
共通結合され、シリアル入出力用相補共通データ線ＣＤ
Ｓ０＊〜ＣＤＳ７＊には、対応するライトアンプＳＷＡ
０〜ＳＷＡ７の出力端子が共通結合される。

【００３４】シリアル入出力回路ＳＩＯの出力バッファ
ＳＯＢ０〜ＳＯＢ７には、タイミング発生回路ＴＧか
ら、内部制御信号ＳＤＬ及びＳＯＥが共通に供給され
る。ここで、内部制御信号ＲＤＬは、前述のように、デ
ュアルポートメモリＤＰＭがシリアル出力モードで選択
状態とされるとき、その読み出し信号レベルが確立され
る所定のタイミングでハイレベルとされる。また、内部
制御信号ＳＯＥは、ＳＡＭポート用出力イネーブル信号
ＳＯＥＢをもとに形成され、デュアルポートメモリＤＰ
Ｍがシリアル出力モードとされる当初において、上記内
部制御信号ＳＤＬにやや遅れてハイレベルとされる。

【００３５】シリアル入出力回路ＳＩＯのメインアンプ
ＳＭＡ０〜ＳＭＡ７は、デュアルポートメモリＤＰＭが
シリアル出力モードで選択状態とされるとき、図示され
ない内部制御信号がハイレベルとされることで一斉に動
作状態とされ、データレジスタＤＲの選択された合計８
個の単位回路から対応するシリアル入出力用相補共通デ
ータ線ＣＤＳ０＊〜ＣＤＳ７＊を介して出力される読み
出し信号をさらに増幅して、対応する出力バッファＳＯ
Ｂ０〜ＳＯＢ７に伝達する。

【００３６】出力バッファＳＯＢ０〜ＳＯＢ７は、デュ
アルポートメモリＤＰＭがシリアル出力モードで選択状
態とされるとき、内部制御信号ＳＤＬがハイレベルとさ
れることで、対応するメインアンプＳＭＡ０〜ＳＭＡ７
から出力される読み出し信号を取り込み・保持するとと
もに、内部制御信号ＳＯＥがハイレベルとされること
で、これらの読み出し信号をシリアル入出力端子ＳＩＯ
０〜ＳＩＯ７を介してデュアルポートメモリＤＰＭの外
部にシリアルに送出する。前述のように、出力バッファ
ＳＯＢ０〜ＳＯＢ７は、比較的絶対値の大きな電源電圧
ＶＣＣ２をその主な動作電源とする。このため、その出
力信号すなわちシリアル入出力端子ＳＩＯ０〜ＳＩＯ７
におけるデュアルポートメモリＤＰＭの出力信号レベル
は、この電源電圧ＶＣＣ２を基準として設定され、画像
システムのディスプレイ側に設けられる装置のインタフ
ェースに適合しうるものとなる。なお、シリアル入出力
回路ＳＩＯに設けられる出力バッファＳＯＢ０〜ＳＯＢ
７の具体的な回路構成及び動作については、後で詳細に
説明する。

【００３７】図４には、図１のデュアルポートメモリＤ
ＰＭのシリアル入出力回路ＳＩＯに含まれる出力バッフ
ァＳＯＢ０〜ＳＯＢ７の一実施例の回路図が示されてい
る。同図をもとに、出力バッファＳＯＢ０〜ＳＯＢ７の
具体的な回路構成及び動作ならびにその特徴について説
明する。なお、図４に示されるＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ。この明細書では、Ｍ
ＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの
総称とする）は、特に制限されないが、すべてＮチャン
ネルＭＯＳＦＥＴである。

【００３８】図４において、シリアル入出力回路ＳＩＯ
の出力バッファＳＯＢ０〜ＳＯＢ７は、図４の出力バッ
ファＳＯＢ０に代表して示されるように、一対のインバ
ータＮ１及びＮ２が互いに交差結合されてなる出力ラッ
チＯＬと、電源電圧ＶＣＣ２及び回路の接地電位間に直
列形態に設けられる一対の出力ＭＯＳＦＥＴＱ３及びＱ
４とをそれぞれ含む。このうち、出力ラッチＯＬを構成
するインバータＮ１の入力端子すなわちインバータＮ２
の出力端子は、出力ラッチＯＬの非反転入出力ノードｎ
１とされ、ＭＯＳＦＥＴＱ１（第１のＭＯＳＦＥＴ）を
介して回路の接地電位に結合される。また、インバータ
Ｎ１の出力端子すなわちインバータＮ２の入力端子は、
出力ラッチＯＬの反転入出力ノードｎ２とされ、ＭＯＳ
ＦＥＴＱ２（第２のＭＯＳＦＥＴ）を介して回路の接地
電位に結合される。ＭＯＳＦＥＴＱ１のゲートには、ナ
ンドゲートＮＡ１の出力信号が供給され、ＭＯＳＦＥＴ
Ｑ２のゲートには、そのインバータＮ３による反転信号
が供給される。なお、インバータＮ１及びＮ２は、電源
電圧ＶＣＣ２をその動作電源とし、ナンドゲートＮＡ１
及びインバータＮ３は、電源電圧ＶＣＣ１をその動作電
源とする。

【００３９】ナンドゲートＮＡ１の一方の入力端子に
は、シリアル入出力回路ＳＩＯの対応するメインアンプ
ＳＭＡ０〜ＳＭＡ７の出力信号ＳＭＯ０〜ＳＭＯ７がそ
れぞれ供給され、その他方の入力端子には、上記内部制
御信号ＳＤＬが共通に供給される。これにより、ナンド
ゲートＮＡ１の出力信号は、内部制御信号ＳＤＬがハイ
レベルとされかつ対応するメインアンプＳＭＡ０〜ＳＭ
Ａ７の出力信号ＳＭＯ０〜ＳＭＯ７がハイレベルとされ
ることを条件に、選択的にロウレベルとされる。言うま
でもなく、ナンドゲートＮＡ１の出力信号は、シリアル
入出力回路ＳＩＯのメインアンプＳＭＡ０〜ＳＭＡ７の
実質的な反転出力信号となり、インバータＮ３の出力信
号は、その実質的な非反転出力信号となる。

【００４０】次に、出力ＭＯＳＦＥＴＱ３のゲートに
は、ノアゲートＮＯ１の出力信号が供給され、出力ＭＯ
ＳＦＥＴＱ４のゲートには、ノアゲートＮＯ２の出力信
号が供給される。ノアゲートＮＯ１の一方の入力端子
は、出力ラッチＯＬの反転入出力ノードｎ２に結合さ
れ、ノアゲートＮＯ２の一方の入力端子は、その非反転
入出力ノードｎ１に結合される。これらのノアゲートＮ
Ｏ１及びＮＯ２の他方の入力端子には、上記内部制御信
号ＳＯＥのインバータＮ４による反転信号すなわち反転
内部制御信号ＳＯＥＢが共通に供給される。これによ
り、ノアゲートＮＯ１の出力信号は、反転内部制御信号
ＳＯＥＢがロウレベルとされかつ出力ラッチＯＬの反転
出力信号ｎ２がロウレベルとされることを条件に選択的
にハイレベルとされ、ノアゲートＮＯ２の出力信号は、
反転内部制御信号ＳＯＥＢがロウレベルとされかつ出力
ラッチＯＬの非反転出力信号ｎ１がロウレベルとされる
ことを条件に選択的にハイレベルとされる。なお、ノア
ゲートＮＯ１及びＮＯ２ならびにインバータＮ４は、電
源電圧ＶＣＣ２をその動作電源とする。

【００４１】デュアルポートメモリＤＰＭがシリアル出
力モードで選択状態とされ内部制御信号ＳＤＬがハイレ
ベルとされるとき、シリアル入出力回路ＳＩＯの出力バ
ッファＳＯＢ０〜ＳＯＢ７を構成するナンドゲートＮＡ
１の出力信号は、対応するメインアンプＳＭＡ０〜ＳＭ
Ａ７の出力信号ＳＭＯ０〜ＳＭＯ７がハイレベルである
ことを条件に選択的にロウレベルとされる。ナンドゲー
トＮＡ１の出力信号がロウレベルとされるとき、出力バ
ッファＳＯＢ０〜ＳＯＢ７では、ＭＯＳＦＥＴＱ１がオ
フ状態となり、ＭＯＳＦＥＴＱ２がオン状態となる。し
たがって、出力ラッチＯＬの反転入出力ノードｎ２は、
ＭＯＳＦＥＴＱ２を介して回路の接地電位が供給される
ことでロウレベルとされ、その非反転入出力ノードｎ１
が電源電圧ＶＣＣ２のようなハイレベルとされる。

【００４２】ここで、内部制御信号ＳＤＬにやや遅れて
内部制御信号ＳＯＥがハイレベルとされると、ノアゲー
トＮＯ１の出力信号が電源電圧ＶＣＣ２のようなハイレ
ベルとされ、ノアゲートＮＯ２の出力信号はロウレベル
とされる。このため、出力ＭＯＳＦＥＴＱ３がオン状態
となり、出力ＭＯＳＦＥＴＱ４はオフ状態とされる。そ
の結果、シリアル入出力回路ＳＩＯの対応するシリアル
入出力端子ＳＩＯ０〜ＳＩＯ７には、電源電圧ＶＣＣ２
よりも出力ＭＯＳＦＥＴＱ３のしきい値電圧分だけ低い
所定のハイレベルが出力されるものとなる。

【００４３】一方、内部制御信号ＳＤＬがハイレベルと
されるとき、対応するメインアンプＳＭＡ０〜ＳＭＡ７
の出力信号ＳＭＯ０〜ＳＭＯ７がロウレベルであると、
ナンドゲートＮＡ１の出力信号は電源電圧ＶＣＣ１のよ
うなハイレベルとされる。このため、出力バッファＳＯ
Ｂ０〜ＳＯＢ７では、ＭＯＳＦＥＴＱ２がオフ状態とな
り、代わってＭＯＳＦＥＴＱ１がオン状態となる。した
がって、出力ラッチＯＬの非反転入出力ノードｎ１は、
ＭＯＳＦＥＴＱ１を介して回路の接地電位が供給される
ことでロウレベルとされ、その反転入出力ノードｎ２が
電源電圧ＶＣＣ２のようなハイレベルとされる。

【００４４】ここで、内部制御信号ＳＯＥがハイレベル
とされると、ノアゲートＮＯ２の出力信号はロウレベル
とされ、代わってノアゲートＮＯ２の出力信号が電源電
圧ＶＣＣ２のようなハイレベルとされる。このため、出
力ＭＯＳＦＥＴＱ３はオフ状態となり、代わって出力Ｍ
ＯＳＦＥＴＱ４がオン状態とされる。しかるに、シリア
ル入出力回路ＳＩＯの対応するシリアル入出力端子ＳＩ
Ｏ０〜ＳＩＯ７には、回路の接地電位のようなロウレベ
ルが出力されるものとなる。

【００４５】以上のように、この実施例のデュアルポー
トメモリＤＰＭでは、メインアンプＳＭＡ０〜ＳＭＡ７
が比較的小さな絶対値の電源電圧ＶＣＣ１を動作電源と
し、その出力信号の振幅は比較的小さくされるが、出力
ラッチＯＬの非反転入出力ノードｎ１と回路の接地電位
との間にメインアンプＳＭＡ０〜ＳＭＡ７の実質的な反
転出力信号を受けるＭＯＳＦＥＴＱ１が設けられ、出力
ラッチＯＬの反転入出力ノードｎ２と回路の接地電位と
の間にその実質的な非反転出力信号を受けるＭＯＳＦＥ
ＴＱ２が設けられるため、比較的大きな絶対値の電源電
圧ＶＣＣ２を動作電源とする出力ラッチＯＬならびに出
力ＭＯＳＦＥＴＱ３及びＱ４に容易にかつ高速裏に伝達
される。これにより、デュアルポートメモリＤＰＭのシ
リアル入出力端子ＳＩＯ０〜ＳＩＯ７から出力される出
力信号は、電源電圧ＶＣＣ２を基準とする比較的大きな
信号振幅を持つものとされ、画像システムのディスプレ
イ側に設けられる装置のインタフェースに適合しうるも
のとなる。

【００４６】図５には、図１のデュアルポートメモリＤ
ＰＭの電源系統図が示されている。同図により、この実
施例のデュアルポートメモリＤＰＭの電源系統を整理
し、その特徴について説明を加える。

【００４７】図５において、デュアルポートメモリＤＰ
Ｍには、前述のように、外部端子ＶＣＣ１を介して＋
３．３Ｖのような電源電圧ＶＣＣ１が供給され、外部端
子ＶＣＣ２を介して＋５．０Ｖのような電源電圧ＶＣＣ
２が供給される。このうち、電源電圧ＶＣＣ１は、メモ
リマットＭＡＴ０及びＭＡＴ１ならびにランダム入出力
回路ＲＩＯを含むデュアルポートメモリＤＰＭの大半の
内部回路に動作電源として供給され、これによってこれ
らの内部回路の微細化・高集積化が推進されるととも
に、ランダム入出力端子ＲＩＯ０〜ＲＩＯ７における出
力信号のレベルが比較的絶対値の小さな電源電圧ＶＣＣ
１を基準に設定され、デュアルポートメモリＤＰＭはＲ
ＡＭポートにおいて画像システムのプロセッサ側に設け
られる装置のインタフェースに適合しうるものとされ
る。

【００４８】一方、電源電圧ＶＣＣ２は、シリアル入出
力回路ＳＩＯに設けられる出力バッファＳＯＢ０〜ＳＯ
Ｂ７の主な動作電源として供給され、これによってシリ
アル入出力端子ＳＩＯ０〜ＳＩＯ７における出力信号の
レベルが比較的絶対値の大きな電源電圧ＶＣＣ２を基準
に設定され、デュアルポートメモリＤＰＭはＳＡＭポー
トにおいて画像システムのディスプレイ側の装置のイン
タフェースに適合しうるものとされる。これらの結果、
この実施例のデュアルポートメモリＤＰＭは、いわゆる
インタフェース整合機能を持つものとなり、これによっ
てデュアルポートメモリＤＰＭを含む画像システムのシ
ステム構成が最適化されるものとなる。なお、この実施
例のデュアルポートメモリＤＰＭでは、電源電圧ＶＣＣ
１及びＶＣＣ２がそれぞれ個別の外部端子を介して供給
されるため、例えば電源電圧ＶＣＣ２の電圧を画像シス
テムのディスプレイ側に設けられる装置のインタフェー
スに合わせて任意に変更できるという利点もある。

【００４９】以上の本実施例に示されるように、この発
明をＲＡＭポート及びＳＡＭポートを備えるデュアルポ
ートメモリ等の半導体装置に適用することで、次のよう
な作用効果を得ることができる。すなわち、 （１）デュアルポートメモリのＲＡＭポートの入出力バ
ッファを比較的絶対値の小さな第１の電源電圧により動
作させ、そのＳＡＭポートの入出力バッファを比較的絶
対値の大きな第２の電源電圧により動作させることで、
デュアルポートメモリのインタフェースを、例えば画像
システムのプロセッサ側及びディスプレイ側に設けられ
その入出力レベルが異なる複数の装置のインタフェース
に適合させることができるという効果が得られる。 （２）上記（１）項により、デュアルポートメモリにい
わゆるインタフェース整合機能を持たせ、デュアルポー
トメモリを含む画像システム等のシステム構成を最適化
できるという効果が得られる。 （３）上記（１）項及び（２）項において、第１及び第
２の電源電圧をそれぞれ個別の外部端子から供給するこ
とで、第２の電源電圧の電圧をディスプレイ側の装置の
インタフェースに合わせて任意に変更できるため、画像
システム等のシステム構成をさらに最適化できるという
効果が得られる。

【００５０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１〜図３において、デュアルポートメモリＤＰＭ
のＲＡＭポート及びＳＡＭポートに設けられるランダム
入力端子及びシリアル入出力端子の数は任意に設定でき
るし、同数であることを必要条件ともしない。また、こ
れらの入出力端子は、入力端子及び出力端子にそれぞれ
専用化することも可能である。メモリマットＭＡＴ０及
びＭＡＴ１を構成するメモリアレイＭＡＲＹは、複数の
サブメモリアレイからなるいわゆる分割アレイ方式を採
ることができるし、シェアドセンス方式を採ることもで
きる。デュアルポートメモリＤＰＭは、任意数のメモリ
マットを備えることができるし、アドレスマルチプレク
ス方式を採ることを必須条件ともしない。ＳＡＭポート
用アドレスカウンタＳＡＣ及びＳＡＭポート用Ｙアドレ
スデコーダＳＹＤは、シフトレジスタを中心とするポイ
ンタに置き換えることができる。

【００５１】電源電圧ＶＣＣ１及びＶＣＣ２は、図６又
は図７に示される方法によって供給することができる。
すなわち、図６の場合、デュアルポートメモリＤＰＭに
は、外部端子ＶＣＣを介して電源電圧ＶＣＣ２に相当す
る＋５．０Ｖの電源電圧ＶＣＣが供給され、この電源電
圧ＶＣＣを降圧することで電源電圧ＶＣＣ１に相当する
＋３．３Ｖの内部電源電圧ＶＣＬを形成する降圧回路Ｖ
Ｄが設けられる。この場合、電源電圧の単一化が可能と
なるが、ＳＡＭポートの出力バッファＳＯＢ０〜ＳＯＢ
７に供給される電源電圧ＶＣＣの電圧を変更することは
困難となり、図１の実施例のようなシステム柔軟性はな
い。なお、図６の実施例では、内部電源電圧ＶＣＬをデ
ュアルポートメモリＤＰＭの大半の内部回路の動作電源
として供給しているが、これをランダム入出力回路ＲＩ
Ｏに設けられる出力バッファＲＯＢ０〜ＲＯＢ７にのみ
供給し、電源電圧ＶＣＣをデュアルポートメモリＤＰＭ
の大半の内部回路の動作電源としてもよい。

【００５２】次に、図７の場合、デュアルポートメモリ
ＤＰＭには、外部端子ＶＣＣを介して電源電圧ＶＣＣ１
に相当する＋３．３Ｖの電源電圧ＶＣＣが供給され、こ
の電源電圧ＶＣＣを昇圧することで電源電圧ＶＣＣ２に
相当する＋５．０Ｖの内部電源電圧ＶＣＨを形成する高
電圧発生回路ＶＣＨＧが設けられる。この場合、やはり
電源電圧を単一化できるとともに、高電圧発生回路ＶＣ
ＨＧによって形成される内部電源電圧ＶＣＨをワード線
の選択レベルとして併用できるという利点があるが、図
１の実施例に比較してシステム柔軟性は小さい。

【００５３】図４において、ナンドゲートＮＡ１及びイ
ンバータＮ３は、メインアンプＳＭＡ０〜ＳＭＡ７側に
設けることができ、これによってシリアル入出力回路Ｓ
ＩＯの電源系統を明確化できる。また、出力ＭＯＳＦＥ
ＴＱ３は、ＰチャンネルＭＯＳＦＥＴに置き換えること
ができるし、出力ＭＯＳＦＥＴＱ３及びＱ４を、それぞ
れ並列形態とされる複数の出力ＭＯＳＦＥＴに置き換え
ることもできる。メインアンプＳＭＡ０〜ＳＭＡ７から
出力される比較的小振幅の出力信号を比較的大振幅の出
力信号に変換する方法は、各種考えられよう。さらに、
出力バッファＳＯＢ０〜ＳＯＢ７の具体的な回路構成や
電源電圧の極性及び絶対値ならびにＭＯＳＦＥＴの導電
型等は、種々の実施形態を採りうる。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である画像シ
ステムに含まれるデュアルポートメモリに適用した場合
について説明したが、それに限定されるものではなく、
例えば、複数のアクセスポートを備える各種のメモリ集
積回路やゲートアレイ集積回路等にも適用できる。本発
明は、少なくとも複数のアクセスポートを備えかつイン
タフェース整合機能を必要とされる半導体装置に広く適
用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。すなわち、デュアルポートメモリのＲＡ
Ｍポートの出力バッファを比較的絶対値の小さな第１の
電源電圧により動作させ、そのＳＡＭポートの出力バッ
ファを比較的絶対値の大きな第２の電源電圧により動作
させるとともに、第１及び第２の電源電圧を個別の外部
端子を介して供給することで、デュアルポートメモリの
インタフェースを、例えば画像システムのプロセッサ側
及びディスプレイ側に設けられその入出力レベルが異な
る複数の装置のインタフェースに適合させ、デュアルポ
ートメモリにいわゆるインタフェース整合機能を持たせ
ることができるため、デュアルポートメモリを含む画像
システム等のシステム構成を最適化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたデュアルポートメモリの
一実施例を示すブロック図である。

【図２】図１のデュアルポートメモリに含まれるランダ
ム入出力回路の一実施例を示す部分的なブロック図であ
る。

【図３】図１のデュアルポートメモリに含まれるシリア
ル入出力回路の一実施例を示す部分的なブロック図であ
る。

【図４】図３のシリアル入出力回路に含まれる出力バッ
ファの一実施例を示す回路図である。

【図５】図１のデュアルポートメモリの電源系統図であ
る。

【図６】この発明が適用されたデュアルポートメモリの
第２の実施例を示す電源系統図である。

【図７】この発明が適用されたデュアルポートメモリの
第３の実施例を示す電源系統図である。

【符号の説明】

ＤＰＭ・・・デュアルポートメモリ、ＲＡＭ・・・ＲＡ
Ｍポート（ランダムアクセスポート）、ＳＡＭ・・・Ｓ
ＡＭポート（シリアルアクセスポート）、ＲＩＯ・・・
ランダム入出力回路、ＳＩＯ・・・シリアル入出力回
路、ＭＡＴ０〜ＭＡＴ１・・・メモリマット、ＭＡＲＹ
・・・メモリアレイ、ＳＡ・・・センスアンプ、ＤＲ・
・・データレジスタ、ＸＤ・・・Ｘアドレスデコーダ、
ＲＹＤ・・・ＲＡＭポート用Ｙアドレスデコーダ、ＳＹ
Ｄ・・・ＳＡＭポート用Ｙアドレスデコーダ、ＳＡＣ・
・・ＳＡＭポート用アドレスカウンタ、ＸＢ・・・Ｘア
ドレスバッファ、ＹＢ・・・Ｙアドレスバッファ、ＴＧ
・・・タイミング発生回路。ＲＭＡ０〜ＲＭＡ７・・・
ＲＡＭポート用メインアンプ、ＲＯＢ０〜ＲＯＢ７・・
・ＲＡＭポート用出力バッファ、ＲＩＢ０〜ＲＩＢ７・
・・ＲＡＭポート用入力バッファ、ＲＷＡ０〜ＲＷＡ７
・・・ＲＡＭポート用ライトアンプ。ＳＭＡ０〜ＳＭＡ
７・・・ＳＡＭポート用メインアンプ、ＳＯＢ０〜ＳＯ
Ｂ７・・・ＳＡＭポート用出力バッファ、ＳＩＢ０〜Ｓ
ＩＢ７・・・ＳＡＭポート用入力バッファ、ＳＷＡ０〜
ＳＷＡ７・・・ＳＡＭポート用ライトアンプ。ＯＬ・・
・出力ラッチ、Ｑ１〜Ｑ４・・・ＮチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜Ｎ４・・・インバータ、ＮＡ１・・・ナン
ド（ＮＡＮＤ）ゲート、ＮＯ１〜ＮＯ２・・・ノア（Ｎ
ＯＲ）ゲート。ＶＤ・・・降圧回路、ＶＣＨ・・・高電
圧発生回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 その入力信号及び／又は出力信号のレベ
   ルが異なる複数のアクセスポートを備えることを特徴と
   する半導体装置。
2. 【請求項２】 上記半導体装置は、デュアルポートメモ
   リであり、上記複数のアクセスポートは、上記デュアル
   ポートメモリのＲＡＭポート及びＳＡＭポートであっ
   て、上記ＲＡＭポートの入力信号及び出力信号のレベル
   は、比較的絶対値の小さな第１の電源電圧を基準に設定
   され、上記ＳＡＭポートの入力信号及び出力信号のレベ
   ルは、比較的絶対値の大きな第２の電源電圧を基準に設
   定されるものであることを特徴とする請求項１の半導体
   装置。
3. 【請求項３】 上記デュアルポートメモリのＲＡＭポー
   ト及びＳＡＭポートを除く内部回路は、上記第１の電源
   電圧をその動作電源とするものであることを特徴とする
   請求項１又は請求項２の半導体装置。
4. 【請求項４】 上記ＳＡＭポートは、シリアル入出力端
   子に対応して設けられ上記第１の電源電圧をその動作電
   源とする複数のメインアンプと、上記メインアンプに対
   応して設けられ上記第２の電源電圧をその主な動作電源
   とする複数の出力バッファとを備えるものであって、上
   記出力バッファのそれぞれは、上記第２の電源電圧をそ
   の動作電源とする一対のインバータが互いに交差結合さ
   れてなる出力ラッチと、上記出力ラッチの非反転入出力
   ノードと回路の接地電位との間に設けられそのゲートに
   対応する上記メインアンプの実質的な反転出力信号を受
   ける第１のＭＯＳＦＥＴと、上記出力ラッチの反転入出
   力ノードと回路の接地電位との間に設けられそのゲート
   に対応する上記メインアンプの実質的な非反転出力信号
   を受ける第２のＭＯＳＦＥＴとを含むものであることを
   特徴とする請求項１，請求項２又は請求項３の半導体装
   置。
5. 【請求項５】 上記第１及び第２の電源電圧は、それぞ
   れ個別の外部端子を介して供給されるものであることを
   特徴とする請求項１，請求項２，請求項３又は請求項４
   の半導体装置。