JPH0219496B2 - - Google Patents
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- JPH0219496B2 JPH0219496B2 JP57033550A JP3355082A JPH0219496B2 JP H0219496 B2 JPH0219496 B2 JP H0219496B2 JP 57033550 A JP57033550 A JP 57033550A JP 3355082 A JP3355082 A JP 3355082A JP H0219496 B2 JPH0219496 B2 JP H0219496B2
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- JP
- Japan
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- memory
- flip
- flop
- output
- data
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 113
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 6
- 101000849579 Arabidopsis thaliana 30S ribosomal protein S13, chloroplastic Proteins 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マトリクス状に配置された複数のメ
モリ素子を有するメモリの正常／異常を判定する
メモリのチエツク方式に関し、特に大容量のメモ
リを短時間で診断するのに好適なメモリのチエツ
ク方式に関する。
モリ素子を有するメモリの正常／異常を判定する
メモリのチエツク方式に関し、特に大容量のメモ
リを短時間で診断するのに好適なメモリのチエツ
ク方式に関する。
第１図は従来のメモリのチエツク方式を説明す
るブロツク図である。図において、１１，１２，
乃至１Ｍ，２１，２２，乃至２Ｍ，Ｎ１，Ｎ２，
乃至NMはマトリクス状に配置されたメモリ素
子、例えばRAM（ランダム・アクセス・メモリ）
素子であつて、メモリ素子１１乃至１Ｍ，２１乃
至２Ｍ，……，Ｎ１乃至NMはＭビツトのメモリ
素子行を構成し、メモリ素子１１，２１，……Ｎ
１はビツト０、メモリ素子１２，２２，……Ｎ２
はビツト１、メモリ素子１Ｍ，２Ｍ，……NMは
ビツトＭ−１に対応している。なお、横方向はビ
ツト方向、縦方向はアドレス方向を示す。このよ
うに配置されたメモリ素子において、従来のメモ
リのチエツク方式は、マイクロプログラムにより
メモリの１アドレス毎にデータをまずライトし、
次にリードして該リード・データを期待値データ
と比較する操作を繰り返してメモリが正常か、異
常かを判定していた。ところが、このような従来
のメモリのチエツク方式では、メモリ容量が増大
するに伴い、チエツクのために非常に長い時間が
必要になつてくるという欠点があつた。
るブロツク図である。図において、１１，１２，
乃至１Ｍ，２１，２２，乃至２Ｍ，Ｎ１，Ｎ２，
乃至NMはマトリクス状に配置されたメモリ素
子、例えばRAM（ランダム・アクセス・メモリ）
素子であつて、メモリ素子１１乃至１Ｍ，２１乃
至２Ｍ，……，Ｎ１乃至NMはＭビツトのメモリ
素子行を構成し、メモリ素子１１，２１，……Ｎ
１はビツト０、メモリ素子１２，２２，……Ｎ２
はビツト１、メモリ素子１Ｍ，２Ｍ，……NMは
ビツトＭ−１に対応している。なお、横方向はビ
ツト方向、縦方向はアドレス方向を示す。このよ
うに配置されたメモリ素子において、従来のメモ
リのチエツク方式は、マイクロプログラムにより
メモリの１アドレス毎にデータをまずライトし、
次にリードして該リード・データを期待値データ
と比較する操作を繰り返してメモリが正常か、異
常かを判定していた。ところが、このような従来
のメモリのチエツク方式では、メモリ容量が増大
するに伴い、チエツクのために非常に長い時間が
必要になつてくるという欠点があつた。
本発明は、マトリクス状に配置された複数のメ
モリ素子を有するメモリの正常／異常を判定する
メモリのチエツク方式において、メモリをいくつ
かのグループに分割してグループ毎のチエツクを
可能とし、大容量のメモリでも短時間にチエツク
を終了させうるメモリのチエツク方式を提供する
ことを目的とする。
モリ素子を有するメモリの正常／異常を判定する
メモリのチエツク方式において、メモリをいくつ
かのグループに分割してグループ毎のチエツクを
可能とし、大容量のメモリでも短時間にチエツク
を終了させうるメモリのチエツク方式を提供する
ことを目的とする。
上記目的を達成するため、本発明のメモリのチ
エツク方式は、 マトリクス状に配置された複数のメモリ素子を
有し、各メモリ素子には同一のメモリ素子内アド
レスが供給され、第ｉ列に属するメモリ素子に対
してはデータ・バス上の第ｉビツト位置のデータ
が入力され、第ｉ列に属するメモリ素子からの出
力データがデータ・バスの第ｉビツト位置に出力
されるようになつたメモリ装置において、 同一列に属するメモリ素子からの出力データを
ORするOR回路１を各列毎に設けると共に、各
OR回路１−１，１−２，…，１−８の出力をデ
ータ・バス上の対応するビツト位置上に選択的に
出力させるゲート手段４−１，４−２，…，４−
８を設け、 同一列に属するメモリ素子からの出力をAND
するAND回路２を各列毎に設けると共に、各
AND回路２−１，２−２，…，２−８の出力を
データ・バス上の対応するビツト位置に選択的に
出力する他のゲート手段３−１，３−２，…，３
−８を設け、 各メモリ素子行に対応する複数個のフリツプ・
フロツプを持つフリツプ・フロツプ群５を設け、 メモリ・アドレスの上位桁が入力されると共
に、メモリ素子行の数と同数の出力線を持つデコ
ーダ６を設け、 チエツク・モードか否を表すモード信号を出力
するフリツプ・フロツプ８を設け、 同一行に属するメモリ素子を同時に動作可能状
態にするための選択信号線＊CSを各メモリ素子
行毎に設け、 フリツプ・フロツプ８のモード信号がチエツ
ク・モードを表している場合にはフリツプ・フロ
ツプ群５の中に存在する各フリツプ・フロツプの
出力を対応する選択信号線＊CSに供給し、フリ
ツプ・フロツプ８のモード信号がチエツク・モー
ドに表していない場合にはデコーダ６の各出力を
対応する選択信号線＊CSに供給する選択信号供
給手段７−１１，…，７−ｇ４を設けた ことを特徴とするものである。
エツク方式は、 マトリクス状に配置された複数のメモリ素子を
有し、各メモリ素子には同一のメモリ素子内アド
レスが供給され、第ｉ列に属するメモリ素子に対
してはデータ・バス上の第ｉビツト位置のデータ
が入力され、第ｉ列に属するメモリ素子からの出
力データがデータ・バスの第ｉビツト位置に出力
されるようになつたメモリ装置において、 同一列に属するメモリ素子からの出力データを
ORするOR回路１を各列毎に設けると共に、各
OR回路１−１，１−２，…，１−８の出力をデ
ータ・バス上の対応するビツト位置上に選択的に
出力させるゲート手段４−１，４−２，…，４−
８を設け、 同一列に属するメモリ素子からの出力をAND
するAND回路２を各列毎に設けると共に、各
AND回路２−１，２−２，…，２−８の出力を
データ・バス上の対応するビツト位置に選択的に
出力する他のゲート手段３−１，３−２，…，３
−８を設け、 各メモリ素子行に対応する複数個のフリツプ・
フロツプを持つフリツプ・フロツプ群５を設け、 メモリ・アドレスの上位桁が入力されると共
に、メモリ素子行の数と同数の出力線を持つデコ
ーダ６を設け、 チエツク・モードか否を表すモード信号を出力
するフリツプ・フロツプ８を設け、 同一行に属するメモリ素子を同時に動作可能状
態にするための選択信号線＊CSを各メモリ素子
行毎に設け、 フリツプ・フロツプ８のモード信号がチエツ
ク・モードを表している場合にはフリツプ・フロ
ツプ群５の中に存在する各フリツプ・フロツプの
出力を対応する選択信号線＊CSに供給し、フリ
ツプ・フロツプ８のモード信号がチエツク・モー
ドに表していない場合にはデコーダ６の各出力を
対応する選択信号線＊CSに供給する選択信号供
給手段７−１１，…，７−ｇ４を設けた ことを特徴とするものである。
第２図は本発明によるハードウエア構成の一実
施例を示すブロツク図、第３図は本発明を説明す
るフロー・チヤート、第４図は本発明のリード・
データによるメモリの判定法を説明する図であ
る。第２図において、１−１乃至１−８はオア・
ゲート、２−１乃至２−８はアンド・ゲート、３
−１乃至３−８と４−１乃至４−８はトライステ
ート・ゲート、５はフリツプ・フロツプ群、６は
デコーダ、７−１１乃至７−ｇ４はノア・ゲー
ト、８はフリツプ・フロツプ、１１乃至４８はメ
モリ素子、＊CS１１乃至＊CSg４はチツプ・セ
レクト信号を示している。全体のメモリ素子はメ
モリ・グループ１乃至ｇからなるｇ個のグループ
に分割され、各メモリ・グループはメモリ・グル
ープ１と同様に構成されている。以下、メモリ・
グループ１についてみると、メモリ・グループ１
は４行８列のマトリクス状に配置されたメモリ素
子１１乃至４８を有し、各メモリ素子は、例えば
64K×１ビツトのものであり、メモリ素子１１乃
至１８で64K×８ビツトのメモリ素子行を構成し
ており、同様に、メモリ素子２１乃至２８，３１
乃至３８，４１乃至４８で構成されるメモリ素子
行も64K×８ビツトのものである。なお、この横
方向がビツト方向で、縦方向がアドレス方向を示
す。チツプ・セレクト信号＊CS１１はメモリ素
子１１乃至１８の各メモリ・チツプ・セレクト端
子に供給され、同様に、チツプ・セレクト信号＊
CS１２はメモリ素子２１乃至２８、チツプ・セ
レクト信号＊CS１３はメモリ素子３１乃至３８、
チツプ・セレクト信号＊CS１４はメモリ素子４
１乃至４８の各チツプ・セレクト端子に供給され
ている。そして、チツプ・セレクト信号＊CS１
１が論理０レベルになるとメモリ素子１１乃至１
８のそれぞれはリード／ライトが可能な状態にな
る。他のチツプ・セレクト信号についても同様で
ある。ビツト０に対応するメモリ素子１１乃至４
１の読み出しデータはオア・ゲート１−１および
アンド・ゲート２−１に入力され、ビツト１に対
応するメモリ素子１２乃至４２の読み出しデータ
はオア・ゲート１−２およびアンド・ゲート２−
２に入力され、ビツト７に対応するメモリ素子１
８乃至４８の読み出しデータはオア・ゲート１−
８およびアンド・ゲート２−８に入力される。こ
れらの構成は他のメモリ・グループ２乃至ｇにお
いても同様である。オア・ゲート１−１の出力は
トライステート・ゲート４−１を介してデータ・
バスのビツト０に接続され、また、アンド・ゲー
ト２−１の出力はトライステート・ゲート３−１
を介してデータ・バスのビツト０に接続されてい
る。同様に、オア・ゲート１−２の出力はトライ
ステート・ゲート４−２を介してデータ・バスの
ビツト１に接続され、アンド・ゲート２−２の出
力はトライステート・ゲート３−２を介してデー
タ・バスのビツト１に接続され、オア・ゲート１
−８の出力はトライステート・ゲート４−８を介
してデータ・バスのビツト７に接続され、アン
ド・ゲート２−８の出力はトライステート・ゲー
ト３−８を介してデータ・バスのビツト７に接続
されている。トライステート・ゲート３−１乃至
３−８はアンド結果リード信号により制御され、
トライステート・ゲート４−１乃至４−８はオア
結果リード信号により制御される。フリツプ・フ
ロツプ群５はチツプ・セレクト信号＊CS１１乃
至CSg４に対応する数（４×ｇ）のフリツプ・フ
ロツプを有し、本体装置のMPUよりデータ・バ
スを介して制御され、各フリツプ・フロツプの出
力はそれぞれの出力をチツプ・セレクト信号とす
るノア・ゲート７−１１乃至７−ｇ４の一方の入
力端子に供給される。デコーダ６はメモリ・アド
レス信号の上位桁をデコードするものであり、そ
の出力はノア・ゲート７−１１乃至７−ｇ４の他
方の入力端子に供給される。チツプ・セレクト信
号＊CS１１はノア・ゲート７−１１の出力信号
が用いられ、フリツプ・フロツプ群５中でノア・
ゲート７−１１に対応するフリツプ・フロツプが
選択されて論理１レベルになるか、デコーダ６の
出力のうちノア・ゲート７−１１に対応する出力
が論理１レベルになるとチツプ・セレクト信号＊
CS１１は論理０レベルになる。以下、チツプ・
セレクト信号＊CS１２乃至＊CSg４についても、
フリツプ・フロツプ群５に対応するフリツプ・フ
ロツプがあり、デコーダ６にも対応する出力端子
があるとともに対応するノア・ゲートもあつて、
チツプ・セレクト信号＊CS１１についてと同様
である。フリツプ・フロツプ８はフリツプ・フロ
ツプ群５とともに本発明のメモリのチエツクを実
行するときに用いられ、メモリのチエツクを実行
するときフリツプ・フロツプ８にデータを書き込
むと、フリツプ・フロツプ群５の出力を有効にす
るとともに、デコーダ６の出力を無効にして、フ
リツプ・フロツプ群５を用いてチエツクを実行す
るメモリ・グループのチツプ・セレクト信号を論
理０レベルになるように制御される。
施例を示すブロツク図、第３図は本発明を説明す
るフロー・チヤート、第４図は本発明のリード・
データによるメモリの判定法を説明する図であ
る。第２図において、１−１乃至１−８はオア・
ゲート、２−１乃至２−８はアンド・ゲート、３
−１乃至３−８と４−１乃至４−８はトライステ
ート・ゲート、５はフリツプ・フロツプ群、６は
デコーダ、７−１１乃至７−ｇ４はノア・ゲー
ト、８はフリツプ・フロツプ、１１乃至４８はメ
モリ素子、＊CS１１乃至＊CSg４はチツプ・セ
レクト信号を示している。全体のメモリ素子はメ
モリ・グループ１乃至ｇからなるｇ個のグループ
に分割され、各メモリ・グループはメモリ・グル
ープ１と同様に構成されている。以下、メモリ・
グループ１についてみると、メモリ・グループ１
は４行８列のマトリクス状に配置されたメモリ素
子１１乃至４８を有し、各メモリ素子は、例えば
64K×１ビツトのものであり、メモリ素子１１乃
至１８で64K×８ビツトのメモリ素子行を構成し
ており、同様に、メモリ素子２１乃至２８，３１
乃至３８，４１乃至４８で構成されるメモリ素子
行も64K×８ビツトのものである。なお、この横
方向がビツト方向で、縦方向がアドレス方向を示
す。チツプ・セレクト信号＊CS１１はメモリ素
子１１乃至１８の各メモリ・チツプ・セレクト端
子に供給され、同様に、チツプ・セレクト信号＊
CS１２はメモリ素子２１乃至２８、チツプ・セ
レクト信号＊CS１３はメモリ素子３１乃至３８、
チツプ・セレクト信号＊CS１４はメモリ素子４
１乃至４８の各チツプ・セレクト端子に供給され
ている。そして、チツプ・セレクト信号＊CS１
１が論理０レベルになるとメモリ素子１１乃至１
８のそれぞれはリード／ライトが可能な状態にな
る。他のチツプ・セレクト信号についても同様で
ある。ビツト０に対応するメモリ素子１１乃至４
１の読み出しデータはオア・ゲート１−１および
アンド・ゲート２−１に入力され、ビツト１に対
応するメモリ素子１２乃至４２の読み出しデータ
はオア・ゲート１−２およびアンド・ゲート２−
２に入力され、ビツト７に対応するメモリ素子１
８乃至４８の読み出しデータはオア・ゲート１−
８およびアンド・ゲート２−８に入力される。こ
れらの構成は他のメモリ・グループ２乃至ｇにお
いても同様である。オア・ゲート１−１の出力は
トライステート・ゲート４−１を介してデータ・
バスのビツト０に接続され、また、アンド・ゲー
ト２−１の出力はトライステート・ゲート３−１
を介してデータ・バスのビツト０に接続されてい
る。同様に、オア・ゲート１−２の出力はトライ
ステート・ゲート４−２を介してデータ・バスの
ビツト１に接続され、アンド・ゲート２−２の出
力はトライステート・ゲート３−２を介してデー
タ・バスのビツト１に接続され、オア・ゲート１
−８の出力はトライステート・ゲート４−８を介
してデータ・バスのビツト７に接続され、アン
ド・ゲート２−８の出力はトライステート・ゲー
ト３−８を介してデータ・バスのビツト７に接続
されている。トライステート・ゲート３−１乃至
３−８はアンド結果リード信号により制御され、
トライステート・ゲート４−１乃至４−８はオア
結果リード信号により制御される。フリツプ・フ
ロツプ群５はチツプ・セレクト信号＊CS１１乃
至CSg４に対応する数（４×ｇ）のフリツプ・フ
ロツプを有し、本体装置のMPUよりデータ・バ
スを介して制御され、各フリツプ・フロツプの出
力はそれぞれの出力をチツプ・セレクト信号とす
るノア・ゲート７−１１乃至７−ｇ４の一方の入
力端子に供給される。デコーダ６はメモリ・アド
レス信号の上位桁をデコードするものであり、そ
の出力はノア・ゲート７−１１乃至７−ｇ４の他
方の入力端子に供給される。チツプ・セレクト信
号＊CS１１はノア・ゲート７−１１の出力信号
が用いられ、フリツプ・フロツプ群５中でノア・
ゲート７−１１に対応するフリツプ・フロツプが
選択されて論理１レベルになるか、デコーダ６の
出力のうちノア・ゲート７−１１に対応する出力
が論理１レベルになるとチツプ・セレクト信号＊
CS１１は論理０レベルになる。以下、チツプ・
セレクト信号＊CS１２乃至＊CSg４についても、
フリツプ・フロツプ群５に対応するフリツプ・フ
ロツプがあり、デコーダ６にも対応する出力端子
があるとともに対応するノア・ゲートもあつて、
チツプ・セレクト信号＊CS１１についてと同様
である。フリツプ・フロツプ８はフリツプ・フロ
ツプ群５とともに本発明のメモリのチエツクを実
行するときに用いられ、メモリのチエツクを実行
するときフリツプ・フロツプ８にデータを書き込
むと、フリツプ・フロツプ群５の出力を有効にす
るとともに、デコーダ６の出力を無効にして、フ
リツプ・フロツプ群５を用いてチエツクを実行す
るメモリ・グループのチツプ・セレクト信号を論
理０レベルになるように制御される。
以上のように構成されたものにおいて、本発明
のメモリのチエツク方式による手順を第３図のフ
ロー・チヤートに沿つて説明する。まず、フリツ
プ・フロツプ８を制御してフリツプ・フロツプ群
５の出力を有効にするとともに、デコーダ６の出
力を無効にした後に次の処理を行う。
のメモリのチエツク方式による手順を第３図のフ
ロー・チヤートに沿つて説明する。まず、フリツ
プ・フロツプ８を制御してフリツプ・フロツプ群
５の出力を有効にするとともに、デコーダ６の出
力を無効にした後に次の処理を行う。
フリツプ・フロツプ群５のうち、指定するメ
モリ・グループ（例えば１）に対応するフリツ
プ・フロツプにデータを書き込み、チツプ・セ
レクト信号（＊CS１１乃至＊CS１４）を論理
０レベルにしてメモリ・グループ(1)を指定す
る。
モリ・グループ（例えば１）に対応するフリツ
プ・フロツプにデータを書き込み、チツプ・セ
レクト信号（＊CS１１乃至＊CS１４）を論理
０レベルにしてメモリ・グループ(1)を指定す
る。
メモリ・アドレスを指定する。
データをメモリ素子１１乃至４８に同時にパ
ラレル・ラシトする。
ラレル・ラシトする。
メモリ素子１１乃至４８からデータを同時に
パラレル・リードする。
パラレル・リードする。
パラレル・リードしたデータについて、アン
ド結果リード信号によりトライステート・ゲー
ト３−１乃至３−８を制御し、論理積演算した
アンド・ゲート２−１乃至２−８の出力を被検
査データとしてデータ・バスに読み出し、ま
た、オア結果リード信号によりトライステー
ト・ゲート４−１乃至４−８を制御し、論理和
演算したオア・ゲート３−１乃至３−８の出力
を被検査データとしてデータ・バスに読み出
し、被検査データを期待値データと比較してメ
モリが正常か異常かを判定する。
ド結果リード信号によりトライステート・ゲー
ト３−１乃至３−８を制御し、論理積演算した
アンド・ゲート２−１乃至２−８の出力を被検
査データとしてデータ・バスに読み出し、ま
た、オア結果リード信号によりトライステー
ト・ゲート４−１乃至４−８を制御し、論理和
演算したオア・ゲート３−１乃至３−８の出力
を被検査データとしてデータ・バスに読み出
し、被検査データを期待値データと比較してメ
モリが正常か異常かを判定する。
正常であればへ移り、異常であればの処
理を経てに移る。
理を経てに移る。
メモリ素子の交換等の異常処理を行う。
全てのメモリ・グループについてメモリのチ
エツクが終了したかどうか判定する。
エツクが終了したかどうか判定する。
未終了であれば、同様にメモリ・グループ２
乃至ｇについてもに戻つてまでのチエツク
を順次繰り返し実行する。
乃至ｇについてもに戻つてまでのチエツク
を順次繰り返し実行する。
したがつて、第２図に示す如く、メモリ・グル
ープ長ｎ＝４で分割してメモリのチエツクを実行
した場合は４つのメモリ素子行のチエツクを同時
に実行するので、従来のメモリ・チエツク方式の
４分の１の時間で全メモリのチエツクを終了させ
ることができる。したがつて、グループ長ｎを長
くするとそれだけチエツクに要する時間は短かく
することができる。
ープ長ｎ＝４で分割してメモリのチエツクを実行
した場合は４つのメモリ素子行のチエツクを同時
に実行するので、従来のメモリ・チエツク方式の
４分の１の時間で全メモリのチエツクを終了させ
ることができる。したがつて、グループ長ｎを長
くするとそれだけチエツクに要する時間は短かく
することができる。
次に、第３図におけるメモリの判定法につい
て第４図を参照しつつ、さらに詳細に説明する。
て第４図を参照しつつ、さらに詳細に説明する。
メモリのチエツクに用いる期待値データを
「0101 0101」とすると、このデータがメモリ素子
にライトされていることになる。ところが実際の
リード・データにおいては、(2)の如く第２行第４
列では「１」が「０」に化け、また第３行第３列
では「０」が「１」に化けている。そこで、これ
らのパラレル・リードしたデータを各ビツト毎に
論理和演算すると、(3)の如く上記「０」から
「１」に化けたところのビツトに「１」が現われ
て期待値データ(1)と相違することになる。また、
これらのパラレル・リードしたデータを各ビツト
毎に論理積演算すると、(4)の如く上記の「１」か
ら「０」に化けたところのビツトに「０」が現わ
れて期待値データ(1)と相違することになる。した
がつて、メモリが「０」，「１」いずれに化けても
その異常は、論理和演算および論理積演算をし、
その結果を被検査データとしてその被検査データ
を期待値データと比較することにより判定するこ
とができる。
「0101 0101」とすると、このデータがメモリ素子
にライトされていることになる。ところが実際の
リード・データにおいては、(2)の如く第２行第４
列では「１」が「０」に化け、また第３行第３列
では「０」が「１」に化けている。そこで、これ
らのパラレル・リードしたデータを各ビツト毎に
論理和演算すると、(3)の如く上記「０」から
「１」に化けたところのビツトに「１」が現われ
て期待値データ(1)と相違することになる。また、
これらのパラレル・リードしたデータを各ビツト
毎に論理積演算すると、(4)の如く上記の「１」か
ら「０」に化けたところのビツトに「０」が現わ
れて期待値データ(1)と相違することになる。した
がつて、メモリが「０」，「１」いずれに化けても
その異常は、論理和演算および論理積演算をし、
その結果を被検査データとしてその被検査データ
を期待値データと比較することにより判定するこ
とができる。
以上の説明から明らかなように、本発明によれ
ば、大容量のメモリであつても、アドレス方向に
メモリをいくつかのグループに分割してそのグル
ープ内のメモリを一括してライトおよびリード
し、メモリの正常／異常を判定することができる
ので、１アドレス毎にライトおよびリードしてメ
モリの正常／異常を判定していた従来のメモリの
チエツク方式に比べると、そのチエツクに要する
時間は格段に短かくなる。特に、メモリの正常／
異常の判定チエツクは、メモリに異常がある場
合、どのメモリが異常であるかを判定できたとし
ても、メモリ素子全体を交換しなければならない
から、結果的には全てのメモリが正常であること
を確認できることが最優先事項である。その点に
おいても本発明は、パルレル・ライトおよびパラ
レル・リードしてメモリ・グループ内のものを一
括して正常であることの確認ができるので大変好
都合である。本発明の判定法によれば、メモリ・
グループの長さには、特に限定されるものではな
く、適宜選定しうることはいうまでもない。ま
た、メモリ・グループの長さｎによつてそのグル
ープのチエツクに要する時間が変わるわけではな
い。むしろ、グループ数ｇによりチエツクの所要
時間が決まるが、従来のメモリのチエツク方式に
比べた場合は、グループの長さｎ倍だけチエツク
の所要時間が短かく、即ち、ｎ分の１の所要時間
ですむことになる。
ば、大容量のメモリであつても、アドレス方向に
メモリをいくつかのグループに分割してそのグル
ープ内のメモリを一括してライトおよびリード
し、メモリの正常／異常を判定することができる
ので、１アドレス毎にライトおよびリードしてメ
モリの正常／異常を判定していた従来のメモリの
チエツク方式に比べると、そのチエツクに要する
時間は格段に短かくなる。特に、メモリの正常／
異常の判定チエツクは、メモリに異常がある場
合、どのメモリが異常であるかを判定できたとし
ても、メモリ素子全体を交換しなければならない
から、結果的には全てのメモリが正常であること
を確認できることが最優先事項である。その点に
おいても本発明は、パルレル・ライトおよびパラ
レル・リードしてメモリ・グループ内のものを一
括して正常であることの確認ができるので大変好
都合である。本発明の判定法によれば、メモリ・
グループの長さには、特に限定されるものではな
く、適宜選定しうることはいうまでもない。ま
た、メモリ・グループの長さｎによつてそのグル
ープのチエツクに要する時間が変わるわけではな
い。むしろ、グループ数ｇによりチエツクの所要
時間が決まるが、従来のメモリのチエツク方式に
比べた場合は、グループの長さｎ倍だけチエツク
の所要時間が短かく、即ち、ｎ分の１の所要時間
ですむことになる。
また、本発明によれば、フリツプ・フロツプ８
がチエツク・モードを示している場合には、チツ
プ・セレクト信号線＊CS１１，…，CSg４の状
態はフリツプ・フロツプ群５の出力の状態によつ
て定まるので、フリツプ・フロツプ群５を構成す
るフリツプ・フロツプの値を制御するとにより、
チエツク対象のメモリ・グループを自由に選択す
ることが出来る。
がチエツク・モードを示している場合には、チツ
プ・セレクト信号線＊CS１１，…，CSg４の状
態はフリツプ・フロツプ群５の出力の状態によつ
て定まるので、フリツプ・フロツプ群５を構成す
るフリツプ・フロツプの値を制御するとにより、
チエツク対象のメモリ・グループを自由に選択す
ることが出来る。
第１図は従来のメモリのチエツク方式を説明す
るブロツク図、第２図は本発明によるハードウエ
ア構成の一実施例を示すブロツク図、第３図は本
発明を説明するフロー・チヤート、第４図は本発
明のリード・データによるメモリの判定法を説明
する図である。 １−１乃至１−８……オア・ゲート、２−１乃
至２−８……アンド・ゲート、３−１乃至３−８
と４−１乃至４−８……トライステート・ゲー
ト、５……フリツプ・フロツプ群、６……デコー
ダ、７−１１乃至７−ｇ４……ノア・ゲート、８
……フリツプ・フロツプ、１１，１２，１Ｍ，２
１，２２，２８，２Ｍ，３１，３２，３８，４
１，４２，４８，Ｎ１，Ｎ２とNM……メモリ素
子、＊CS１１乃至＊CSg４……チツプ・セレク
ト信号。
るブロツク図、第２図は本発明によるハードウエ
ア構成の一実施例を示すブロツク図、第３図は本
発明を説明するフロー・チヤート、第４図は本発
明のリード・データによるメモリの判定法を説明
する図である。 １−１乃至１−８……オア・ゲート、２−１乃
至２−８……アンド・ゲート、３−１乃至３−８
と４−１乃至４−８……トライステート・ゲー
ト、５……フリツプ・フロツプ群、６……デコー
ダ、７−１１乃至７−ｇ４……ノア・ゲート、８
……フリツプ・フロツプ、１１，１２，１Ｍ，２
１，２２，２８，２Ｍ，３１，３２，３８，４
１，４２，４８，Ｎ１，Ｎ２とNM……メモリ素
子、＊CS１１乃至＊CSg４……チツプ・セレク
ト信号。
Claims (1)
- 【特許請求の範囲】 １ マトリクス状に配置された複数のメモリ素子
を有し、各メモリ素子には同一のメモリ素子内ア
ドレスが供給され、第ｉ列に属するメモリ素子に
対してはデータ・バス上の第ｉビツト位置のデー
タが入力され、第ｉ列に属するメモリ素子からの
出力データがデータ・バスの第ｉビツト位置に出
力されるようになつたメモリ装置において、 同一列に属するメモリ素子からの出力データを
ORするOR回路１を各列毎に設けると共に、各
OR回路１−１，１−２，…，１−８の出力をデ
ータ・バス上の対応するビツト位置上に選択的に
出力させるゲート手段４−１，４−２，…，４−
８を設け、 同一列に属するメモリ素子からの出力をAND
するAND回路２を各列毎に設けると共に、各
AND回路２−１，２−２，…，２−８の出力を
データ・バス上の対応するビツト位置に選択的に
出力する他のゲート手段３−１，３−２，…，３
−８を設け、 各メモリ素子行に対応する複数個のフリツプ・
フロツプを持つフリツプ・フロツプ群５を設け、 メモリ・アドレスの上位桁が入力されると共
に、メモリ素子行の数と同数の出力線を持つデコ
ーダ６を設け、 チエツク・モードか否を表すモード信号を出力
するフリツプ・フロツプ８を設け、 同一行に属するメモリ素子を同時に動作可能状
態にするための選択信号線＊CSを各メモリ素子
行毎に設け、 フリツプ・フロツプ８のモード信号がチエツ
ク・モードを表している場合にはフリツプ・フロ
ツプ群５の中に存在する各フリツプ・フロツプの
出力を対応する選択信号線＊CSに供給し、フリ
ツプ・フロツプ８のモード信号がチエツク・モー
ドに表していない場合にはデコーダ６の各出力を
対応する選択信号線＊CSに供給する選択信号供
給手段７−１１，…，７−ｇ４を設けた ことを特徴とするメモリのチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033550A JPS58150198A (ja) | 1982-03-03 | 1982-03-03 | メモリのチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033550A JPS58150198A (ja) | 1982-03-03 | 1982-03-03 | メモリのチエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58150198A JPS58150198A (ja) | 1983-09-06 |
| JPH0219496B2 true JPH0219496B2 (ja) | 1990-05-02 |
Family
ID=12389658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033550A Granted JPS58150198A (ja) | 1982-03-03 | 1982-03-03 | メモリのチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150198A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4674090A (en) * | 1985-01-28 | 1987-06-16 | Signetics Corporation | Method of using complementary logic gates to test for faults in electronic components |
| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
| EP0214508B1 (de) * | 1985-09-11 | 1991-09-25 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher |
| JPS63201858A (ja) * | 1987-02-18 | 1988-08-19 | Nec Corp | メモリ試験方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
-
1982
- 1982-03-03 JP JP57033550A patent/JPS58150198A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147924A (en) * | 1975-06-13 | 1976-12-18 | Fujitsu Ltd | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58150198A (ja) | 1983-09-06 |
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