JPH0217562A - シリアルインタフエース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、計算機インタフェース回路においテ、シリ
アルデジタルデータをノくラレルテシタルデータに高速
に変換するシリアルインタフェース装置に関するもので
ある。

〔従来の技術〕

従来９人工衛星の姿勢制御装置において、センサ／アク
チュエータ等の外部機器と上記姿勢制御装置内の計算機
とのインタフェース回路として第３図に示すシリアルイ
ンタフェース装置が主に使用されていた。図において、
（１）は計算機、（２１はパラレルデジタルデータ、＋
３１ＶｉシリアルＩ１０．＋４）はシリアルデジタルデ
ータ、（５）は同期クロック信号、（６）はイネーブル
信号、（７１はフラグ回路、（８１はタイミング回路、
（９）はシリアルインタフェース装置、α・は外部機器
、　Ｑｌ）はフラグ信号である。

また、第４図はシリアルインタフェース装置の動作タイ
ミングを示したもので、（Ｉ３は計算機（１）の動作タ
イミングをとるＲＴＯ信号である。

次に動作について説明する。外部機器αＧから出力され
るシリアルデジタルデータ（４）は、第４図のタイミン
グチャートが示すようにタイミング回路（７）から出力
されるイネーブル信号（６）及び同期クロック信号（５
）と共にこれらに同期してシリアルインタフェース装置
に入力される。シリアルエ１０　（３１はシリアル−パ
ラレル変換回路を内蔵しておシ同期クロック信号（５）
の立上）のタイミングでシリアルデジタルデータ（４）
を１ビツトずつ取シ込みノ（ラレルデジタルデータ（２
）に変換する。イネーブル信号（６）の立下シのタイミ
ングでシリアルパラレル変換ヲ終え上記パラレルデジタ
ルデータ（２）が確定すると、フラグ回路（７）はフラ
グ信号ａｌｌを出力することで計算機（１）にデータ読
取り許可状態であることを知らせる。計算機＋１１は次
の動作サイクルで上記パラレルデジタルデータ（２）を
読取＃）、フラグ信号Ｑｌｌをリセットする。以上のよ
うに従来のシリアルインタフェース装置（９）は外部機
器ａＯから出力されるシリアルデジタルデータ（４）を
シリアルＩ１０　＋ａ＋でパラレルデジタルデータ（２
）に変換し、計算機ｆｉｌに直接出力する。この場合、
１０Ｐ［Ｊサイクル時間に転送可能なデジタルデータの
ビット長はシリアルＩ１０　ｆ３１　内のシリアル−パ
ラレル変換回路のシフト段数に等しい。

〔発明が解決しようとする課題〕

従来のシリアルインタフェース装置は以上のように構成
されているので、多量のシリアルデジタルデータを高速
に転送する場合には、そのデータ長に応じたシフト段数
を有するシリアルーツ（ラレル変換回路を増設すること
が必要で、また、１０Ｐσ廿イクル時間に１度だけしか
データ転送ができず、高速データ転送には不向きである
などの課題があった。

この発明はこれらの課題を改善する目的でなされたもの
で、ｌＣＰＵサイクル時間に数回に分割してデータ転送
をすることが可能であるとともに。

シフト段数以上の多量のデータを高速に転送ができるシ
リアルインタフェース装置を得ることを目的とする。

〔課題を解決するだめの手段〕

この発明に係るシリアルインタフェース装置は。

外部機器から出力きれるシリアルデジタルデータを１６
ビツト単位でシリアルエ１０にてノ（ラレルテシタルデ
ータに変換し、順次アドレスカウンタの指示するメモリ
内のアドレスに上記データを一時的に格納した後、計算
機に転送する手段を設けたものである。

〔作用〕

この発明におけるシリアルインタフェース装置は、１６
ビツト単位でパラレル変換を行い、メモリを経由して計
算機に取込まれるので、多量のデータを高速に転送する
ことが可能である。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、０３は共通メモリ、α着はアドレスカウン
タ、ａりはフレーム同期パルス信号、α０はアドレス信
号、αηはラッチ信号である。また第２図はシリアルイ
ンタフェース装置の動作タイミングを示したものである
。

第１図から明らかなようにシリアルインタフェース装置
（９）は外部機器αｌからクロック信号（５）に同期し
て転送されるシリアルデータ（４）をパラレルデータ（
２）に変換するシリアルエ１０　＋ａ＋　トフレーム同
期パルス信号（Ｉｎ及びイネーブル信号（６１を基準に
アドレスカウンタα着及び共通メモリα３の動作を制御
する信号を出力するタイミング回路２Ｃ８１と、上記タ
イミング回路２（８１からの信号によシカラント動作を
行い共通メモリ０３ヘアドレス信号ｔｔｅを出力するア
ドレスカウンタ（１４と、上記パラレルデータ（２）を
ストアする共通メモリαｊとから構成される。

上記のように構成されたシリアルインタフェース装置の
動作を第１図及び第２図を参照しながら説明する。第２
図はアドレスカウンタα滲及び共通メモ＋Ｊ　（１３の
動作に注目し、関係″する信号の一部についてそのタイ
ミングを示したものである・外部機器Ｑｌから出力され
るシリアルデジタルデータ（４）は同期クロック（５）
及びイネーブル信号（６）に同期しシリアルインタフェ
ース装置（９）に入力される。シリアルＩ１０　（３１
は上記シリアルデジタルデータ（４）をパラレルデジタ
ルデータ（２）に変換する。イネーブル信号（６）の立
下シのタイミングでシリアル−パラレル変換を終了し上
記パラレルデジタルデータ（２）が確定すると、タイミ
ング回路２Ｃ８）から出力されるラッチ信号αＤによυ
上記パラレルデジタルデータ（２）が共通メモリα３に
転送される。共通メモリ（１３中における転送アドレス
はアドレスカウンタＩが出力するアドレス信号ａｅによ
って指定される。

アドレスカウンタ０番は次のイネーブル信号（６）の立
上りで動作し、アドレスを＋１インクリメントし次に変
換されたパラレルデジタルデータ（２）を共通メモリ０
３内の次のアドレスに転送する。同様の動作をＮ回縁シ
返した後、フレーム同期パルス信号＋１７１の入力をト
リガーに計算機（１）は、共通メモリ０３に転送順序に
応じたアドレスに格納されているシリアルパラレルデー
タ（２１を順次読取る。また同時にアドレスカウンタ（
Ｉ４をリセットしアドレス信号αｅを初期化する。以上
のようにこのシリアルインタフェース装置（９）は外部
機器ａａからのシリアルデジタルデータを順次変換し、
いったん共通メモリ０に格納した後、計算機＋１１に出
力する。この場合。

上記のようにＩＣｊＰＵサイクル時間に複数回転送処理
が実行可能であり、その転送データ長はシリアルエ１０
　（３１内のシリアル−パラレル変換回路のシフト段数
のＮ倍となる。

〔発明の効果〕

以上のよう忙この発明によれば、シリアルデジタルデー
タ（４）をパラレルデジタルデータ（２）に変換後、−
度共通メモＩＪ　（１３に格納した後計算機（１１に転
送したこと及び共通メモリα（のアドレス指定にイネー
ブル信号（６）をカウントするアドレスカウンタ０４１
の出力を利用したことによ）Ｊ分割転送処理が可能でシ
フト段数以上の多量データを高速に転送ができるシリア
ルインタフェース装置が得られた。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すシリアルインタフェ
ース装置の構成図、第２図は実施例の主要動作タイミン
グを示す図、第３図は従来のシリアルインタフェース装
置の構成図、第４図は従来例の主要動作タイミングを示
す図である。 図中、（１）は計算機、（２）はパラレルデジタルデー
タ、（３）はシリアルＩ１０　、　（４１はシリアルデ
ジタルデータ、（５）は同期クロック、（６）はイネー
ブル信号。 （７）はフラグ回路、（８）はタイミング回路、（９）
はシリアルインタフェース装置、　Ｑｌは外部機器、　
（１１１はフラグ信号、０３はＲＴＣ信号、　６３は共
通メモリ、０４）はアドレスカウンタ、αりはフレーム
同期パルス信号、　ＱＱはアドレス信号、　＋１７１は
ラッチ信号である。 なお図中、同一あるいは相当部分には同一符号を付し示
しである。

Claims (1)

【特許請求の範囲】
1. 外部機器からクロックに同期して転送されてくるシリア
   ルデータをパラレルデータに変換するシリアルＩ／Ｏと
   、外部機器からのタイミング信号をカウントし上記パラ
   レルデータをストアするメモリアドレスを発生するアド
   レスカウンタと、上記パラレルデータをストアする共通
   メモリとを具備することを特徴としたシリアルインタフ
   ェース装置。