JPH04156015A

JPH04156015A - 位相差吸収回路

Info

Publication number: JPH04156015A
Application number: JP2278897A
Authority: JP
Inventors: Hidekazu Tsuruta; 鶴田　英一; Yasuhiro Kawakami; 川上　康博
Original assignee: Toshiba Engineering Corp; Toshiba Corp
Current assignee: Toshiba Engineering Corp; Toshiba Corp
Priority date: 1990-10-19
Filing date: 1990-10-19
Publication date: 1992-05-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、時分割多重通信等における回線クロック信
号と装置または装置相互間のクロック位相を合わせるた
めの位相差吸収回路に関するものである。

（従来の技術）時分割多重方式はクロック信号の同期が重要である。一
般に時分割多重装置は、接続された回線の信号からクロ
ックを抽出し安定化させてこの装置で使用するシステム
クロックとし、回線信号の処理を行っている。二のシス
テムクロックで回線信号処理を行う場合、回線のクロッ
クはジッダ等のため変動することかあるので、システム
クロックとの同期が外れることかある。また、この装置
に接続される回線か複数の場合には、一つの回線を選択
して、この回線のクロックを基準にしてシステムクロッ
クを生成するので、他の回線のクロックとの間に位相差
か生し、信号処理に不都合を生じる。

このように不安定なりロックや位相差のあるクロックの
回線の信号を安定に処理するためには、これらの位相差
を吸収してシステムとして完全に同期のとれた信号にす
る必要かあり、第２図に示すような位相差吸収回路が使
用されてきた。

第２図において、２１ａ〜２Ｉｎは位相差を吸収するた
めの、信号情報を直列に記憶する複数ビットで構成され
る直列Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　ｉｎ　Ｆｉｒｓｔ
　ｏｕｔ）のシリアルメモリであり、これらのメモリ２
１ａ〜２１ｎは、制御回路２２の書込み制御信号２２ａ
および読出し制御信号２２ｂによりケート２３ｇ　、　
２３ｂを介してメモリ動作か制御されるようになってお
り、また、これらメモリ２１ａ〜２ｉｎの記憶容量は、
想定される回線と装置内の相互クロックの位相差で必要
個数か決定されるものである。

二のように構成された位相差吸収回路において先頭の直
列ＦＩＦＯメモリ２１ａの書込み動作は、制御回路２２
の書込み制御信号２２ａてイネーブル状態になり、回線
２４の信号を回線クロック２４ａに基づいてこの直列Ｆ
ＩＦＯメモリ　２１ａに記憶する。

直列ＦＩＦＯメモリ　２１ａか満配になると、このメモ
リのデータは次段の直列ＦＩＦＯメモリ　２１ｂに転送
されて順次回線の信号データはこれら直列ＦＩＦＯメモ
リ２１ａ〜２Ｉｎ群の中に書き込まれる。

はぼ直列ＦＩＦＯメモリ２１ａ〜２１ｎ群の容量の半分
程度記憶された時点で、制御回路２２は読出し制御信号
２２ｂにより最終段の直列ＦＩＦＯメモリ２Ｉｎの読出
し動作をイネーブル状態にして、図示しない時分割装置
内の装置信号線２５に、この装置より供給される装置ク
ロック２５ａにより直列ＦＩＦＯメモリ２１ａ〜２Ｉｎ
内に記憶された回線２４の信号を時分割多重装置に取り
込むものである。

このように回線の信号情報を直列ＦＩＦＯメモリ２１ａ
〜２Ｉｎ内に一時記憶することにより、例えば、回線の
信号にジッタがあって位相が乱れてい、　　でも、また
回線相互に位相差かあっても、両クロックの位相差に相
当する時間を調整して正常な時分割信号処理を可能にし
ている。

（発明が解決しようとする課題）しかしながら、上記した従来の位相吸収回路は回線信号
をシリアルに直接直列ＦＩＦＯメモリに書き込んでいる
ため、回線のデータ速度か高速になると、このデータを
記憶するために高速処理か可能な素子か必要である。し
かし現在高速処理が可能な直列ＦＩＦＯメモリは消費電
力が大きく、また高価でもある問題があった。

また、位相差吸収する記憶動作かシリアル動作であるの
で、想定される位相差を吸収てきる直列ＦＩＦＯメモリ
を用意する必要があり、実装的にも経済的にも問題があ
った。

コノ発明ハ、このような問題を解決するためになされた
もので、高速処理においても処理が容易であり、実装の
上でも経済的にも有利な位相吸収回路を提供することを
目的としている。

Ｃ発明の構成］（課題を解決するための手段）この発明は、回線の直列情報信号をこの回線のクロック
信号により一時記憶するとともに一時記憶した前記直列
情報信号を所定のクロック信号で記憶した順序で読み出
し可能な記憶手段を有する位相差吸収回路において、前
記直列情報信号を並列情報に変換する手段と、この手段
により並列化した情報を並列に記憶し、かつ記憶した順
序で並列に読出し可能な記憶手段と、この記憶手段から
読み出される並列情報を前記所定のクロック信号で前記
直列情報信号に変換する手段とを具備することを特徴と
している。

（作用）このように位相差吸収回路を構成することにより、直列
情報を並列に記憶処理することが可能になり、記憶素子
の低速化とその所要数を減らすことができる。

（実施例）以下図面を参照しながらこの発明の一実施例を説明する
。第１図はこの実施例のブロック回路図である。同図に
おいて、ｌａ、ｌｂ〜〕ｎは位相差を吸収するための、
信号情報を並列に記憶し並列に出力する例えば、８ビッ
ト単位で構成される複数の並列Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒ
ｓｔ　ｉｎ　Ｆｉｒｓｔ　ｏｕｔ）メモリてあり、これ
らのメモリの内先頭の並列ＦＩＦＯメモリ１ａの入力側
はシフトレジスタ等で構成される直／並列変換器２ａの
出力側に接続されおり、また、最後の並列ＦＩＦＯメモ
リ１ｎの出力側はシフトレンスタ等で構成される並／直
列変換器２ｂの入力側に接続されている。

直／並列変換器２ａの入力側は時分割信号か直列的に送
られる回線３に接続されており、回線クロック３ａによ
り直列の時分割信号はこの直／並列変換器２ａで並列情
報４ａに変換される。また、並列ＦＩＦＯメモリ１ａに
は、制御回路５から送出される書込み制御信号５ａと回
線クロック３ａをもとに、書込みクロック生成回路６ａ
おいて生成される書込みクロック４ｂが送られており、
直／並列変換器２ａて並列変換された並列情報４ａをこ
のクロック４ｂで並列ＦＩＦＯメモリ１ａに並列に書き
込むようになっている。

並／直列変換器２ｂの出力側は図示しない時分割多重装
置の装置信号線７に接続されている。また並列ＦＩＦＯ
メモリ］ｎおよび並／直列変換器２ｂには、制御回路５
から送出される読出し制御信号５ｂと装置クロック７ａ
をもとに、読出しクロック生成回路６ｂで生成される読
出しクロック４ｃが送られており、並列ＦＩＦＯメモリ
１ｎの並列情報出力４ｄをこのクロック４Ｃて並、／直
列変換器２ｂに読出して直列変換し、さらに、装置クロ
ック７ａにより元の形の時分割直列信号に変換して、装
置信号線７を介して図示しない時分割多重装置に送り込
む構成になっている。

なお、並列Ｆ　ＩＦＯ］ａ〜１ｎメモリの必要個数は、
想定される回線と装置内との相互クロ・ツク位相差て決
定される。

このような構成になるこの実施例の位相差吸収回路にお
いて、回線３の時分割直列信号は回線クロック３ａによ
り直／並列変換器２ａに読み込まれて並列情報４ａに変
換されるとともに、この並列情報４ａは書込みクロック
４ｂで先頭の並列ＦＩＦＯメモリ１ａに並列状態で書き
込まれる。

並列ＦＩＦＯメモリ１ａか１配になると次段の並列ＦＩ
Ｆ○メモリ１ｂに信号か並列状態で転送され、順次並列
ＦＩＦＯメモリ群１ａ〜１ｎ内に回線３０時分割信号情
報か記憶される。

並列ＦＩＦＯメモリ１ａ〜１ｎの記憶容量の半分程度に
信号か書込まれると、これらメモリ１ａ〜１ｎ内に書込
まれた並列情報４ｄを読出しクロック４ｃにより、並列
ＦＩＦＯメモリ１ｎを介して並／直列変換器２ｂに読出
し、直列信号に変換すとともに、装置クロック７ａに同
期して、変換された直列信号を装置信号線７を経て図示
しない時分割多重装置に送る。

このように、回線クロック３ａと装置クロック７ａとの
間に位相差があっても、回線信号を回線クロック３ａに
同期して並列ＦＩＦＯメモリ１ａ〜１ｎの中に一時記憶
し、装置クロック７ａに同期して時分割多重装置に送出
することで、両クロック３ａ、７ａの位相差に相当する
時間の調整を行い位相差を吸収するものである。

なお、この発明は上記実施例に限定されるものではなく
、要旨を変更しない範囲で変形して実施できる。

この実施例では並列ＦＩＦＯメモリに８ビツト構成のも
のを説明したが、複数ビットの構成であればよく、パラ
レルビット数が増せば、それだけ並列ＦＩＦＯメモリの
所要個数を少なくすることかできる。

［発明の効果］この発明によれば、直列信号を並列情報に変換して記憶
、処理するので、ＦＩＦＯメモリに要求されるスピード
は直列処理の場合に比べてパラレルビット数分の１にな
り、比較的消費電力か少なく、かつ安価な素子を使用で
きる。

また、ＦＩＦＯの所要個数も少なくて良いので、この点
でも経済的な回路か構成できる。

【図面の簡単な説明】

第１図は、この発明の一実施例の位相差吸収回路を説明
するブロック回路図、第２図は従来の直列処理の位相差
吸収回路のブロック回路図である。ｌａ、ｌｂ〜１ｎ＝並列ＦＩＦＯメモリ２ａ・・・直／
並列変換器　２ｂ・・・並／直列変換器３・・・・・回
線　　　　　　３ａ・・回線クロック４ａ、４ｄ・・・
並列情報４ｂ・・・書込みクロック　４Ｃ・・読出しクロック５
・・・・・制御回路５ａ・・・書込み制御信号　５ｂ・・・読出し制御信号
６ａ　書込みクロック生成器６ｂ　読出しクロック生成器７　・・装置信号線　　　７ａ・・装置クロ・ツク２１
ａ、２１ｂ　〜２Ｉｎ−・直列ＦＩＦＯメモリ２２・・
・制御回路２２ａ・書込み制御信号　２２ｂ・・読出し制御信号２
３ａ、２３ｂ　　・ゲート２４−・・・回線　　　　　　２４ａ・・・回線クロ・
ツク２５・・・・・装置信号線　　　２５ａ・・装置ク
ロ・ツク出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】回線の直列情報信号をこの回線のクロック信号により一
時記憶するとともに一時記憶した前記直列情報信号を所
定のクロック信号で記憶した順序で読み出し可能な記憶
手段を有する位相差吸収回路において、前記直列情報信号を並列情報に変換する手段と、この手
段により並列化した情報を並列に記憶し、かつ記憶した
順序で並列に読出し可能な記憶手段と、この記憶手段か
ら読み出される並列情報を前記所定のクロック信号で前
記直列情報信号に変換する手段とを具備することを特徴
とする位相差吸収回路。