JP2733140B2 - Ｆｉｆｏメモリ制御回路 - Google Patents
Ｆｉｆｏメモリ制御回路Info
- Publication number
- JP2733140B2 JP2733140B2 JP3015716A JP1571691A JP2733140B2 JP 2733140 B2 JP2733140 B2 JP 2733140B2 JP 3015716 A JP3015716 A JP 3015716A JP 1571691 A JP1571691 A JP 1571691A JP 2733140 B2 JP2733140 B2 JP 2733140B2
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- JP
- Japan
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Storing Facsimile Image Data (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル多重化装
置等において行われているスピード変換、バースト・バ
ースト変換等に使用されるＦＩＦＯメモリ制御回路に関
するものである。
置等において行われているスピード変換、バースト・バ
ースト変換等に使用されるＦＩＦＯメモリ制御回路に関
するものである。
【０００２】
【従来の技術】ディジタル多重化装置等において、フレ
ーム構成のデータのスピード変換やバースト・バースト
変換を行うために、先入れ先出し（以下、ＦＩＦＯとい
う）メモリを使用する場合に、ロールメモリ方式のＲＡ
Ｍで実現する方法が知られている。
ーム構成のデータのスピード変換やバースト・バースト
変換を行うために、先入れ先出し（以下、ＦＩＦＯとい
う）メモリを使用する場合に、ロールメモリ方式のＲＡ
Ｍで実現する方法が知られている。
【０００３】図４は従来のＦＩＦＯメモリ制御回路の構
成の示すブロック図であり、図において、１はＦＩＦＯ
メモリとして、複数のデータ格納領域を有するロールメ
モリ方式のＲＡＭ、２は前記ＲＡＭ１へのライトアドレ
スを循環的に歩進するライトポインタ、３は前記ＲＡＭ
１のリードアドレスを循環的に歩進するリードポインタ
である。
成の示すブロック図であり、図において、１はＦＩＦＯ
メモリとして、複数のデータ格納領域を有するロールメ
モリ方式のＲＡＭ、２は前記ＲＡＭ１へのライトアドレ
スを循環的に歩進するライトポインタ、３は前記ＲＡＭ
１のリードアドレスを循環的に歩進するリードポインタ
である。
【０００４】次に動作について説明する。データの書込
み動作は、ライトポインタ２が指示するＲＡＭ１上のア
ドレスにライトデータを書込み、該ライトポインタ２を
インクリメントするように動作する。そして、このライ
トポインタ２は値がＲＡＭ１上の最終アドレスに到達す
ると、該ＲＡＭ１上の先頭アドレスに戻り、循環的に歩
進する。
み動作は、ライトポインタ２が指示するＲＡＭ１上のア
ドレスにライトデータを書込み、該ライトポインタ２を
インクリメントするように動作する。そして、このライ
トポインタ２は値がＲＡＭ１上の最終アドレスに到達す
ると、該ＲＡＭ１上の先頭アドレスに戻り、循環的に歩
進する。
【０００５】また、データの読出し動作は、前記ＲＡＭ
１から読出すリードデータを、リードポインタ３が指示
するＲＡＭ１上のアドレス位置から読出し、該リードポ
インタ３をインクリメントするように動作する。そし
て、このリードポインタ３は値がＲＡＭ１上の最終アド
レスに到達すると、該ＲＡＭ１上の先頭アドレスに戻
り、循環的に歩進する。
１から読出すリードデータを、リードポインタ３が指示
するＲＡＭ１上のアドレス位置から読出し、該リードポ
インタ３をインクリメントするように動作する。そし
て、このリードポインタ３は値がＲＡＭ１上の最終アド
レスに到達すると、該ＲＡＭ１上の先頭アドレスに戻
り、循環的に歩進する。
【０００６】一方、このリードポインタ３の値がライト
ポインタ２の値を追い抜かなければＦＩＦＯ動作となる
が、該リードポインタ３の値がライトポインタ２の値を
追い抜いた場合には、該リードポインタ３の歩進を一時
停止することにより、見掛け上、ＲＡＭ１に留め込むデ
ータを増やし、リードポインタ３の値がライトポインタ
２の値を追い抜かない状態に制御してＦＩＦＯ動作を実
現する。
ポインタ２の値を追い抜かなければＦＩＦＯ動作となる
が、該リードポインタ３の値がライトポインタ２の値を
追い抜いた場合には、該リードポインタ３の歩進を一時
停止することにより、見掛け上、ＲＡＭ１に留め込むデ
ータを増やし、リードポインタ３の値がライトポインタ
２の値を追い抜かない状態に制御してＦＩＦＯ動作を実
現する。
【０００７】
【発明が解決しようとする課題】従来のＦＩＦＯメモリ
制御回路は以上のように構成されているので、ライトポ
インタ及びリードポインタがフレーム周期のあるポイン
タ位相で動作し、ＦＩＦＯ動作状態になると、該ポイン
タ位相の変動関係を保持したまま動作するので、ＲＡＭ
に留め込むデータ量に起因する該ＦＩＦＯメモリを通過
するデータの遅延時間を小さくする等の制御ができない
などの課題があった。なお、類似する先行技術として
は、例えば特開昭６２−１２９８５号公報等がある。
制御回路は以上のように構成されているので、ライトポ
インタ及びリードポインタがフレーム周期のあるポイン
タ位相で動作し、ＦＩＦＯ動作状態になると、該ポイン
タ位相の変動関係を保持したまま動作するので、ＲＡＭ
に留め込むデータ量に起因する該ＦＩＦＯメモリを通過
するデータの遅延時間を小さくする等の制御ができない
などの課題があった。なお、類似する先行技術として
は、例えば特開昭６２−１２９８５号公報等がある。
【０００８】この発明は上記のような課題を解消するた
めになされたもので、書込まれるデータ量がＦＩＦＯ動
作に影響を与えない最小量となるように制御すること
で、該ＦＩＦＯメモリを通過するデータの遅延時間を最
小にするＦＩＦＯメモリ制御回路を得ることを目的とす
る。
めになされたもので、書込まれるデータ量がＦＩＦＯ動
作に影響を与えない最小量となるように制御すること
で、該ＦＩＦＯメモリを通過するデータの遅延時間を最
小にするＦＩＦＯメモリ制御回路を得ることを目的とす
る。
【０００９】
【課題を解決するための手段】この発明に係るＦＩＦＯ
メモリ制御回路は、リードポインタの値がライトポイン
タの値を追いつかないように制御してＦＩＦＯ動作を実
現した時の、リードポインタとライトポインタとの最小
となる差分値を算定する差分値算定手段を備え、該差分
値算定手段の算定した差分値をリードポインタの値に加
算してメモリから読出すデータのリードアドレスを得る
ようにしたものである。
メモリ制御回路は、リードポインタの値がライトポイン
タの値を追いつかないように制御してＦＩＦＯ動作を実
現した時の、リードポインタとライトポインタとの最小
となる差分値を算定する差分値算定手段を備え、該差分
値算定手段の算定した差分値をリードポインタの値に加
算してメモリから読出すデータのリードアドレスを得る
ようにしたものである。
【００１０】
【作用】この発明における差分値算定手段は、ライトポ
インタとリードポインタとの差分を算定し、従前の該差
分の最小値とを比較して、最新の最小値を選択するの
で、ＲＡＭに留め込まれるデータ量をＦＩＦＯ動作に影
響を与えない最小量に制御する。
インタとリードポインタとの差分を算定し、従前の該差
分の最小値とを比較して、最新の最小値を選択するの
で、ＲＡＭに留め込まれるデータ量をＦＩＦＯ動作に影
響を与えない最小量に制御する。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるＦＩＦＯメモリ
制御回路の構成を示すブロック図であり、従来のＦＩＦ
Ｏメモリ制御回路（図４）と同一又は相当部分には同一
符号を付して説明を省略する。
する。図１はこの発明の一実施例によるＦＩＦＯメモリ
制御回路の構成を示すブロック図であり、従来のＦＩＦ
Ｏメモリ制御回路（図４）と同一又は相当部分には同一
符号を付して説明を省略する。
【００１２】図において、４はライトポインタ２ (図
中、Ｗ．Ｐと記す）とリードポインタ（図中、Ｒ．Ｐと
記す）の値から差分を算定し、従前の差分の最小値と比
較して小さい方の差分値（新たな最小値）を出力する差
分比較回路、５は該差分の最小値を示す差分ポインタ
（図中、Ｄ．Ｐと記す）であり、この差分比較回路４及
び差分ポインタ５により差分値算定手段Ａを構成してい
る。６は前記リードポインタ３の値と前記差分比較回路
４から出力される差分値を加算し、ＲＡＭ１から読出す
データのリードアドレスを出力する加算回路である。
中、Ｗ．Ｐと記す）とリードポインタ（図中、Ｒ．Ｐと
記す）の値から差分を算定し、従前の差分の最小値と比
較して小さい方の差分値（新たな最小値）を出力する差
分比較回路、５は該差分の最小値を示す差分ポインタ
（図中、Ｄ．Ｐと記す）であり、この差分比較回路４及
び差分ポインタ５により差分値算定手段Ａを構成してい
る。６は前記リードポインタ３の値と前記差分比較回路
４から出力される差分値を加算し、ＲＡＭ１から読出す
データのリードアドレスを出力する加算回路である。
【００１３】また、図２は前記各ポインタのタイミング
チャートを示した図であり、同図（ａ）は上段がライト
データの書込みタイミング、下段がリードデータの読出
しタイミングを示しており、各ポインタはこのタイミン
グで動作する。同図（ｂ）、（ｃ）はそれぞれライトポ
インタ２とリードポインタ３の動作タイミングを示して
おり、図中の各番号はデータ番号で、それぞれ対応して
いる（番号が同じならば同一データ）。同図（ｄ）は差
分比較回路４で算定する各タイミングでの差分値を示す
図、同図（ｅ）は差分ポインタ５が示す各タイミングで
の差分の最小値、同図（ｆ）はＲＡＭ１から実際に読出
すデータ（図中の番号はデータ番号）のリードアドレス
の指示タイミングを示す図、同図（ｇ）はライトデータ
（上段）とリードデータ（下段）のＦＩＦＯ動作を示す
図である。
チャートを示した図であり、同図（ａ）は上段がライト
データの書込みタイミング、下段がリードデータの読出
しタイミングを示しており、各ポインタはこのタイミン
グで動作する。同図（ｂ）、（ｃ）はそれぞれライトポ
インタ２とリードポインタ３の動作タイミングを示して
おり、図中の各番号はデータ番号で、それぞれ対応して
いる（番号が同じならば同一データ）。同図（ｄ）は差
分比較回路４で算定する各タイミングでの差分値を示す
図、同図（ｅ）は差分ポインタ５が示す各タイミングで
の差分の最小値、同図（ｆ）はＲＡＭ１から実際に読出
すデータ（図中の番号はデータ番号）のリードアドレス
の指示タイミングを示す図、同図（ｇ）はライトデータ
（上段）とリードデータ（下段）のＦＩＦＯ動作を示す
図である。
【００１４】次に動作について説明する。動作当初は、
前述した従来技術と同様に、リードポインタ３の値がラ
イトポインタ３の値を追い抜かない状態に制御して、Ｆ
ＩＦＯ動作を実現する。
前述した従来技術と同様に、リードポインタ３の値がラ
イトポインタ３の値を追い抜かない状態に制御して、Ｆ
ＩＦＯ動作を実現する。
【００１５】そして、このライトポインタ２とリードポ
インタ３とがフレーム周期のあるポインタ位相で動作し
てＦＩＦＯ状態になった後、ＲＡＭ１からのデータの読
出し時に、差分比較回路４において、ライトポインタ２
とリードポインタ３の差分を計算し（ライトポインタの
値とリードポインタの値の差）、差分ポインタ５の値
（従前の最小値）と比較して、より小さい値を差分ポイ
ンタ５の値とする。なお、この動作がフレーム１周期の
間行われることにより、差分ポインタ５は差分の最小値
を示すことになる。
インタ３とがフレーム周期のあるポインタ位相で動作し
てＦＩＦＯ状態になった後、ＲＡＭ１からのデータの読
出し時に、差分比較回路４において、ライトポインタ２
とリードポインタ３の差分を計算し（ライトポインタの
値とリードポインタの値の差）、差分ポインタ５の値
（従前の最小値）と比較して、より小さい値を差分ポイ
ンタ５の値とする。なお、この動作がフレーム１周期の
間行われることにより、差分ポインタ５は差分の最小値
を示すことになる。
【００１６】そして、次のフレームからは、ＲＡＭ１か
ら読出すデータを時に、加算回路６において、リードポ
インタ３の値と差分ポインタ５の値を加算した値をリー
ドアドレスとすることにより、ＲＡＭ１に留め込まれる
データ量をＦＩＦＯ動作に影響を与えない最小量に出
来、前記ＲＡＭ１を通過するデータの遅延時間を最小に
することができる。具体的には、図２（ｇ）に示すよう
に、リードタイミングの２クロック時間分、遅延時間を
小さくできる。
ら読出すデータを時に、加算回路６において、リードポ
インタ３の値と差分ポインタ５の値を加算した値をリー
ドアドレスとすることにより、ＲＡＭ１に留め込まれる
データ量をＦＩＦＯ動作に影響を与えない最小量に出
来、前記ＲＡＭ１を通過するデータの遅延時間を最小に
することができる。具体的には、図２（ｇ）に示すよう
に、リードタイミングの２クロック時間分、遅延時間を
小さくできる。
【００１７】なお、上記実施例では加算回路６によりリ
ードアドレスを与えたが、図３に示すように、差分値算
定手段Ａによりフレーム１周期後算定された最小値を加
算した値にリードポインタ３の値を修正するように構成
しても同様の効果を奏する。
ードアドレスを与えたが、図３に示すように、差分値算
定手段Ａによりフレーム１周期後算定された最小値を加
算した値にリードポインタ３の値を修正するように構成
しても同様の効果を奏する。
【００１８】
【発明の効果】以上のように、この発明によればライト
ポインタとリードポインタとの最小となる差分値を算定
する差分値算定手段を設け、この算定された差分の最小
値と前記リードポインタの値を加算して、リードアドレ
スとするので、例えば多重化装置等で、ＦＩＦＯメモリ
を構成する時に、内部の遅延時間を最小に制御できる効
果がある。
ポインタとリードポインタとの最小となる差分値を算定
する差分値算定手段を設け、この算定された差分の最小
値と前記リードポインタの値を加算して、リードアドレ
スとするので、例えば多重化装置等で、ＦＩＦＯメモリ
を構成する時に、内部の遅延時間を最小に制御できる効
果がある。
【図１】この発明の一実施例によるＦＩＦＯメモリ制御
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】この発明の一実施例によるＦＩＦＯメモリ制御
回路の動作を説明するタイミングチャートである。
回路の動作を説明するタイミングチャートである。
【図３】この発明の他の実施例によるＦＩＦＯメモリ制
御回路の構成を示すブロック図である。
御回路の構成を示すブロック図である。
【図４】従来のＦＩＦＯメモリ制御回路の構成を示すブ
ロック図である。
ロック図である。
１ ＲＡＭ ２ ライトポインタ ３ リードポインタ ４ 差分比較回路 ５ 差分ポインタ ６ 加算回路 Ａ 差分算定手段 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】 複数のデータ格納領域を有するメモリ
と、このメモリへ書込むデータのライトアドレスを循環
的に歩進するライトポインタと、前記メモリから読出す
データのリードアドレスを循環的に歩進するリードポイ
ンタとを備えたＦＩＦＯメモリ制御回路において、リー
ドポインタの値がライトポインタの値を追いつかないよ
うに制御してＦＩＦＯ動作を実現した時の、リードポイ
ンタとライトポインタとの最小となる差分値を算定する
差分値算定手段を備え、該差分値算定手段の算定した差
分値を前記リードポインタの値に加算して前記メモリか
ら読出すデータのリードアドレスを得るようにしたこと
を特徴とするＦＩＦＯメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015716A JP2733140B2 (ja) | 1991-01-17 | 1991-01-17 | Ｆｉｆｏメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015716A JP2733140B2 (ja) | 1991-01-17 | 1991-01-17 | Ｆｉｆｏメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243083A JPH04243083A (ja) | 1992-08-31 |
| JP2733140B2 true JP2733140B2 (ja) | 1998-03-30 |
Family
ID=11896491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015716A Expired - Lifetime JP2733140B2 (ja) | 1991-01-17 | 1991-01-17 | Ｆｉｆｏメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733140B2 (ja) |
-
1991
- 1991-01-17 JP JP3015716A patent/JP2733140B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04243083A (ja) | 1992-08-31 |
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