KR890003598Y1

KR890003598Y1 - 시간축 보정 회로에서의 ram제어 펄스 발생 회로

Info

Publication number: KR890003598Y1
Application number: KR2019850018443U
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자주식회사; 정재은
Priority date: 1985-12-31
Filing date: 1985-12-31
Publication date: 1989-05-27
Also published as: KR870011148U

Abstract

내용 없음.

Description

시간축 보정 회로에서의 RAM제어 펄스 발생 회로

제1도는 디지탈 오디오의 재생 시스템의 블럭도.

제2도는 제1도에 도시된 시간축 보정회로의 전체 구성도.

제3도는 본 고안의 위한 RAM 제어펄스 발생회로도.

제4도는 제2도 및 제3도의 각 부분의 펄스 파형도.

제5도는 제3도의 구성중 멀티플렉서 제어펄스 발생부의 각 부분의 펄스 파형도.

* 도면의 주요부분에 대한 부호의 설명

I : 직병렬 변환 레지스터 II : 10비트 레지스터

III : 3스테이트 버퍼 IV : 메모리부

V : EPROM VI : 쉬프트 레지스터

FF1 : D플립플롭 N1-N4 : 앤드게이트

T1, T2 : 카운터 FF2 : JK플립플롭

N5 : 인버터 N6 : 오아게이트

N7 : 멀티플렉서

본 고안은 디지탈 오디오의 메모리 램을 이용한 시간축 보정회로에 있어서 메모리부 내의 RAM을 제어하는 펄스를 발생하는 회로에 관한 것으로, 특히 시간축 보정회로의 메모리부 내의 RAM에 데이터를 쓰고 읽는 것을 제어하는 펄스를 발생하는 회로에 관한 것이다.

디지탈 오디오기기는 아날로그 신호를 디지탈 신호로 변환시켜 처리함으로써 원음을 재생시키는 것이 편리한 이점이 있으며, 테이프에 녹음된 신호를 재생하여 처리함에 있어서 다수의 헤드를 사용하여 기록된 신호를 다중처리하고 있다.

이와 같이 녹음시점과 재생시점이 일치하지 않은 상태를 본 발명서에서는 "시간축이 벗어났다"고 칭하고 있다. 그런데 상기한 바와 같은 문제점은 테이프의 기록 밀도를 높이기 위해 다수개의 헤드에 의한 다수의 트랙을 이용하기 때문에 발생하는 것이다.

따라서, 본 출원인은 특허원 제 85-9034호를 통하여, 디지탈 오디오에서 재생시 발생하는 시간축의 어긋남을 보정하기 위한 회로로서 10개의 트랙을 감당할 수 있는 하나의 메모리부를 구성하여 이를 RAM 어드레싱 카운터로 제어할 수 있는 회로를 본 고안에서는 상기한 시간축 보정을 위해 사용되는 메모리부 내의 RAM에 대한 데이터의 기입, 독출시 필요한 RAM 제어펄스를 발생하는 회로를 제공하는데 그 목적을 두고 있다.

제1도에는 상기한 시간축 보정회로를 포함한 디지탈 오디오 재생시스템의 블럭도가 도시되어 있다. 여기서, 헤드에 의해 검출된 신호는 동기 검출 및 보상회로, 시간축 보정회로, 복조회로, 에터정정부, 디지탈-아날로그 변환부를 통해 원음으로 재생되도록 되어 있다.

제2도에는 제1도에 도시된 시간축 보정회로의 전체구성도가 도시되어 있는데, 그 구성과 동작에 관하여 설명한다.

테이프의 10개 트랙에서 헤드에 의해 검출된 신호는 제1도의 동기 검출부를 통과한 뒤 각 트랙의 데이터는 1비트씩 직렬로 31.25KHz로 나오게 되는 바, 상기 트랙1-트랙10의 신호는 서로 시간축이 벗어나 있게 된다.

직병렬 변환 레지스터(I)는 1비트씩 입력되는 직렬데이터를 10비트씩 병렬로 변환하게 되는데, 상기와 같이 신호가 31.25KHz의 8클럭에 해당하는 만큼 어긋나게 되면 31.25KHz의 2클럭 시간(=64㎲)내에 10개 트랙에서 나오는 10비트 병렬 데이터를 모두 포착해서 RAM에 기입하면 된다. 이 작업은 3스테이트 버퍼(III)에 의해서 하게 되는데, 제4도의 (4)에 도시된 320KHz의 12클럭시간(=37.5㎲)내에 데이터를 포착하게 된다. 여기서 데이터 포착시간을 10클럭이 아닌 12클럭으로 한 것은 2클럭 동안 쉬게하여 여유를 부여하기 위함이다.

3스테이트 버퍼(III)에 저장된 각 트랙의 데이터는 각각의 데이터 게이트 신호(Date/Disable) (a-j)에 의하여 순차적으로 메모리부(IV)에 입력됨으로써 트랙간의 어긋남이 보정되는 바, 메모리부(IV)의 구성 및 동작은 다음과 같다.

상기한 각 트랙에 해당하는 3스테이트 버퍼(III)의 출력은 모두 디멀티 플렉서(10)에 접속되어 있으며, 그 출력은 10×16×12비트의 크기를 가진 RAM(20) (30)의 데이터 기입단자에 인가되어 있다. 또한 RAM(20) (30)의 데이터 독출단자는 멀티플렉서(80)에 인가되어 있으며, 데이터의 기입 또는 독출 어드레스를 발생하기 위한 클럭을 만드는 카운터(40)와 카운터(50)의 출력을 각각 멀티플렉서(60) (70)에 연결하고, 다시 멀티플렉서(60) (70)의 출력을 각각 RAM(20) (30)에 연결한다.

이와같은 구성에서, 디멀티 플렉서(10)에 인가된 10비트 데이터 신호가 RAM(20)에 기입되는 경우 카운터(40)는 제4도의 320KHz 클럭(4)을 카운트하여 데이터 기입 어드레싱 클럭을 멀티클렉서(60)를 통하여 RAM(20)에 보내게 되며, 이때 카운터(50)는 40KHz의 클럭펄스를 카운트하여 데이터 독출 어드레싱 클럭을 멀티플렉서(70)을 통하여 RAM(30)에 보냄으로써 그 어드레스에 기입되어 있던 데이터를 멀티플렉서(80)으로 독출해 낸다. 반대로 RAM(30)에 대하여 데이터 기입동작이 행하여 지면, RAM(20)에 대해서는 데이터 독출작용이 행하여 진다.

최종적으로, RAM(20) (30)에서 독출되어 멀티플렉서(80)에 인가된 데이터는 10비트 데이터를 8비트 데이터로 변환하는 복호표가 기록된 EPROM(V)을 지나 쉬프트 레지스터(VI)에 저장됨으로써, 제1도의 복조부에 입력된다.

제3도에는 본 고안에 의한 RAM제어펄스 발생회로가 도시되어 있는 바, 출력인신호가 로우일때에는 제2도의 RAM(20) (30)에 데이터를 기입하고 하이일 때에는 RAM(20) (30)으로부터 데이터를 독출하게 된다.

여기서, 데이터를 기입할 때의 펄스는 아주 짧은 구간 동안 로우 상태로 되어야 하는데, 본 실시예에서는 제4도의 (3)에 도시된 640KHz의 펄스를 카운터(T₂)에 의해 2분주하여 제4도의(4) 펄스(320KHz)를 얻고, 이를 인버터(N₅)에 의해 반전하여 제4도의(5) 펄스를 얻은 뒤 오아게이트(N₆)에 의해 제4도의 (3)과 펄스를 논리합하여 (6)의 펄스를 취하고 있다.

그러면 멀티플렉서(N₇)는 후술하는 멀티플렉서 제어펄스 발생부(MXC)의 출력제어신호(ㅂ)에 따라 상기한 오아게이트(N₆)의 출력(6)과 전원전압(Vcc)를 다중절환하여 RAM 제어펄스를 발생하게 된다.

이하에, 제3도의 멀티플렉스 제어펄스발생부(MXC)에 관하여 설명한다.

D플립플롭(FF1)의 입력단자(D)와 클럭단자(C)는 접지되어 있으며 세트(S) 단자에는 플레이 키(Play Key)온에 따른 마스터 리세트 신호(제5도의 ㄱ)가 인가되고, 출력(Q)에는 제5도의 (ㄴ)과 같은 펄스신호가 발생되어 앤드게이트(N1)에서 최초의 프레임 동기신호(제5도의 ㄷ)와 논리곱이 된다.

앤드게이트(N1)의 출력은 150진 카운터(T1)의 리세트단자(R)에 접속된 동시에 지연기능을 가진 앤드게이트(N2) (N3)를 통하여 D플립플롭(FF1)의 리세트단자(R)에 접속되어 있다.

150진 카운터(T1)의 클럭단자에는 31.25KHz의 클럭펄스(제4도의 1)가 인가되어 있으며, Q₁-Q₃의 출력은 앤드게이트(N4)에 의해 논리곱되어 JK플립플롭(FF2)의 클럭단자에 인가된다. JK플립플롭(FF2)의 JK단자는 전원(Vcc)에 연결되어 "하이"상태로 되어 있으며 그의 Q출력에서 멀티플렉서의 제어펄스(ㅂ)가 얻어지도록 되어 있다.

이와 같은 시간축 보정회로 내의 메모리부의 멀티플렉서를 제어하는 펄스는 다음과 같은 조건을 만족하여야 한다.

즉, 플레이 키를 누르고 나서 최초로 나오는 프레임 동기 펄스에 의해 150진 카운터(T1)를 리세트시키고 그로부터 8클럭 후에 멀티플렉스 제어펄스(ㅂ)가 하이(또는 로우)에서 로우(또는 하이)로 바뀌면서 그로부터 150회 하이, 로우를 반복하여야 한다.

제3도 및 제5도에서 보면, 플레이 키가 눌러질 때 마스터 리세트 펄스(ㄱ)가 발생하면, D플립플롭(FF1)이 세트되어 Q출력은 제5도의 (ㄴ)과 같이 하이로 유지되다가 최초의 프레임 동기신호(제5도의 ㄷ)에 의해 2개의 앤드게이트(N2) (N3)의 지연폭을 갖는 리세트 펄스(제5도의 ㄹ)가 발생되는데, 이 리세트 펄스(ㄹ)는 150진 카운터(T1)를 리세트 시키게 된다.

150진 카운터(T1)는 31.25KHz의 클럭을 카운트하여, 그 출력(Q₁-Q₃)은 앤드게이트(N4)에서 논리곱되어 JK플립플롭(FF2)의 클럭에 인가되어 Q출력을 변화시키게 되는데, 그로부터 계속해서 150회 하이, 로우가 반복되는 제어펄스(ㅂ)가 얻어지게 된다.

그러면, 멀티플렉서 제어펄스(ㅂ)와 오아게이트(N6)의 출력(6)을 관련시켜 설명하면, 상기한 멀티플렉서 제어펄스(ㅂ)는 31.25KHz의 150클럭동안 하이, 로우를 반복하게 되는데 이것을 멀티플렉서(N7)의 콘트롤 단자(C)에 인가하여 멀티플렉서(N7)에 대한 제어 신호로서 이용하게 되면 150클럭 동안 하이가 되거나(6)의 펄스가 나오게 된다. 그리하여 RAM(20) (30)에 대한 데이터의 기입, 독출 작업이 반복적으로 행하여 지게 된다.

이상과 같이하여, 시간축 보정회로의 메모리부 내의 RAM에 데이터를 기입, 독출하기 위한 제어 펄스가 얻어지게 되는데, 본 고안의 회로는 시간축 보정회로의에 주파수 변환회로에도 이용될 수 있다.

Claims

마스터 리세트 펄스(ㄱ)가 발생될 때 그 출력(Q)으 하이로 유지되는 D플립플롭(FF1)과, 최초의 프레임 동기신호(ㄷ)가 입력될 때 소정의 지연폭을 갖는 리세트펄스(ㄹ)를 발생하는 앤드게이트(N1-N3)와, 31.25KHz의 클럭펄스를 카훈트하는 150진 카운터(T1)와, 이 150진 카운터(T1)의 출력(Q₁-Q₃)의 논리곱 신호(ㅁ)를 클럭신호로 받아들여 그 출력(Q)에서 멀티플렉서 제어펄스(ㅂ)를 발생하는 D플립플롭(FF2) 등으로 구성된 멀티플렉서 제어펄스 발생부(MXC)를 포함한 시간축 보정회로에 있어서, 640KHz의 펄스(3)를 2분주하는 카운터(T2)와, 이 카운터(T2)의 출력(4)을 반전하는 인버터(N5)와, 상기한 펄스(3)와 인버터(N5)의 출력(5)을 논리합하는 오아게이트(N6)와, 상기한 멀티플렉스 제어펄스 발생부(MXC)의 제어신호(ㅂ)에 따라 상기한 오아게이트(N6)의 출력(6)과 전원전압(Vcc)을 다중절환하여 RAM 제어펄스를 발생하는 멀티플렉서(N7)등을 구비하여 이루어진 것을 특징으로 하는 시간축 보정회로에서의 RAM 제어펄스 발생회로.