KR880001974B1 - 디지탈 오디오 기기의 블럭 동기 신호 발생회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 오디오 기기의 블럭 동기 신호 발생회로

제1도는 디지탈 오디오 기기의 복조시 인터페이스회로.

제2도는 메모리 버퍼의 회로도.

제3도는 본 발명의 회로도.

제4도는 디지탈 오디오 기기의 복조시 인터페이스 회로의 각부 파형도.

제5도는 본 발명의 회로도의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

I₁: 인버터 FF₁FF₂: 플립플롭

A₁: 앤드게이트 1 : 동기 신호 검출부

2,5 : 레지스터 3 : 메모리 버퍼

4 : 버퍼 BP₁BP₁₀: 복조회로

12 : 램 1,13 : 램2

15,17,18 : 멀티플렉서 14 : 14진 카운터

16 : 16진 카운터

본 발명은 디지탈 오디오 기기의 블럭 등기신호 발생회로에 관한 것이다.

디지탈 오디오 기기는 아날로그 상태신호를 디지탈 신호로 변환시켜 신호 처리함으로써 원음을 재생 처리하기 편리한 이점이 있으며 테이프에 녹음된 신호를 재생 신호 처리시에 다수개의 헤드를 사용하여 램덤하게 기록된 상태 신호(데이터의 보호를 위하여)를 다중 처리를 행하도록 하고있다.

그러나 다수개의 헤드를 사용하기 때문에 테이프에 데이타를 기록시키는 시점과 읽어내는 시점이 정확히 일치되기 어려워 녹음 및 재생시 그 시점을 일치시킬 필요가 있는 것이며 이를 위하여 다수개의 헤드를 사용하는 오디오 기기에 있어서 테이프에 기록되는 데이타의 시점과 읽어내는 시점을 회로적으로 일치시킬 수 있는 디지탈 오디오 기기의 복조시 인터페이스 회로를 제공하고 있는 것으로 메모리 버퍼에서 순차적으로 각 버퍼에 인가되게 제어하여 출력측 버퍼로 복조되는 데이타 신호를 연속적으로 얻을 수가 있어 각 트랙간의 재생 시점이 다르더라도 정확한 데이타를 신호를 얻을 수 있도록 하고 있는 것이다.

따라서 재생시 복조된 데이타 신호가 디지탈 오디오 회로에 순차적으로 인가될때에 데코더 회로에 데이타 상태신호가 인가되는 시점을 인식시켜 줄수 있는 블럭 동기 신호를 발생시켜 정확하게 데이타 신호를 데코딩할 필요가 있는 것이었다.

본발명의 목적은 이를 위하여 데코더 회로에 인가되는 연속적인 데이타 상태 신호의 시점을 인식할 수 있는 디지탈 오디오 기기의 블럭 등기신호 발생회로를 제공하고자 하는 것으로 데이타 인에이블 신호를 인버터시키어 플립플롭에 인가시키며 플립플롭의 출력을 앤드게이트로 일치시켜 블럭 동기 신호를 발생시킬 수 있게 구성한 것이다.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.

제1도는 디지탈 오디오 기기의 복조시 인테페이스, 회로도로서 테이프에 실린 트랙1의 데이타를 헤드로서 읽는 상태신호를 동기신호검출부(1)에 인가시켜 동기신호를 검출한후 레지스터(2)에서 10bit의 데이타 신호로 메모리 버퍼(3)에 인가시켜 교호로 램1,2에서 타이트/리드되게 제어시킨후 버퍼(4)를 통하여 출력되게 트랙1의 복조회로(BP₁)를 구성하고 트랙2에서 트랙10에도 복조회로(BP₁)와 동일하게 구성된 다단의 복조회로(BP₂-BP₁₀)를 연결 구성시킨후 상기 복조회로(BP₁-BP₁₀)의 10bit 출력이 EP롬(6)에서 8bit로 바뀌어 레지스터(5)를 통하여 출력되게 구성시킨 것이다.

그리고 제2도는 복조회로(BP₁-BP₁₀)에서의 메모리 버퍼의 상세회로도로서 콘트롤 신호(E:제4도 참조)에 의하여 구동이 제어되는 디멀티플렉서(11)에서 램 1,2(12)(13)가 교호로 데이타 신호를 기록 및 리드(읽기)되게 연결 구성하여 콘트롤신호(E:제4도 참조)로 제어하는 멀티플렉서(15)를 통하여 출력되게 구성하되 콘트롤 신호(E:제4도 참조)에 의해 제어하는 멀티플렉서(17)(18)에 의해서 14진 및 16진 카운터(14)(16)의 어드레스 펄스 신호가 램1,2(12)(13)에 교호로 인가되게 구성한 것이다.

여기서 디멀티플렉서(11)와 멀티플렉서(15)(17)(18)는 인가되는 상태신호를 콘트롤 신호(E:제4도 참조)에 의하여 각기 다른 라인으로 출력시키는 집적소자인 것이다.

이와 같이 구성된 인터페이스 회로에서 먼저 트랙1의 데이타 신호가 복조회로(BP1)를 통하여 출력되는 동작을 살펴보면 트랙1의 헤드를 통하여 인가되는 데이타 신호중 동기신호가 1bit씩 동기 신호 검출부(1)에 인가되어 31.25KHZ의 클럭신호(A:제4도 참조)에 의하여 동기 신호가 검출되게 되고 검출된 동기신호와 140b-it의 데이타 신호는 레지스터(2)에 1bit씩 저장되어 3.125KHZ(B:제4도 참조)의 클럭 신호에 의하여 10bit씩 메모리 버퍼(3)에 인가되게 되며 메모리 버퍼(3)의 출력 데이타 신호는 버퍼(4:3-스테이트 버퍼 임)에 인가되어 카운터 게이트로 구성된 펄스(a:제4도 참조)에 의하여 출력되게 되는 것으로 트랙1의 복조회로(BP₁)와 동일하게 구성시킨 각 복조회로(BP₁-BP₁₀)도 동일한 구동을 하게 된다.

그리고 각 복조회로(BP₁-BP₁₀)의 3-스테이트 버퍼에 저정된 데이타 상태신호는 제4도의 a부터 j까지의 인에블신호에 의하여 순차적으로 EP롬(6)에 인가되어 10bit의 데이타 신호를 8bit의 데이타 신호로 변환시킨후 레지스터(5)를 통하여 출력하게 된다.

이때 메모피 버퍼(3)는 제3도에 도시된 바와 같으며 이를 상세히 설명하면 다음과 같다.

먼저 멀티 플랙서(11)(15)(17)(18) 콘트롤용 콘트롤 신호(E:제4도 참조)는 각 트랙간의 비틀어짐을 막는데 이용하는 것으로 콘트롤 신호(E:제4도 참조)의 1주기당 31.25KHZ 의 펄스가 150번 하이(High)와 로우(LOW)를 반복하게 된다. (A:제4도 참조)

이러한 멀티플렉서 콘트롤 신호(E:제4도 참조)는 각 복조회로 (BP₁-BP₁₀)의 동기신호 검출부에서 가장 먼저 검출되는 동기 신호가 검출된 후에 31.25KHZ의 주기 펄스로 8클럭이 지나면 로우에서 하이로 되게 하고 그 이후 31.25KHZ 펄스가 150번 하이와 로우를 반복할때마다 그 레벨이 바뀌게 된다.

따라서 이러한 콘트롤 신호(E:제4도 참조)를 이용하여 각 멀티플렉서(11)(15)(17)(18)를 제어해 주므로써 램1,2(12)(13)에서 라이트/리드 동작을 반복하게 되어 각 트랙간에 8클럭이 벗어나도 재생시에는 정확히 그 시점을 맞출수 있게 된다.

이때 가장 먼저 검출되는 동기 신호는 트랙1의 동기신호이다.

따라서 콘트롤 신호(E:제4도 참조)가 로우로 각 멀티플랙서(11)(15)(17)(18)에 인가되어 디멀티플렉서(11)는 10bit의 데이타 신호를 램1(12)에 인가시켜주고 멀티플렉서(17)는 14진 카운터(14)의 펄스를 라이트어드레싱 펄스로 램1(12)에 인가시켜 주게되며 멀티플렉서(18)는 16진 카운터(16)의 펄스를 리드 어드레싱 펄스로 램2(13)에 인가시켜 주게되고 멀티플렉서(15)는 램2(13)에서 리드된 데이타신호를 10bit씩 다음단의 3-스테이트 버퍼에 인가시켜 주게 되므로써 콘트롤 신호(E:제4도 참조)에 의하여 램1(12)은 라이트 동작을 하고 램2(13)는 리드동작으로 하게된다.

그러나 콘트롤 신호(E:제4도 참조)가 하이로 인가되게 되면 각 멀티플렉서(11)(15)(17)(18)의 동작을 반대로 되어 램1(12)이 리드동작을 하고 램2(13)가 라이트 동작을 하게 된다.

따라서 콘트롤 신호(E:제4도 참조)가 로우로 인가되게되면 10bit의 데이타 신호는 디멀티 플렉서(11)에서 램1(12)로 데이타 신호를 인가시켜 주어 멀티플렉서(17)를 통하여 인가되는 14진 카운터(14)의 라이트 어드레싱 펄스에 의하여 램1(12)에 라이트되게 되고 램2(13)에 기록된 데이타 신호는 멀티플렉서(18)을 통하여 인가되는 16진 카운터(16)의 리드 어드레싱 펄스에 의하여 리드된후 멀티플렉서(15)를 통하여 출력되게 되는 것이다.

이때 14진 카운터(14) 및 16진 카운터(16)는 클럭펄스(B:제4도 참조)에 의하여 동작되게 되고 램1(12) 및 램2(13)는 서로 상반되어 인가되는 클럭펄스(C,

:제4도 참조)에 의하여 동작되게 된다.

이때 라이트 할때 14진 카운터(14)의 출력을 라이트 어드레싱 펄스로 하는 것은 140bit의 데이타를 10bit씩 라이트시키기 때문이며 리드할때 16진 카운터(16)의 출력을 리드 어드레싱 펄스로 하는 것은 양쪽의 동기 신호 10bit와 140bit의 데이타를 1/10로 하여 리드시키기 때문이다.

결국, 데이타 신호는 콘트롤 신호(E:제4도 참조)에 의하여 램1,2(12)(13)에 교호로 라이트/리드되게 되고 라이트 될때에는 14진 카운터(14)의 출력을 라이트 어드레싱 펄스로 하고 리드될때에는 16진 카운터(16)의 출력을 리드어드레싱 펄스로 하는 것이다.

따라서 복조회로(BP₁)의 메모리 버퍼(3)와 동일하게 구성시킨 각 복조회로(BP₂-BP₁₀)의 메모리 버퍼도 상기와 같은 동일한 동작을 하게된다.

이와같은 각 복조회로(BP₁-BP₁₀)의 메모리 버퍼에서 출력되는 데이타 신호는 3-스테이트 버퍼에 인가되어 제4a도에서 제4j도까지의 인에이블 신호에 의하여 순차적으로 EP롬(6)에 인가되어 10bit의 데이타 신호가 8b-it의 데이타 신호로 변화된후 레지스터(5)를 통하여 출력되게 함으로써 회로적으로 테이프에 기록 및 재생되는 시점을 일치시킬수 있으므로 각 헤드에서 인가되는 상태 신호를 정확히 복조시킬수 있는 것이다.

이와같이 디지탈오디오 기기에서 데이타를 테이프에 기록 및 재생시키는 시점은 동기 신호에 의하여 정확히 일치시킬수 있으나 트랙1-트랙10의 데이타를 메모리 버퍼에 1 블럭씩 저장하였다가 트랙1-트랙10의 순서대로 데이타를 출력시키게 되므로 이러한 데이타를 받는 쪽에서는 1블럭의 시작점을 정확히 알아야 하는 것이다.

이때 각 트랙의 데이타 구성은 동기 신호 + 데이타 + 동기신호 + 데이타 +......로 구성되고 여기서 1블럭 이라 함은 1-트랙-10트랙까지의 첫번째 동기 신호에 의하여 검출되는 데이타를 의미하는 것으로 1블록은 블럭 동기신호 + 트랙1데이타 +트랙2데이타 + 트랙3데이타 + .....+트랙10데이타로 구성된다.

따라서 이러한 1블럭을 받는쪽에서 정확히 데코더하기 위해서는 1블럭의 스타트 포인트를 정확히 알려주어야만 하는 것이다.

그러므로 본 발명에서는 각 버퍼의 인 에이블 신호(a-j:제4도 참조)를 이용하여 블럭 동기 신호를 발생시킬수 있도록 하기 위해 제3도에서와 같이 구성시킨 것으로 본 발명에서는 트랙1의 버퍼(4) 인에이블 신호(a:제4도 참조)를 이용하여 블럭 동기 신호를 발생시킬 수 있게 구성하였다.

즉 제3도에서와 같이 트랙1의 인에이블 신호(a:제5도 참조)가 인버터(I₁)를 통하여 플립플롭(FF₁)의 입력단자(D)에 인가되게 구성시키고 그 출력이 앤드게이트(A₁)의 일측 및 플립플롭(FF₂)의 입력단자(D)에 인가되게 구성시킨후 플립플롭(FF₂)의 출력단자(Q) 출력이 앤드게이트(A₁)의 타측에 인가되게 구성하며 플립플롭(FF₁)(FF₂)의 클럭단자(CK)에 클럭신호(A:제4도 참조)가 인가되게 구성시킨 것이다.

이와같이 구성된 본발명을 제5도의 파형도에 의하여 상세히 설명하면 데이타 인에이블 신호(P₅:제5도 참조)에 의하여 데이타 신호가 인가되는데 (제1도에서 각 출력 버퍼를 제어하여 데이타가 출력된후) 데코더 회로에 블럭 동기 신호(P₆:제5도 참조)가 인가되어 순차적으로 각 메모리 버퍼의 데이타가 출력되는 것을 인식시켜야 하는 것으로 플립플롭(FF₁)의 입력단자(D)에 인가되는 입력은 트랙1의 데이타 인이에블 펄스(a:제5도 참조)가 인버터(I₁)를 통하여 반전된 펄스(P₁:제5도 참조)로 인가되고 클럭펄스(A:제4도 참조)가 플립플롭(FF₁) 클럭단자(CK)가 인가될때 플립플롭(FF₁)의 출력단자(Q)에서는 펄스(P₂:제5도 참조)를 출력시키게 되어 앤드게이트(A₁)의 일측과 플립플롭(FF₂)의 입력단자(D)에 인가되게 되며 플립플롭(FF₂)에서는 클럭펄스(A:제4도 참조)에 의하여 출력단자(

)로 펄스(P₃: 제5도 참조)를 출력시켜 앤드게이트(A₁)의 타측에 인가되므로써 앤드게이트(A₁)의 출력측으로는 펄스(P₄:제5도 참조)가 출력되게 된다.

즉 펄스(P₄: 제5도 참조)는 필요한 블럭 동기 신호(P₆: 제5도 참조)와 동일하게 첫 데이타가 시작되는 점(제5도의 데이타 클럭 참조)에 일치되어 발생되므로써 디지탈 오디오 기기에서 출력되는 데이타를 받는쪽에서는 상시의 블럭동시 신호(P₄:제5도 참조)로써 1블럭의 시작점을 정확히 알수 있는 것이다.

이때 제5(a)도의 파형은 트랙2의 데이타 인에이블신호를 표시한 것이다.

이상에서와 같이 본 발명은 데이타인에이블 신호가 반전되어 인가되는 플립플롭(FF₁)(FF₂)에서 앤드게이트 (A₁)에 인가되는 상태신호로서 블럭 동기 신호를 발생시킬 수 있어 데코딩시 정확하게 신호처리를 행할 수 있는 디지탈 오디오 기기의 블럭 동기신호 발생회로를 제공할 수가 있는 것이다.

Claims (1)

1. 데이타 인에이블 신호가 인버터(I₁)를 통하여 플립플롭(FF₁)의 입력단자(D)에 인가되게 하고 그 출력은 앤드게이트(A₁)의 일측 및 플립플롭(FF₂)의 입력단자(D)에 인가되게 구성시킨 후 플립플롭(FF₂)의 출력단자(

   

   )출력이 앤드게이트(A₁)의 타측에 인가되게 하여 블럭 동기 신호를 발생시키도록 구성한 디지탈 오디오 기기의 블럭 동기 신호 발생회로.

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