CN1313900C - 同步化逻辑电路接口及其同步化方法 - Google Patents
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Abstract
一种同步化逻辑电路接口及其同步化方法，用以将不同来源之工作时钟脉冲使其同步化。该同步化逻辑电路接口包含有：系统单元，用以产生控制信号；目标控制单元，连接该系统单元，用以做数据存放目标的搜寻控制；时钟脉冲同步逻辑单元，连接该目标控制单元，接收不同来源的时钟脉冲而输出同步时钟脉冲；等待信号产生单元，连接该时钟脉冲同步逻辑单元与该系统单元，用以产生等待号；该系统单元、该目标控制单元及该时钟脉冲同步单元，分别输入第一时钟脉冲，用以提供其工作所需的周期时钟脉冲；该时钟脉冲同步单元则输入第二时钟脉冲，用以提供其工作所需的周期时钟脉冲。
Description
技术领域
本发明涉及一种同步化逻辑电路接口及其同步化方法，尤其是指一种能将不同来源的工作时钟脉冲使其同步化。
背景技术
一般而言，在传播、处理电子数据时都要配合一定的时钟脉冲，以便正确地解析出数据中串行形式之内容，并协调处理工作，在逻辑电路设计中常会使用异步序向逻辑电路之设计，由于异步序向逻辑电路没有时钟脉冲信号的同步，因此，在某一输入状态改变后，异步序向逻辑电路要经过一段时间才能进入稳定状态，并且在异步序向逻辑电路中，当有两个输入状态同时改变时会引起一种竞赛(race)现象，此时异步序向逻辑电路会进入暂稳态(meta-stability)的逻辑不明状态，因此，需要将输入异步序向逻辑电路之异步信号同步于该异步序向逻辑电路之参考时钟脉冲，以避免两个输入异步信号之状态同时改变时所引起的竞赛(race)现象与逻辑不明状态。
请参考图1，图1为习知逻辑电路同步化接口，依藉同步化单元32来连接第一逻辑电路34与第二逻辑电路36，其中第一参考时钟脉冲31为第一逻辑电路34的工作时钟脉冲，第二参考时钟脉冲33为第二逻辑电路36之工作时钟脉冲，利用同步化单元32内部若干个D型触发器串，分别接收来自第一逻辑电路34之若干个异步信号，并输出若干个同步于第二参考时钟脉冲33的信号，反之，亦可利用同步化单元32内部若干个D型触发器串分别接收来自第二逻辑电路36的若干个异步信号，并输出若干个同步于第一参考时钟脉冲31的信号，如此，可以避免若干个异步信号状态同时改变而产生的竞赛(race)现象，使得不会发生异步序向逻辑电路暂稳态(meta-stability)的逻辑不明状态。
然而，此图1之习知逻辑电路同步化接口，需利用同步化单元32内若干个D触发器去解决若干个异步信号状态同时改变所产生之竞赛(race)现象与暂稳态(meta-stability)问题，并同时处理若干个异步信号，其中若有一个异步信号被忽略跳过，则将会产生时钟脉冲错误。
请参考图2，图2为习知不同时钟脉冲领域之逻辑电路方块图，其中系统单元11使用第一时钟脉冲17为工作时钟脉冲，目标控制单元12同时使用第一时钟脉冲17与第二时钟脉冲18为工作时钟脉冲，如果第二时钟脉冲18异步于第一时钟脉冲17则目标控制单元12可能会同时接收到系统单元11所传送的若干个异步信号，此时目标控制单元12将会造成错误的时钟脉冲问题产生，而引起竞赛(race)现象所产生的异步序向逻辑电路暂稳态(meta-stability)问题。
发明内容
有鉴于此，如何解决逻辑电路接口的同步化，乃是本发明所要解决的技术问题，因此，本发明的目的在于提供一种同步化逻辑电路接口及其同步化方法，其不需要若干个D触发器来达到信号时钟脉冲同步，也不需要考虑若干个异步信号的状态同时改变问题，便可避免异步信号状态同时改变而引起竞赛(race)现象所产生之异步序向逻辑电路暂稳态(meta-stability)问题。
本发明的技术方案如下：
根据本发明的一种同步化逻辑电路接口，包含有：
一系统单元，用以产生一控制信号；一目标控制单元，连接该系统单元，用以做数据存放目标的搜寻控制；特点是，还有一时钟脉冲同步逻辑单元，连接该目标控制单元，用以接收不同来源的时钟脉冲而输出一同步时钟脉冲；一等待信号产生单元，连接该时钟脉冲同步逻辑单元与该系统单元，用以产生一等待信号；该系统单元、该目标控制单元及该时钟脉冲同步单元，分别输入一第一时钟脉冲，用以提供其工作所需的周期时钟脉冲；该时钟脉冲同步单元，则输入一第二时钟脉冲，用以提供其工作所需的周期时钟脉冲。
2.进一步，其中：
该系统单元为一微处理器；
该时钟脉冲同步逻辑单元由串接若干个触发器与若干个逻辑门组合而成，用以产生该同步时钟脉冲、一第一检测信号及一第二检测信号，该若干个触发器为若干个D型触发器；
该等待信号产生单元，接收该控制信号并输出该等待信号。
根据本发明之同一构思，一种时钟脉冲同步逻辑单元，包含有：
若干个触发器，其工作周期输入端同步于一第一时钟脉冲，接收一第二时钟脉冲而产生一同步时钟脉冲；一第一逻辑门，接收该若干个触发器其中一触发器之输入与输出端信号，并输出一第一检测信号；一第二逻辑门，接收该若干个触发器其中另一触发器之输入与输出端信号，并输出一第二检测信号。
进一步，其中：
该若干个触发器为若干个D型触发器；
该第一逻辑门与该第二逻辑门都为异或门；
根据本发明的同一构思，一种同步化逻辑电路接口的同步化方法，该方法包含下列步骤：
产生检测信号与同步时钟脉冲；检测处理器是否闲置；检测第一检测信号，产生第一等待时钟脉冲与产生第二等待时钟脉冲；检测第二检测信号，产生第二等待时钟脉冲；持续检测处理器是否闲置。
本发明的优点如下：
本发明提供的同步化逻辑电路接口及其同步化法，是利用时钟脉冲同步逻辑单元来接收第一时钟脉冲与第二时钟脉冲，产生同步于第一时钟脉冲之同步时钟脉冲以及第一检测信号与第二检测信号，同步时钟脉冲并同时与第一时钟脉冲传送给目标控制单元，且第一检测信号与第二检测信号传送给等待信号产生单元，当等待信号产生单元接收来自系统单元的异步控制信号时，等待信号产生单元若同时接收第一检测信号或第二检测信号则等待信号产生单元会传送等待信号给系统单元，由于同步时钟脉冲同步于第一时钟脉冲所以可以避免目标控制单元的暂稳态之问题。
附图说明
图1为习知逻辑电路同步化接口方块图；
图2为习知不同时钟脉冲领域之逻辑电路方块图；
图3为本发明之同步化逻辑电路接口电路方块图；
图4为时钟脉冲同步逻辑单元之电路方块图；
图5为时钟脉冲同步逻辑单元之波形示意图；
图6为本发明中的等待信号产生波形示意图；
图7本发明的同步化方法操作流程图。
标号说明
习知：
01第一参考时钟脉冲 02同步化单元
03第二参考时钟脉冲 04第一逻辑电路
06第二逻辑电路 11系统单元
12目标控制单元 17第一时脉
18第二时脉
本发明：
11系统单元 12目标控制单元
14等待信号产生单元 16时钟脉冲同步逻辑单元
17第一时钟脉冲 18第二时钟脉冲
20同步时钟脉冲 161第一D型触发器
162第二D型触发器 163第三D型触发器
164第四D型触发器 165第五D型触发器
166第一逻辑门 167第二逻辑门
S0第一输出时钟脉冲 S1第二输出时钟脉冲
S2第三输出时钟脉冲 S3第四输出时钟脉冲
S4第五输出时钟脉冲 26第一检测信号
27第二检测信号
具体实施方式
请参考图3，图3为本发明之同步化逻辑电路接口10电路方块图。本发明之同步化逻辑电路接口10由时钟脉冲同步逻辑单元16产生一同步于第一时钟脉冲17之同步时钟脉冲20，并避免目标控制单元12可能同时接收到系统单元11所传送之若干个异步信号，造成错误之时钟脉冲问题。本发明之同步化逻辑电路接口10中设有一系统单元、一目标控制单元、一时钟脉冲同步逻辑单元、一等待信号产生单元、一第一时钟脉冲、一第二时钟脉冲，其中该系统单元可为一微处理器。
请参考图4，图4为时钟脉冲同步逻辑单元16之电路方块图。其中该时钟脉冲同步逻辑单元16由第一D型触发器161、第二D型触发器162、第三D型触发器163、第四D型触发器164及第五D型触发器165串接并与第一逻辑门166和第二逻辑门167连结组合而成，D型触发器其工作周期输入端(CK)同时接收第一时钟脉冲17，并于第一D型触发器161之输入端接收第二时钟脉冲18，产生同步时钟脉冲20在第五D型触发器之输出端，第一逻辑门166接收第四D型触发器164之输入与输出端信号，并输出第一检测信号26，第二逻辑门167接收第四D型触发器165之输入与输出端信号，并输出第二检测信号27。
请配合图4，图5为时钟脉冲同步逻辑单元16之波形示意图，其中第一时钟脉冲17为时钟脉冲同步逻辑单元16内五个D型触发器之工作时钟脉冲，并将第二时钟脉冲18输入到第一D型触发器161，并于各D型触发器之输出端分别得到第一输出时钟脉冲S0、第二输出时钟脉冲S1、第三输出时钟脉冲S2、第四输出时钟脉冲S3及第五输出时钟脉冲S4，且第五输出时钟脉冲S4为同步时钟脉冲20。
此时同步时钟脉冲20同步于第一时钟脉冲17，同时，第一检测信号26由第一逻辑门166将第三输出时钟脉冲S2与第四输出时钟脉冲S3作异或门之运算而得，第二检测信号27由第二逻辑门167将第四输出时钟脉冲S3与第五输出时钟脉冲S4作异或门之运算而得。
上述之同步时钟脉冲20系由第一时钟脉冲17工作于时钟脉冲同步逻辑单元16内五个D型触发器所产生，因此同步时钟脉冲20经由D型触发器之传播延迟特性而延迟于第一时钟脉冲17，如果当图3本发明之同步化逻辑电路接口10电路方块图中之系统单元11同时传送若干个异步之控制信号24到目标控制单元12时，目标控制单元12将会产生执行时间的错误，所以要在同步时钟脉冲20之前缘触发时，同时防止系统单元11传送异步之控制信号24到目标控制单元12，因此，要在同步时钟脉冲20之前缘触发后传送等待信号22给系统单元11，使得系统单元11传送异步之控制信号24动作可以延迟执行以解决执行时间的错误动作。
请配合图3，图6为等待信号产生波形示意图，当系统单元11传送异步之控制信号24到目标控制单元12时，为了解决目标控制单元12产生之执行时间的错误，所以需在同步时钟脉冲20之前缘触发后传送等待信号22给系统单元11，使系统单元11可以延迟传送异步之控制信号24到目标控制单元12，因此，在等待信号产生单元14检测到第一检测信号26或第二检测信号27之动作时，会产生等待信号给系统单元11使得系统单元11传送之控制信号动作可以延迟执行以解决执行时间的错误动作。
接下来，介绍根据本发明实施例所述之同步化逻辑电路接口之同步化方法操作流程：请参考图7，图7为同步化方法操作流程图，该方法流程如下：先产生检测信号与同步时钟脉冲(S100)；检测处理器是否闲置(S102)；然后检测第一检测信号，产生第一等待时钟脉冲与产生第二等待时钟脉冲(S104)；接着检测第二检测信号，产生第二等待时钟脉冲(S106)；最后持续检测处理器是否闲置？(S108)。
请配合图3，在图7本发明同步化方法操作流程图中，第二时钟脉冲18藉时钟脉冲同步逻辑单元16产生与第一时钟脉冲17同步之同步时钟脉冲20，并与第一时钟脉冲17同时传送到目标控制单元12，当系统单元11传送异步之控制信号24到目标控制单元12时，等待信号产生单元14亦会接收来自系统单元11异步之控制信号24，此时若系统单元11处于闲置状态，则在系统单元11处于闲置状态期间，等待信号产生单元14若接收到来自时钟脉冲同步逻辑单元16产生之第一检测信号26或第二检测信号28则会产生等待信号22到系统单元11，使得系统单元11传送异步之控制信号24动作可以延迟执行而避免目标控制单元12可能会同时接收到系统单元11所传送之若干个异步之控制信号24，造成错误之时钟脉冲问题。
综上所述，本发明之同步化逻辑电路接口，可以防止当系统单元11传送异步之控制信号24到目标控制单元12时，避免若干个异步之控制信号24同时发生在相同之工作时钟脉冲而造成目标控制单元12时钟脉冲之错误或产生暂稳态之问题。
以上所述，仅为本发明的一个最佳实施例之详细说明与图示，凡合于本发明范围之精神与其类似变化之实施例，皆应包含于本创作之范畴中，任何熟悉该项技艺者在本发明之领域内，可轻易思及之变化或修饰皆可涵盖在以下本发明之范围。
Claims (9)
1.一种同步化逻辑电路接口，包含有：
一系统单元，用以产生一控制信号；
一目标控制单元，连接该系统单元，用以做数据存放目标的搜寻控制；
其特征在于，还有：
一时钟脉冲同步逻辑单元，连接该目标控制单元，用以接收不同来源的时钟脉冲而输出一同步时钟脉冲；
一等待信号产生单元，连接该时钟脉冲同步逻辑单元与该系统单元，用以产生一等待信号；
该系统单元、该目标控制单元，分别输入一第一时钟脉冲，用以提供其工作所需的周期时钟脉冲；
该时钟脉冲同步单元，则输入上述第一时钟脉冲和一第二时钟脉冲，用以提供其工作所需的周期时钟脉冲。
2.如权利要求第1所述的同步化逻辑电路接口，其特征在于，该系统单元为一微处理器。
3.如权利要求1所述的同步化逻辑电路接口，其特征在于，该时钟脉冲同步逻辑单元由串接若干个触发器与若干个逻辑门组合而成，用以产生该同步时钟脉冲、一第一检测信号及一第二检测信号。
4.如权利要求3所述的同步化逻辑电路接口，其特征在于，该若干个触发器为若干个D型触发器。
5.如权利要求1所述的同步化逻辑电路接口，其特征在于，该等待信号产生单元，接收该控制信号并输出该等待信号。
6.一种时钟脉冲同步逻辑单元，其特征在于，包含有：
若干个触发器，这些触发器依次串联，其工作周期输入端同步于一第一时钟脉冲，接收一第二时钟脉冲而产生一同步时钟脉冲；
一第一逻辑门，接收该若干个触发器其中一触发器之输入与输出端信号，并输出一第一检测信号；
一第二逻辑门，接收该若干个触发器其中另一触发器之输入与输出端信号，并输出一第二检测信号。
7.如权利要求6所述的时钟脉冲同步逻辑单元，其特征在于，该若干个触发器为若干个D型触发器。
8.如权利要求6所述的时钟脉冲同步逻辑单元，其特征在于，该第一逻辑门与该第二逻辑门为异或门。
9.一种如权利要求1所述的同步化逻辑电路接口的同步化方法，该方法包含下列步骤：
产生检测信号与同步时钟脉冲；
检测处理器是否闲置；
检测第一检测信号，产生第一等待时钟脉冲与产生第二等待时钟脉冲；
检测第二检测信号，产生第二等待时钟脉冲；
持续检测处理器是否闲置。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
| US5331669A (en) * | 1992-05-06 | 1994-07-19 | Ologic Corporation | Asynchronous pulse converter |
| US6496042B1 (en) * | 2000-05-26 | 2002-12-17 | Oki Electric Industry, Co., Ltd. | Phase comparator for identifying and returning a non-return-to-zero receiving signal |
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