CN1205750C - 高速数据缓冲器 - Google Patents

Abstract

一种高速数据缓冲器，主要是通过将公用的环形计数器的触发电路所组成的缓冲器拆开分成上升边缘取样部分以及下降边缘取样部分的取样方式，该上升边缘取样部分具有触发电路及上升边缘电路，该下降边缘取样部分具有触发电路及下降边缘电路，两部分皆分别包括有取样时钟产生电路，使切换数据时所多出的脉冲边缘保证发生在正确的边缘前面发生，进而使得此多出的时钟边缘所推入的错误数据，能被后来才填入的正确数据所覆盖，借以获取一个周期的时限界限，以及保证储存在缓冲器中的数据正确。

Description

高速数据缓冲器

本发明涉及一种高速数据缓冲器，可运用于操作时钟脉冲上升边缘或下降边缘的单倍速数据缓冲器以及同时使用时钟脉冲上升与下降边缘的双倍速缓冲器中，能有效运用于高速数据通信系统之中。

在计算机系统处理数据的速度要求愈快而操作频率愈高的今天，高速传输电路的设计者在处理电路时常会遇到的问题，即为处理时序(timing)不够用时所产生的时序问题，所以对于一高频数据传输系统而言，电路的时钟脉冲上升及下降的时序控制显得非常重要。

另一方面，由于近来日本家电大厂积极推广IEEE 1394在未来数字信息家电的应用，使得IEEE 1394已经俨然成为数字家电未来沟通接口的标准。并且目前在日本、欧洲及美国等地，IEEE 1394已经被普遍地运用在新一代的数字摄影机，如DV、D8机器上，也进一步使国内对IEEE 1394的通信相关产品蓬勃发展。

所以，高速传输数据配合IEEE 1394串行总线(series bus)的运用为业界争相投入的技术领域，现举IEEE 1394 Series bus的实体层(PHYLayer)的接收端(Receiving end)，为公知实施例而作一说明：当操作在400Mbit/s时，是以200MHz时钟(clock)及数据(data)经译码(decode)后送出(乃因是双倍率数据传输速率(double data rate)的关系)。但在接收端收到数据(data)及时钟(clock)时，因为数据及时钟通过电缆线(cable)及其它电路所产生的跳动(jitter)及偏移(skew)之缘故，在最差状况(worse case)时，一个时钟周期(clockcycle)可短至3ns的时间，而一个时钟脉冲(clock pulse)竟可短至只有0.6ns而已。而以0.35μm制而言一个flip-flop的时钟一输出延迟(clock to output)即需约0.6ns～1ns左右，如此，对接收端会遭遇到相当大的时序(timing)上的困难，因为时序(timing)上的不足，造成数据填入缓冲器时发生错误。原因详述如下：

相关的公知技术烦请参阅图1，图1为公知技术中的一般缓冲(buffer)电路图，乃是以2×2的双倍速数据缓冲电路(double data rate buffer)为例，其中缓冲电路的连接方式为组合成一环状计数器(ring counter)，并且为下降缘触发(falling edge trigger)的触动方式。图1中包括有一第一D型正反器2而其负端输出再反馈回D端输入，形成一时钟输出电路。另有第二、第三D型正反器4、6，为连接成环状计数器的形态，且同样为下降缘触发的计数形式。其中第二D型正反器的输出为第一标记信号(flag 1)，而第三D型正反器的输出为第二标记信号(flag 2)。该第三D型正反器的正输出端则连接回到该第二D型正反器的D输入端而形成一环状计数器(ring counter)。

图2所示为取样电路，其中图2A为产生第一取样时钟信号CLK1而配合取样数据的电路，并且为上升缘转态取样，该第一取样时钟信号CLK1则是经过第一与门(AND Gate)12将时钟信号(clock)与第一标记信号(flag 1)作与门的运算而产生。而图2B的电路则相同于图2A的所示为上升缘转态，主要给出第二取样时钟信号CLK2由时钟信号(clock)与第二标记信号(flag 2)经过第二与门14运算后而输出，在上升缘转态时可以取样数据。另一方面，图3A以及图3B所示的电路相同于图2A及图2B所示，差别在于图3A、图3B为描述下降缘转态以取样数据，其余的相关电路组件与连接方式皆相同。此外，该图2与图3中，也可以进一步看出不论上升缘触发与下降缘触发的数据取样方式，为使用同一组电路，此点将与我们所提出的电路不同。

烦请参阅图4，图4为图2、图3公知技术的电路操作时序图，可以印证CLK1信号为flag1与clock信号取与门的运算而得，同理可得CLK2信号。图4中标示为a段落的一定范围的低电位(low)时钟信号内作数据转换，则限定为半个周期(cycle)。由于在低电位(low)的一个范围下转态，所以CLK1以及CLK2的取样数据并不受影响。

图5所示为相对于图4所示的时序图，主要显示该图2、图3的一般缓冲器电路在高速时所造成的错误，其中第二个脉波与第三个脉波之间为0.6ns时间。而当转态发生在第三个脉波(clock III)时，则标示为b的多出脉波(pulse)会使缓冲器电路填入一错误的数据，进而使标号为C的不完全的脉冲造成取样数据的错误。如此即发生前述的时序(timing)不足的问题而造成数据存入缓冲器(buffer)的错误，尤其在高速传输数据时，该错误情形将更为严重。并且在公知技术中，标记(flag)的信号转换只能限制在时钟的低电位区域的半周期时间内转换(如图4所示)，否则多出的时钟将会造成数据存入错误，有待且必要加以改善。

本发明有关于一高速数据缓冲器，通过同时使用时钟脉冲上升边缘以及下降边缘的双倍率数据取样，将原电路拆成上升边缘及下降边缘等两部分的取样电路。如此，本发明可运用于使用时钟脉冲上升边缘(clockrising edge)或下降边缘(falling edge)的单倍速数据缓冲器(singledata rate buffer)中，以及可运用于同时使用时钟脉冲上升与下降边缘(clock rising and falling edge)的双倍速数据缓冲器(double datarate buffer)中，并可将flag信号的时序界限(timing margin)由公知电路的落在低电位的半个时钟周期扩展为一个时钟周期，以应付高速所需，为本发明的主要目的。

为了达到上述的目的，本发明中使用与门(AND gate)借以产生时钟脉冲上升边缘取样(rising edge sample)的取样时钟(sample clock)，以及使用或门(OR gate)产生时钟脉冲下降边缘取样(falling edgesample)的取样时钟(sample clock)作为数据取样储存的电路。如此，使得多出的脉冲边缘(pulse edge)能保证发生在正确的边缘(edge)前面，故而使得该多出的脉冲边缘所填入的错误数据能被后来才填入的正确数据覆盖。由此可以得到一个周期(cycle)的时限界限(timingmargin)，并且保证在缓冲器(buffer)内的数据正确无误。

具体的技术方案是提出一种高速数据缓冲器，其中包括：上升边缘取样部分，其具有触发电路及上升边缘电路；下降边缘取样部分，其具有触发电路及下降边缘电路；并且所述上升边缘取样部分和下降边缘取样部分皆含有取样时钟产生电路，以确保在有噪声干扰时数据的正确性。

所述的高速数据缓冲器，其中上升边缘取样部分所述的触发电路是由一环型计数器所组成，输入一时钟信号而加以计数，可产生第一上升标记信号flagR1以及第二上升标记信号flagR2。

所述的高速数据缓冲器，其中上升边缘取样部分所述的每一上升边缘电路是通过串接数个正反器所组成，可储存所取样的数据，此串接的正反器的时钟输入是借由该时钟信号与该第一上升标记信号经过与门(ANDgate)运算而产生第一上升取样时钟信号clkR1；同时借由该时钟信号与该第二标记信号经过与门运算进而产生第二上升取样时钟信号clkR2。

所述的高速数据缓冲器，其中下降边缘取样部分所述的触发电路是由一环型计数器所组成，输入一时钟信号而加以计数，可产生第一下降标记信号flagF1以及第二下降标记信号flagF2。

所述的高速数据缓冲器，其中下降边缘取样部分所述的每一下降边缘电路是通过串接数个正反器所组成，可储存所取样的数据，而此串接的正反器的时钟输入是借由该时钟信号与该第一下降标记信号经过或门(ORgate)运算而产生第一下降取样时钟信号clkF1；同时借由该时钟信号与该第二下降标记信号经过或门运算进而产生第二上升取样时钟信号clkR2。

所述的高速数据缓冲器，其中所述的上升边缘取样部分与下降边缘取样部分的环形计数器是通过环接数个D型正反器所组成，其正反器，乃是通过运用D型正反器所连接组成。

所述的高速数据缓冲器，其中所述上升边缘部分与下降边缘部分的环接数个D型正反器所形成的环形计数器的前端，还个别包括有一D型正反器连接在该环形计数器的前端，以提供环形计数器所需的时钟信号。

一种高速数据缓冲器，其中包括有：

一环状计数器，是为下降边缘数据取样的触发信号，可用于产生取样数据所需的下降标记信号，以及通过使用数个正反器环接所组成的环形计数器；

数个下降边缘电路，是通过数个串接的正反器所串接而成，而数个正反器的时钟输入信号，则是以时钟信号(clock)与该下降标记信号取或门(OR gate)运算而得；

所述的下降边缘电路，在数据低电位切换时会多出一脉冲边缘，而此多出的脉冲边缘所取样的数据虽为错误，却可被其后所取样的正确数据覆盖过去，使数据错误不会发生，借以储存正确的数据。

综上所述，本发明提出的高速数据缓冲器，主要是为上升边缘(risingedge)及下降边缘(falling edge)均填入数据的缓冲器。若是要适用于只使用上升边缘(rising edge)或下降边缘(falling edge)填入数据的缓冲器，则只要使用本发明的上升边缘(rising edge)电路部分或下降边缘(falling edge)电路部分即可。

本发明所提出的高速数据缓冲器，不仅可运用于高速数据通信系统(data communication system)中，也可运用于各种需要缓冲器(buffer)的高速频率系统。

下面结合附图，就本发明的较佳实施例详细说明如下：

图1为公知技术的缓冲器环状计数器电路图；

图2A为公知技术的上升边缘产生第一取样的电路图；

图2B为公知技术的上升边缘产生第二取样的电路图；

图3A为公知技术的下降边缘产生第一取样的电路图；

图3B为公知技术的下降边缘产生第二取样的电路图；

图4为公知技术的数据存入缓冲器的一般时序图；

图5为公知技术的高速时一般缓冲器会造成错误的时序图；

图6为本发明实施例中的上升边缘部分的触发电路(环状计数器)电路图；

图7A为本发明实施例中的上升边缘产生第一上升边缘取样的电路图；

图7B为本发明实施例中的上升边缘产生第二上升边缘取样的电路图；

图8为本发明实施例中上升边缘部分，在时钟信号为高电位时转换的时序图；

图9为本发明实施例中上升边缘部分，于时钟信号为低电位时转换的时序图；

图10为本发明实施例中的下降边缘部分的触发电路(环状计数器)电路图；

图11A为本发明实施例中的下降边缘产生第一下降边缘取样的电路图；

图11B为本发明实施例中的下降边缘产生第二下降边缘取样的电路图；

图12为本发明实施例中下降边缘部分，于时钟信号为低电位时转换的时序图；

图13为本发明实施例中下降边缘部分，于时钟信号为高电位时转换的时序图。

本发明为一种高速数据缓冲器，主要是通过将公知的环形计数器所组成的缓冲器拆开分成上升边缘取样部份以及下降边缘取样部分的取样方式，并且使用与门(AND Gate)及或门(OR Gate)产生时钟，使切换数据时所多出的脉冲边缘保证发生在正确的边缘前面而发生，进而使得此多出的时钟边缘所填入的错误数据，能被后来才填入的正确数据覆盖过去，借以获取一个周期(cycle)的时序界限(timing margin)，以及保证储存在缓冲器中的数据无误。

为进一步说明本发明的技术特征，首先，本发明中所述的上升边缘取样部分包括有触发电路以及数个上升边缘电路等两部分借以储存数据，其中触发电路烦请参阅图6，图6所示为本发明实施例中的上升边缘部分的触发电路19(环状计数器)的电路图。如图6所示，该触发电路19由一环型计数器所组成，输入一时钟信号(clock)而加以计数，可产生第一上升标记信号flagR1以及第二上升标记信号flagR2。在图6所示的本发明实施例中以2×2的实施方式而使用D型正反器为例子作说明，也即由第二正反器22串连接第三正反器24，而第三正反器24的输出再接回该第二正反器22的输入端，形成一环接式的环状计数器。图6中还包括有一第一正反器20连接于该环形计数器(即第二正反器22)的前端，以提供触发电路(环形计数器)所需的时钟信号。

对于所述的上升边缘取样电路29、39，烦请参阅图7A及图7B，其中该图7A为本发明实施例中的上升边缘产生第一上升取样时钟clkR1的电路图。该上升边缘取样电路29是通过串接两个正反器所组成，也同样使用D型正反器做连接，图7A中同样是以2×2为实施例做说明，即第一取样正反器30串接第二取样正反器32所组成，使用者可依实际所需而增加，可储存所取样的数据。此串接的正反器的时钟输入是借由该时钟信号(clock)与该第一上升标记信号(flagR1)经过第一与门(AND gate)34运算而产生第一上升取样时钟信号clkR1，供数据取样时使用。

另一方面，图7B所示为本发明实施例中的上升边缘产生第二上升取样时钟clkR2的电路图，该第二组上升边缘取样电路39是通过串接两个正反器所组成，图7B中同样是以2×2为实施例来说明，即第三取样正反器40串接第二取样正反器42所组成，使用者可依实际所需而增加，用来储存所取样的数据。此串接的正反器的时钟(clock)输入是借由该时钟信号(clock)与该第二上升标记信号(flagR2)经过第二与门(AND gate)44运算，进而产生第二上升取样时钟信号clkR2，借以作为数据取样的时钟控制。

烦请参阅图8，图8所示为本发明实施例中上升边缘部分，在时钟信号为高电位时转换的时序图。关于数据切换时所多出的脉冲边缘e，主要为当上升边缘取样时，而同时标记信号在时钟高电位动作而转换数据时所发生。例如第一上升标记信号flagR1及第二上升标记信号flagR2在标示为d段的第二脉波II为高电位时转换，则此上升边缘所取样的数据虽为错误，但可被其后所取样的正确数据f覆盖过去，使数据错误不会发生。另一方面，图9所示为本发明实施例中上升边缘部分，在时钟信号为低电位时转换的时序图，而由于此种情形属于正常状态下所发生，即第一上升标记信号flagR1及第二上升标记信号flagR2在标示为d段的第二脉冲II为低电位时转换，所以图9所取样的数据为无误而正确的。

有关于本发明所提出的下降边缘取样部分的相关电路烦请参阅图10，图10所示为本发明实施例中的下降边缘部分的触发电路49(环状计数器)电路图。该触发电路49是由一环型计数器所组成，其输入一时钟信号(clock)而加以计数，可产生第一下降标记信号flagF1以及第二下降标记信号flagF2。同样地，该图10所示的本发明实施例中，也是以2×2的实施方式，并且使用D型正反器为例子作说明，也即由第五正反器52串连接第六正反器54，而第六正反器54的输出再接回给该第五正反器52的输入端，借以形成一环接式的环状计数器。此外，该图10中还包括有一第四正反器50连接于该环形计数器(即第五正反器52)的前端，以提供触发电路(环形计数器)所需的时钟信号。

有关于下降边缘取样部分所揭示的下降边缘电路59、69烦请参阅图11A及图11B，其中图11A所示为本发明实施例中的下降边缘部分产生第一下降取样时钟clkF1的电路图。该下降边缘取样电路59主要是通过串接两个正反器所组成，其中同样使用D型正反器做连接，且是以2×2为实施例做说明，即第一取样正反器60串接第二取样正反器62所组成，当然使用者可依实际所需而增加为数个取样电路，且可储存所取样的数据。此串接的正反器的时钟输入是借由该时钟信号(clock)与该第一下降标记信号(flagF1)经由第一或门(OR gate)64运算而产生第一下降取样时钟信号clkF1，之后再输入该第一取样正反器60与第二取样正反器62内部的时钟输入端。

烦请参阅图11B、图11B所示为本发明实施例中的下降边缘产生第二下降取样时钟clkF2的电路图，该第二组下降边缘取样电路69是通过串接两个正反器所组成，为借由第三取样正反器70串接第四取样正反器72等两个2×2所组成，也同样使用D型正反器，使用者可依实际所需而增加，并且可以储存所取样的数据。此串接的正反器的时钟(clock)输入是借由该时钟信号(clock)与该第二下降标记信号(flagF2)经由第二或门(OR gate)74运算，进而产生第二下降取样时钟信号clkF2，可控制数据取样的动作。

烦请参阅图12，图12为本发明实施例中下降边缘部分且于时钟信号为低电位时转换的时序图。一般而言，有关于数据切换时所多出的脉冲边缘i，主要为当下降边缘取样时，而同时标记信号在时钟低电位动作而转换数据时所发生。例如第一下降标记信号flagF1及第二下降标记信号flagF2在标示为h段的第二脉冲III为低电位时转换，则此下降边缘所取样的数据虽为错误，但可被其后所取样填入的正确数据j覆盖过去，使数据错误不会发生。

同样地，图13所示为本发明实施例中下降边缘部分，在时钟信号为高电位时转换的时序图，而由于此种情形属于正常状态下所发生，即第一下降标记信号flagF1及第二下降标记信号flagF2在标示为d段的第二脉冲II为低电位时转换，所以图13所取样的数据为无误而正确的。

另一方面，本发明也可运用于数据单独在取样时钟的下降边缘时存入缓冲器的情形，运用此种实施方式，仅需使用本发明实施例中的下降边缘取样部分即可。当然若使用在上升边缘取样部分也是可行，但为了与公知技术作一区别，我们在此以下降边缘取样部分为例子作说明。在运用此实施例时，则如图10及图11A、图11所示，电路主要包括有：一触发电路49，其为一环状计数器的实施状态，主要为下降边缘数据取样的触发信号，可用于产生取样数据所需的下降标记信号flagF1、flagF2，以及借由使用数个正反器环接所组成的环形计数器。

同时，图11A、图11B所示为多个下降边缘电路，是通过数个串接的正反器所串接的，而多个正反器的时钟输入信号，则是以时钟信号(clock)与该下降标记信号经过或门(OR gate)运算而得，为本发明的重点之一。上述的下降边缘电路，在数据低电位切换时会多出一脉冲边缘，而此多出的脉冲边缘所取样的数据虽为错误，却可被其后所取样的正确数据覆盖过去，使数据错误不会发生，借以储存正确的数据。并且，此下降边缘取样的实施例同样使用D型正反器作为环形计数器以及取样时钟产生电路的正反器。

另外就本发明所提出的高速数据传输储存的技术，再详细比对与公知技术作一比较，如下列三点的所示：

1、在公知技术的方法中，标记信号(flag)的转换限于只能在时钟(clock)的低电位(low)区域的半个周期(cycle)的时间内切换。而在本发明中，Flag转换可扩展至一个周期时间，但标记信号(flag)因为切换的缘故，有时取样时钟(sample clock)仍会有一个多出的上升/下降边缘(rising/falling edge)，使错误的数据发生而输送入缓冲器(buffer)中，但在本发明中使用与门(AND)产生上升边缘取样时钟(sample clock for rising edge sample)以及使用或门(OR)产生下降边缘取样时钟(sample clock for falling edge sample)的方式，使此多出的边缘(edge)产生保证发生在正确的边缘(edge)前面，故而使得错误的数据会被后面正确的数据覆盖过去，以确保数据正确。

2、以本发明实施例而言，是为上升边缘(rising edge)及下降(falling edge)边缘均填入数据的缓冲器(buffer)，若要适用于只用上升边缘(rising edge)或下降边缘(falling edge)填入数据的缓冲器(buffer)，则只用本发明的上升边缘(rising edge)取样部分或下降边缘(falling edge)取样部分即可。

3、本发明实施例不仅可用于高速数据通信系统(data communicationsystem)中，也可用于各种需要缓冲器的高速频率系统。

综上所述，本发明所提出的一高数据缓冲器，能够在数据切换时所多出一脉冲边缘，而此多出的脉冲边缘所取样的数据虽为错误，却可被其后所取样的正确数据覆盖过去，使数据错误不会发生，借以储存正确的数据。

以上所述仅为本发明的较佳实施例而已，当不能以其限定本发明所实施的范围。凡是根据本发明权利要求所作的均等变化与修饰，皆应仍属于本发明权利要求涵盖的范围内。

Claims (10)

1、一种高速数据缓冲器，其中包括：

上升边缘取样部分，具有触发电路及上升边缘电路；

下降边缘取样部分，具有触发电路及下降边缘电路；

且所述上升边缘取样部分和下降边缘取样部分皆含有取样时钟产生电路；

其中上升边缘取样部分所述的触发电路是由一环形计数器所组成，输入一时钟信号而加以计数，可产生第一上升标记信号以及第二上升标记信号；

其中上升边缘取样部分所述的每一上升边缘电路是通过串接数个正反器所组成，可储存所取样的数据，此串接的正反器的时钟输入是借由该时钟信号与该第一上升标记信号经过与门运算而产生第一上升取样时钟信号；同时借由该时钟信号与该第二标记信号经过与门运算进而产生第二上升取样时钟信号；

其中下降边缘取样部分所述的触发电路是由一环形计数器所组成，输入一时钟信号而加以计数，可产生第一下降标记信号以及第二下降标记信号；以及

其中下降边缘取样部分所述的每一下降边缘电路是通过串接数个正反器所组成，可储存所取样的数据，而此串接的正反器的时钟输入是借由该时钟信号与该第一下降标记信号经过或门运算而产生第一下降取样时钟信号；同时借由该时钟信号与该第二下降标记信号经过或门运算进而产生第二上升取样时钟信号。

2、如权利要求1所述的高速数据缓冲器，其中所述的上升边缘取样部分与下降边缘取样部分的环形计数器是通过环接数个D型正反器所组成。

3、如权利要求1所述的高速数据缓冲器，其中所述的上升边缘电路与下降边缘电路所使用的正反器，乃是通过运用D型正反器所连接组成。

4、如权利要求2所述的高速数据缓冲器，其中所述上升边缘取样部分与下降边缘取样部分的环接数个D型正反器所形成的环形计数器的前端，还个别包括有一D型正反器连接在该环形计数器的前端，以提供环形计数器所需的时钟信号。

5、一种高速数据缓冲器，具有上升边缘取样部分，其中该上升边缘取样部分包括有：

一环状计数器，为数据取样的触发信号，可用于产生取样数据所需的上升标记信号，以及通过使用数个正反器环接所组成的环形计数器；

数个上升边缘电路，是通过数个串接的正反器所串接，而数个正反器的时钟输入信号，是以时钟信号与该上升标记信号取与门运算而得。

6、如权利要求5所述的高速数据缓冲器，其中所述的上升边缘取样部分所给出的环形计数器所使用的正反器，是由D型正反器所组成。

7、如权利要求5所述的高速数据缓冲器，其中所述的上升边缘取样部分所给出的数个上升边缘电路所使用的正反器，是由D型正反器所组成。

8、一种高速数据缓冲器，具有下降边缘取样部分，其中该下降边缘取样部分包括有：

一环状计数器，是为下降边缘数据取样的触发信号，可用于产生取样数据所需的下降标记信号，以及通过使用数个正反器环接所组成的环形计数器；

数个下降边缘电路，是通过数个串接的正反器所串接而成，而数个正反器的时钟输入信号，则是以时钟信号与该下降标记信号取或门运算而得；

所述的下降边缘电路，在数据低电位切换时会多出一脉冲边缘，而此多出的脉冲边缘所取样的数据虽为错误，却可被其后所取样的正确数据覆盖过去，使数据错误不会发生，借以储存正确的数据。

9、如权利要求8所述的高速数据缓冲器，其中所述的环形计数器所使用的正反器，是以D型正反器所组成。

10、如权利要求8所述的高速数据缓冲器，其中所述的下降边缘电路所使用的正反器，是以D型正反器所组成。

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