CN1122282C - 既不破坏数据又能减少元件数量的双向移位寄存器 - Google Patents

Abstract

双向移位寄存器由与第一开关和第二开关相连的触发器组成。第三开关在相应的触发器之间顺序连接。按照CLK信号实现对第三开关的通—断控制，以进行从低到高或从高到低的周期性跃变。当REV信号处于低电平期间，移位寄存器断开第二开关，而第一开关的通—断根据CLK信号而定，以使数据前向移动。当REV信号处高电平时段，移位寄存器断开第一开关，而第二开关的通—断由CLK信号，决定以使数据反向移动。

Description

既不破坏数据又能减少元件数量的双向移位寄存器

技术领域

本发明主要涉及用于前向或后向移位数据的双向移位寄存器。

背景技术

通常地址选择器是由连接到开关元件上的双向移位寄存器组成的，开关元件又与数据总线和DRAM存储单元相连接。DRAM存储单元按照与各个开关元件对应的编号被放置于两条平行的字线和位线之间并通过同样数量的读出放大器与开关元件相连。

此处的双向移位寄存器是用来使控制信号发生器输入一输入信号(REV信号，CLK信号，STA信号)，这里控制信号发生器产生不同的控制信号用来控制预定个数触发器的操作。输出信号(地址选择信号)是从内部接触装置获得的，这些接触装置根据控制信号不与某一特定对应的触发器同时处于高电平。

需要指出，对于此处作为地址选择器使用的双向移位寄存器而言，数据是从不同时处于高电平的内部接触装置上采集的；相应地，仅一个地址选择信号可以从组成移位寄存器的每两个触发器中采集。作为一个半导体集成电路，集成度方面就出现了问题。

随后，一种双向信号传输电路网络和一种双向信号传输移位寄存器披露于日本的专利特开Tokkai Hei 7-13513(13513/1995)上，它通过双向移位寄存器中提供的两条数据通道，实现对集成度方面的改进。

披露于上述日本专利特开Tokkai Hei 7-13513上的双向移位寄存器产生了这样的问题：这种双向移位寄存器的不同的数据传递速度容易引起其性能的恶化。这个问题将在后面详细阐述。

发明内容

本发明的目的是提供一种既不破坏数据又能减少元件数量的具有双向移位功能的双向移位寄存器。

本发明的另一个目的是提供一种能够提高半导体集成电路集成度的双向移位寄存器。

依据本发明的第一个方面，这里提供一种地址选择器，包括：双向移位寄存器，所述双向移位寄存器包括：预定数目的触发器，其每一个都有第一开关元件和第二开关元件；所述的第一开关元件由第一控制信号对其开启和关闭状态进行控制；所述的第二开关元件由第二控制信号对其开启和关闭状态进行控制；以及多个第三开关元件，每个在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的第三控制信号控制其开启和关闭状态，所述第三控制信号是一时钟信号，以及控制发生装置，根据所述时钟信号和用于控制所述数据移位方向的REV信号，产生附加的互相不同的第一到第四时钟信号；所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当移位数据进行前向移位时，使所述第一开关元件开启，所述第一控制信号包括所述第三和所述第四时钟信号，以及所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行反向移位时，使所述第二开关元件开启，所述第二控制信号包括所述第一和所述第二时钟信号；所述地址选择器进一步包括连接于所述双向移位寄存器的输出装置，该输出装置具有多个输出端子，用于使所述多个输出端子中的一个端子置于高电平以输出一个输出信号作为地址选择器信号。

依据本发明的第二个方面，提供一种先进先出/后进先出电路，它具有先进先出和后进先出功能，并包括含有双向移位寄存器的地址选择器，该双向移位寄存器具有预定数目的触发器，其每一个都有第一开关元件和第二开关元件；所述的第一开关元件由第一控制信号对其开启和关闭状态进行控制；所述的第二开关元件由第二控制信号对其开启和关闭状态进行控制；以及多个第三开关元件，每个在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的第三控制信号控制其开启和关闭状态，所述第三控制信号是一时钟信号，以及控制发生装置，根据所述时钟信号和用于控制所述数据移位方向的REV信号，产生附加的互相不同的第一到第四时钟信号；所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当移位数据进行前向移位时，使所述第一开关元件开启，所述第一控制信号包括所述第三和所述第四时钟信号，以及所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行反向移位时，使所述第二开关元件开启，所述第二控制信号包括所述第一和所述第二时钟信号；所述地址选择器包括连接于所述双向移位寄存器的输出装置，该输出装置具有多个输出端子，用于使所述多个输出端子中的一个端子置于高电平以输出一个输出信号作为地址信号；所述先进先出功能以前向顺序选择地址，以及所述后进先出功能以反向顺序选择地址，其中：所述输出装置输入所述REV信号作为选择控制信号，并且连接所述双向移位寄存器的两组线路以形成两组输出端子；和所述输出装置包括一个输出选择器电路，依据所述选择控制信号选择所述的两组输出端中的一组进行同步输出。

所述的先进先出/后进先出电路，其中：所述输出选择器电路在所述选择控制信号处于低电平时，使所述数据前向移位，用以选择所述两组输出端子中的一组以所述先进先出功能方式输出；以及所述输出选择器电路在所述选择控制信号处于高电平时，使所述数据反向移位，用以选择所述两组输出端中的另一组以所述后进先出功能方式输出。

依本发明的第三个方面，提供了一种地址选择器，包括对REV信号响应的双向移位寄存器，该REV信号用于控制数据的移位方向，所述双向移位寄存器包括：预定数目的触发器，其每一个都有第一开关元件和第二开关元件；以及多个第三开关元件，在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的基本时钟信号控制其开启和关闭状态；在所述REV信号处于低电平期间，通过使所述第一开关元件处于开启状态来进行所述数据的前向移位，并根据所述基本时钟信号，使所述第二开关元件处于开启和关闭状态；在所述REV信号处于高电平期间，通过使所述第二开关元件处于开启状态来进行所述数据的反向移位，并根据所述基本时钟信号，使所述第一开关元件处于开启和关闭状态；所述地址选择器进一步包括控制信号发生器，根据所述基本时钟信号和所述REV信号，产生互相不同的第一到第四时钟信号；所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当所述数据进行所述前向移位时，使所述第一开关元件处于开启状态：所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行所述反向移位时，使所述第二开关元件开启，所述地址选择器包括在先进先出/后进先出电路中，所述先进先出/后进先出电路具有顺序地选择地址的先进先出功能，所述先进先出/后进先出电路具有顺序的反向选择地址的后进先出功能，其中；所述地址选择器进一步包括连接于所述双向移位寄存器上的输出装置，该输出装置具有多个输出端子，用于使所述输出端子中的一个端子置于高电平以输出一个输出信号作为地址选择信号；所述输出装置输入所述REV信号作为选择控制信号，并且连接所述双向移位寄存器的两组线路以形成两组输出端子；和所述输出装置包括一个输出选择器电路，依据所述选择控制信号选择所述的两组输出端中的一组进行同步输出。

附图说明

图1是使用常规双向移位寄存器的地址选择器的框图；

图2是另一种常规双向移位寄存器电路图；

图3A描述图2例举的双向移位寄存器的前向移位的一个流程图；

图3B描述图2例举的双向移位寄存器反向移位的一个流程图；

图4按本发明优选实施例的双向移位寄存器的电路图；

图5描述图4例举的双向移位寄存器信号处理过程的时序图；

图6是具有图4例举的双向移位寄存器的DRAM的地址选择器的电路图；

图7是描述图6例举地址选择器信号处理过程的时序图；

图8是图6例举的地址选择器的方框图；

图9是具有图8中所示地址选择器且具有FIFO功能和LIFO功能的FIFO/LIFO电路的电路图。

具体实施方式

参阅图1，为了更好地理解本发明，此处对常规双向移位寄存器作一说明。如图1所示，双向移位寄存器可以被用于地址选择器中。地址选择器由双向移位寄存器10构成，由点线表示。双向移位寄存器10包含一个被提供以REV信号、CLK信号、STA信号的控制信号发生器11。控制信号发生器11与触发器12至触发器20相连，而触发器12至触发器20又是串联在一起的。双向移位寄存器10与开关元件21至28这八个开关元件连接，这些开关元件通过读出放大器31至38与数据总线DB和DRAM存储单元MS相连。电源电压Vcc/2提供给DRAM存储单元。DRAM单元通过读出放大器与开关元件相连，并且按与各开关元件相应的序号设置于两条并行字线W1，W2和位线D1-D8之间。

双向移位寄存器用来处理这类由控制信号发生器输入的输入信号(REV信号，CLK信号，STA信号)，此处的不同控制信号用于控制具有预定个数触发器(以下简称F/F)的操作(预定个数可以是9)。输出信号(地址选择器信号)从内部接触装置P2、P4、P5、P8获得，它依据控制信号并不与某一特殊对应的触发器同时处于高电平。

应该指出，如果将此处的双向移位寄存器当作地址选择器使用，那么数据从不同时处于高电平的内部接触装置P2、P4、P6、P8获得。结果仅一个地址选择信号可以从组成移位寄存器的每两个F/F获得。作为一个半导体集成电路，产生了集成度方面的问题。

一种双向信号传输电路网和一种双向信号传输移位寄存器披露于日本专利特开Tokkai Hei 7-13513(13513/1995)上，提出在图2所示的双向移位寄存器中提供两条数据通道，用以实现提高集成度的目标。更进一步讲，双向移位寄存器是由NMOS晶体管与P型金属氧化物半导体晶体管组合而成的。沟道金属氧化物半导体(NMOS)的开关元件在图2中未被圈出，P型金属氧化物半导体晶体管的开关元件在图2中被圈出。

对于已披露于上述日本专利特开Tokkai Hei 7-13513上的双向移位寄存器，尽管提出了用双数据通道提高集成度。实际上，如图3A和3B所示，由于组成移位寄存器开关元件的个数(以下简称为元件个数)多，所以集成度并未得到很大提高。另外，由于移位寄存器具有一种必须经过不同数据通道的结构，所以当以不同的速度传输数据时，容易出现使其性能变坏的问题。如图3A和3B中例举的那样，当数据流以正路径和反路径通过不同的数据通道时，沿正向和反向的数据传输速度差异同样可能引起寄存器性能变坏。

参阅图4，现在介绍根据本发明优选实施例的双向移位寄存器。双向移位寄存器包括预定数目(预定数可以是9)的F/F，F/F由与两组开关元件相连的非门组成。为了控制数据移位方向，第一组开关元件a1-a9通常在REV信号输入时处于低电平的期间被开启。第二组开关元件b1-b9通常在REV信号输入时处于高电平期间被开启。第三组的多个开关元件c1-c8在各F/F间按顺序相连形成多级结构。由CLK信号控制接通——断开。CLK信号是通过低电平至高电平或由高电平到低电平计时来移位数据的基本信号。

对于双向移位寄存器，在REV信号为低电平期间数据可以向正方向移位；而在REV信号高电平期间，数据可以反向移位。数据可以通过STA信号输入到移位寄存器内部。此时，数据通过由REV信号控制的开关元件d1，e1和由CLK信号控制的开关元件d2，e2，馈送到移位寄存器内部。

关于双向移位寄存器，可以设置成这样，开关元件a1-a9通常在REV信号处于低电平期间是开启的。开关元件b1-b9的开关状态依据CLK信号的计时确定，以前向移动数据；开关元件b1-b9通常在REV信号处于高电平时是开启的，开关元件a1-a9的开启和关闭状态依据CLK信号的计时确定，以反向移位数据。

因此，双向移位寄存器包括一个控制信号发生器，根据CLK信号和REV信号，产生和输出第一CLK信号1A、第二CLK信号1B、第三CLK信号1C、及第四CLK信号1D。当前向移位数据时，处于低电平的第三CLK信号1C和处于高电平的第四CLK信号1D被固定以开启开关元件a1-a9；当反向移位数据时，处于低电平的第一CLK信号1A和处于高电平的第二CLK信号1B被固定以开启开关元件b1-b9。

图5示出了内部接触装置P1-P9的信号处理过程。内部接触装置P1-P9交错组合位于与各F/F中对应的开关元件a1-a9分别连接的非门电路和各F/F中对应的开关元件b1-b9之间。内部接触装置P1位于开关元件b1和非门电路之间；内部接触装置P2位于开关元件a2和非门电路之间；内部接触装置P3位于开关元件b3和非门电路之间；内部接触装置P4位于开关元件a4和非门电路之间；内部接触装置P5位于开关元件b5和非门电路之间；内部接触装置P6位于开关元件a6和非门电路之间；内部接触装置P7位于开关元件b7和非门电路之间；内部接触装置P8位于开关元件a8和非门电路之间；内部接触装置P9位于开关元件b9和非门电路之间。

第一位置处描述了称为初始状态的T0期间操作。在初始状态，内部接触装置P1-P9是不确定的(是否处于高电平或低电平是未知的，故将它们标于图5的中间电平位置)。因此，在图5所示的T0期间，当每一接触装置P1-P9均处于不确定状态时，将它们初始化至低电平状态。

具体地说，在T0期间，若REV信号处于低电平，开关元件a1-a9和d1是开启的，STA信号处于低电平，并且CLK信号开始计时。当CLK信号处于低电平的时段，开关元件d2处于开启状态，而开关元件b1，c1处于关闭状态，处于低电平的STA信号被传送到内部接触装置P1作为低电平数据。

此外，当CLK信号由低电平变到高电平时，开关元件d2，b2，c2是关闭的，开关元件b1，c1是开启的，故此内部接触装置P1上的数据保持在含有开关元件a1，b1的F/F中，并被传输到含有下一级开关元件a2、b2的F/F中，且内部接触装置P2也是处于低电平。

此后，如果CLK信号从高电平变到低电平，开关元件c1、b3、c3是关闭的，而开关元件b2，c2是开启的。这样，内部接触装置P2上的数据保持到包含有开关元件a2、b2的F/F中，并传送到含有开关元件a3、b3的F/F中，且内部接触装置P3也是处于低电平。其后重复同样的过程，就将从STA信号传来的数据传输到内部接触装置P1，继而传到内部接触装置P2-P9，这样移位寄存器作为一个整体被初始化。

在图5所示的T1期间，例举了这样的过程，即通过在CLK信号的一个周期内，将STA信号置于高电平，使经过上述初始化操作而保持数据在低电平状态的所有内部接触装置P1-P9发生改变，以将高电平的数据从内部接触装置P1前向移到内部接触装置P9。另外，在T1期间的REV信号固定在低电平，开关元件a1-a9保持开启(持续开启)。

具体地说，在所有的内部接触装置P1-P9全部处于低电平的状态下，当STA信号从低电平变为高电平状态时，开关元件d2由高电平的CLK信号开启。在开关元件b1关闭期间，处于高电平的STA信号数据传递到内部接触装置P1。此时，开关元件c1关闭，处于高电平的数据被保持，而未传输到下一级F/F。

进一步讲，当CLK信号由高电平变到低电平时，开关元件d2处于关闭，开关元件b1是开启的，这样从STA信号传输到内部接触装置P1的处于高电平的数据通过包含有开关元件a1，b1的F/F保持。再者，因为开关元件c1是开启的，且开关元件b3、c3是同时关闭的，保持在内部接触装置P1上的处于高电平的数据被传输到含有下一级开关元件a2、b2的F/F上，而内部接触装置P2由低电平变到高电平。

此后，当STA信号由高电平变到低电平，CLK信号由低电平变到高电平时，开关元件d2开启，开关元件b1、c1关闭，由STA信号传输处于STA信号的低电平数据到内部接触装置P1。此时，含有下一级开关元件a2，b2的F/F，当开关元件b2开启，并且开关元件c1关闭时，将从内部接触装置P2传来的数据保持在高电平。当开关元件c2开启，并且开关元件b3关闭时，处于高电平的数据传输到包含有再下一级开关元件a3、b3的F/F中。即使在开关元件d2关闭，STA信号由高电平向低电平改变的时刻，保持于内部接触装置P1上的数据也不会被损坏。为了描述简洁起见，图5中当CLK信号从高电平向低电平传递的同时，STA信号也被改变。

重复已例举的数据移位操作，如例举说明那样，在CLK信号时钟的每半个周期内，从STA信号输入的处于高电平的数据将被顺序传输到内部接触装置P1-P9。此时，从上述说明可以认识到，在数据移位的过程中，通常由两个F/F保持的数据按以下顺序传输：内部接触装置P1和P2，内部接触装置P2和P3，内部接触装置P3和P4。

关于图5所示的T2时段，注意其与T1时段有所不同。按所述情况类似的操作，从STA信号获得的处于高电平的数据在被传输到内部接触装置P7之后，在图2中的t1时刻处，通过将REV信号由低电平切换到高电平、数据的传送方向由前向转换成后向，在t2时刻点，REV信号由高电平t0换到低电平，使得数据的传输方向恢复到由后向变为前向。

具体地说，在t1时刻点之前，因为当开关元件c5、b7、c7关闭时，开关元件b6、a6、c6、a7是开启的，移位寄存器内部移位的处于高电平的数据被含有内部接触装置P6的F/F保持，并被传递到含有内部接触装置P7的F/F中。

相应地，在t1时刻点，若REV信号由低电平转换到高电平，并且CLK信号由低电平切换至高电平，开关元件b5、c5、b6处于开启状态，故而保持于内部接触装置P6上的数据被传递到内部接触装置P5。换言之，与REV信号处于低电平时相反，此时将数据传输到上一级的F/F。此时由于开关元件a6是开启的，在内部接触装置P6中处于高电平的数据将被含有内部接触装置P6的F/F所保持。而且，由于开关元件c6、a7关闭，开关元件b7，c7，b8开启，由内部接触装置P8保持的处于低电平的数据被传输到内部接触装置P7。

当CLK信号由高电平切换至低电平时，由于开关元件b4、c4、b5、a5、b6、c6、b7、a7开启，且开关元件c3、a4、c5、a6、c7关闭，处于高电平的数据被保持在内部接触装置P5中，并同时被传递到内部接触装置P4；而在内部接触装置P7上处于低电平的数据被保持到内部接触装置P7，并且传递到内部接触装置P6。

其后，当CLK信号1A在REV信号处于高电平期间被固定在低电平，并且CLK信号1B被设置在高电平时，开关元件b1、b2、b3、b4、b5、b6、b7、b1、b9正常开启。CLK信号1C和CLK信号1D开始按CLK信号时钟计时，并开始对开关元件a1、a2、a3、a4、a5、a6、a7、a8、a9进行通——断控制，实现移位寄存器内的数据的后向传输。

与此相反，在t2时刻处，如果REV信号再一次由高电平转换到低电平。因为当REV信号处于低电平期间，将CLK信号1C固定在低电平，而CLK信号1D被固定在高电平，开关元件a1-a9正常开启，CLK信号1A和1B开始按CLK信号时钟记计，并对开关元件b1-b9进行通——断控制。如此，移位寄存器内的数据再一次前向传递。

关于图5中的T3时段，所需指出的是，它与T1时段有区别。REV信号正常处于高电平，相应地，开关元件d1正常关闭，而开关元件e1正常开启。与所述T2时间段处于高电平的REV信号相类似，当CLK信号1A设置在低电平，而CLK信号1B被设置在高电平时，开关元件b1、b2、b3、b4、b5、b6、b7、b1、b9正常开启。同时，CLK信号1C和CLK信号1D开始由CLK信号时钟记时，并且开始对开关元件a1、a2、a3、a4、a5、a6、a7、a8、a9进行通——断控制。

这种状态下，若STA信号由低电平变为高电平，当所有的内部接触装置P1-P9处于低电平状态时，开关元件e2在CLK信号处于高电平时开启，并且在开关元件a9关闭期间，STA信号处于高电平的数据被传递到内部接触装置P9。此时，开关元件c8关闭，处于高电平的数据被保持，并不传递到前一级的F/F。

当CLK信号由高电平转换为低电平时，开关元件e2是关闭的，而开关元件a9为开启的。故由STA信号传递到内部接触装置P9上处于高电平的数据被含有开关元件a9、b9的F/F保持。

再者，当开关元件c8开启，且开关元件a8，c7同时关闭时，保持在内部接触装置P9内处于高电平的数据被传输到含有上一级开关元件a8、b8的触发器F/F上，内部接触装置P8从低电平变为高电平。

通过与T2时段内的处于高电平的REV信号类似的操作，由STA信号获得的处于高电平的数据依次反向传递到内部接触装置P9、P8、P7……P1中。

在所述双向移位寄存器中，所有开关元件均由未在图4中圈出的NMOS晶体管和在图4中圈出的P型金属氧化物半导体晶体管组合而成。但是，移位寄存器可以仅仅由NMOS晶体管构成，并且构成相应触发器F/F的非门可以与具有开关功能的时钟非门(clocked inverters)互换，以获得同等的功能，此外，用来产生CLK信号1A、1B、1C和1D的一个控制信号发生器(一种“与非”电路(NAND电路)结构或“或非”(NOR)电路结构，是一种与上一级非门电路相连的逻辑电路)作为一个例子。其它可获得类似波形的电路结构也是可行的。

图6是当双向移位寄存器被用作地址选择器时，所要添加的电路。例如，将要提到的输出电路41，其与图6中以点线围出的非门及“与非”电路串联。地址选择器的主要部分被设置成使双向移位寄存器的内部接触装置P1-P9、开关元件的操作点切换位置(在开关元件a1、a3、a5、a7和开关元件b2、b4、b6、b8的对侧上的NMOS晶体管)的输入信号(REV信号、CLK信号、STA信号)与“与非”电路的输入侧相连，经过输出线YSW1-YSW8从非门电路的输出端获得输出信号(地址选择信号)。在图7的时序图中所示的信号处理过程完成。

图7显示了地址选择器的主要部分。注意此处的添加了一个输出电路的新设计方案。以便在一个时段内，处于高电平的数据只被输出到输出线YSW1-YSW8的任何一个输出信号上。

图8示出了图6所示的地址选择器的主要部分。双向移位寄存器10包括控制信号发生器42和触发器12至20。触发器12到19分别与开关元件21到28相连。如图8所示，为了防止从数据总线DB上获得的两个源的信息间互相干扰，提出一种新方案。在此互相干扰的情况中，地址选择器由与置于两条并行的字线W1、W2之间的一个DRAM存储单元MS(施加了Vcc/2的源电压)和位线D1-D8相连接构成的，这种连接是通过开关元件按照与数据总线DB相连的输出线YSW1-YSW8相应的编号并通过与这些开关元件相连的相同数目的读出放大器实现的。图8中虚线所圈出的部分显示了图6中地址选择器的主要部分。例如，当输出线YSW8与输出线YSW1同时处于高电平，从连接于位线D1上的存储单元MS读出的信息与从连接于位线D2上的存储单元MS读出的信息在数据总线DB上互相冲突。

注意到图4中例举的双向移位寄存器作为地址选择器是不适宜的。图5所示的时序图明确显示出，由于存在一个时段，作为图6中输出线YSW8的原始数据的内部接触装置P1和作为输出线YSW1的原始数据的内部接触装置P2同时处于高电平。但是对于图6所示的地址选择器的主要部分而言，为了获得一个正向和反向的地址选择器信号，使得一个具有相同编号的F/F的移位寄存器可能通过改变F/F选择一个地址两次。

图9是使用对图5描述的地址选择器的改良电路的FIFO/LIFO电路的基本结构电路图。该电路具有顺序选择地址的FIFO(先进先出)功能，及具有逆向顺序选择地址的LIFO(后进先出)功能。

在FIFO/LIFO电路中，图8中地址选择器的输出电路改进后，实现了将REV信号作为选择控制信号输入，通过引入输出线YSW1-YSW8中的两条线形成两组输出线。并形成了一种输出选择器，其具有特定数目(例如4个)的选择器51-54，按选择控制信号在两组输出线中选择任何一个进行同步输出。在4个选择器中，输出线YSW8和YSW1，输出线YSW7和YSW2，输出线YSW6和YSW3，输出线YSW5和YSW4，分别以两线一组的形式被输入。

在输出选择器中，当选择控制信号处于低电平时，数据前向移位，并且两组输出线中的任何一组被选择以同步输出，实现FIFO功能。当选择控制信号处于高电平时，数据反向移位，且两组输出线中的另一组被选择以同步输出，从而实现LIFO功能。

具体地说，当输出选择器中一个地址被顺序地选择时，在移位寄存器中，为了前向移位数据，REV信号被置于低电平，并且输出线YSW1、YSW2、YSW3、YSW4上的数据被REV信号控制的选择器确认为有效。在输出选择器中，地址按反向顺序被选择时，为了反向移位数据，在移位寄存器中将REV信号置于高电平，而输出线YSW5、YSW6、YSW7和YSW8上的数据被REV信号控制的选择器确定为有效。

根据本发明的双向移位寄存器，对于由前向控制信号控制通——断状态的开关元件和由后向控制信号控制通——断状态的开关元件，它们的通——断状态均由构成移位寄存器的F/F提供，与常规移位寄存器相比，本发明的双向移位寄存器实现了双向移位功能，并且有效地减少了元件数量，其结果使得集成电路的集成度得到提高。

特别需要指出，组成双向移位寄存器的数目被最小化，故而半导体集成电路的集成度得到提高。原因在于，与一个普通单向移位寄存器(此处的单向移位寄存器可以由一个由F/F组成的移位寄存器表示，如图1所示，去掉了其中的开关元件a1-a9)相比较，双向传递可以通过在组成移位寄存器的F/F内仅增加一个开关来实现。

此外还应指出，双向数据移位功能使得能源消耗的增加控制在最小范围。原因是基本元件数量达到最小值，数据通道通常由前向通道和反向通道共享，这限制了移位寄存器内晶体管的能量消耗的增加。除此之外，一些用于控制的晶体管，也由于移位寄存器控制系统的最小化，限制了其能量消耗。

还要指出，因为移位寄存器中F/F的数据传递速度对前向路径和后向路径是统一的，在设计用于从移位寄存器获得读出数据的外围电路时，可以忽略前向通道和反向通道的延迟差别。原因是数据通道是由前向通道与反向通道共享的。

至此对本发明及优选实施方案作了充分说明，对于熟悉本专业的人员而言，可以采用其它各种方法将本发明容易地付诸实施。

Claims (4)

1.一种地址选择器，包括：

双向移位寄存器，所述双向移位寄存器包括：

预定数目的触发器，其每一个都有第一开关元件和第二开关元件；所述的第一开关元件由第一控制信号对其开启和关闭状态进行控制；所述的第二开关元件由第二控制信号对其开启和关闭状态进行控制；以及

多个第三开关元件，每个在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的第三控制信号控制其开启和关闭状态，所述第三控制信号是一时钟信号，以及

控制发生装置，根据所述时钟信号和用于控制所述数据移位方向的REV信号，产生附加的互相不同的第一到第四时钟信号；

所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当移位数据进行前向移位时，使所述第一开关元件开启，所述第一控制信号包括所述第三和所述第四时钟信号，以及

所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行反向移位时，使所述第二开关元件开启，所述第二控制信号包括所述第一和所述第二时钟信号；

所述地址选择器进一步包括连接于所述双向移位寄存器的输出装置，该输出装置具有多个输出端子，用于使所述多个输出端子中的一个端子置于高电平以输出一个输出信号作为地址选择器信号。

2.一种先进先出/后进先出电路，它具有先进先出和后进先出功能，并包括含有双向移位寄存器的地址选择器，该双向移位寄存器具有

预定数目的触发器，其每一个都有第一开关元件和第二开关元件；所述的第一开关元件由第一控制信号对其开启和关闭状态进行控制；所述的第二开关元件由第二控制信号对其开启和关闭状态进行控制；以及

多个第三开关元件，每个在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的第三控制信号控制其开启和关闭状态，所述第三控制信号是一时钟信号，以及

控制发生装置，根据所述时钟信号和用于控制所述数据移位方向的REV信号，产生附加的互相不同的第一到第四时钟信号；

所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当移位数据进行前向移位时，使所述第一开关元件开启，所述第一控制信号包括所述第三和所述第四时钟信号，以及

所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行反向移位时，使所述第二开关元件开启，所述第二控制信号包括所述第一和所述第二时钟信号；

所述地址选择器包括连接于所述双向移位寄存器的输出装置，该输出装置具有多个输出端子，用于使所述多个输出端子中的一个端子置于高电平以输出一个输出信号作为地址信号；

所述先进先出功能以前向顺序选择地址，以及所述后进先出功能以反向顺序选择地址，其中：

所述输出装置输入所述REV信号作为选择控制信号，并且连接所述双向移位寄存器的两组线路以形成两组输出端子；和

所述输出装置包括一个输出选择器电路，依据所述选择控制信号选择所述的两组输出端中的一组进行同步输出。

3.根据权利要求1所述的先进先出/后进先出电路，其中：

所述输出选择器电路在所述选择控制信号处于低电平时，使所述数据前向移位，用以选择所述两组输出端子中的一组以所述先进先出功能方式输出；以及

所述输出选择器电路在所述选择控制信号处于高电平时，使所述数据反向移位，用以选择所述两组输出端中的另一组以所述后进先出功能方式输出。

4.一种地址选择器，包括对REV信号响应的双向移位寄存器，该REV信号用于控制数据的移位方向，所述双向移位寄存器包括：

预定数目的触发器，其每一个都有第一开关元件和第二开关元件；以及

多个第三开关元件，在两个分别相邻的触发器之间顺序相连以形成一个多级结构，所述第三开关元件由用于使数据移位的周期性从低到高电平或从高到低电平改变的基本时钟信号控制其开启和关闭状态；

在所述REV信号处于低电平期间，通过使所述第一开关元件处于开启状态来进行所述数据的前向移位，并根据所述基本时钟信号，使所述第二开关元件处于开启和关闭状态；

在所述REV信号处于高电平期间，通过使所述第二开关元件处于开启状态来进行所述数据的反向移位，并根据所述基本时钟信号，使所述第一开关元件处于开启和关闭状态；

所述地址选择器进一步包括控制信号发生器，根据所述基本时钟信号和所述REV信号，产生互相不同的第一到第四时钟信号；

所述控制发生装置分别将所述第三和所述第四时钟信号置于低电平和高电平，当所述数据进行所述前向移位时，使所述第一开关元件处于开启状态：

所述控制发生装置分别将所述第一和所述第二时钟信号置于低电平和高电平，当所述数据进行所述反向移位时，使所述第二开关元件开启，所述地址选择器包括在先进先出/后进先出电路中，所述先进先出/后进先出电路具有顺序地选择地址的先进先出功能，所述先进先出/后进先出电路具有顺序的反向选择地址的后进先出功能，其中；

所述地址选择器进一步包括连接于所述双向移位寄存器上的输出装置，该输出装置具有多个输出端子，用于使所述输出端子中的一个端子置于高电平以输出一个输出信号作为地址选择信号；

所述输出装置输入所述REV信号作为选择控制信号，并且连接所述双向移位寄存器的两组线路以形成两组输出端子；和

所述输出装置包括一个输出选择器电路，依据所述选择控制信号选择所述的两组输出端中的一组进行同步输出。

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