CN1262091C - 单级数据管理交换机的体系结构 - Google Patents

Abstract

本发明提供一个单机数据管理交换机，用于对多路辅用通讯业务流，如同步光纤网，同步传输信号48，进行时域和空域两个方面的交换。具体地说，该交换机采用分步式多路分解体系结构，其特点是在缩小布局尺寸的设备上完成，任何输入时隙，到任何输入时隙之间的交流。还有，采用所述分步式多路分解体系结构可以使输出置换的重新组合过程中的等待时间降低到纳秒级。

Description

单级数据管理交换机的体系结构

发明背景

电信信道通常携带来自多个信息源的多路复用通信业务。例如，一个线路速率为2.488Gb/s的同步光纤网同步传输信号-48信道携带48个速率为51.84Mb/s的同步光纤网同步传输信号-1信道，这些信道以逐个字节为基础实现时间多路复用。也就是说，该信道携带字节1.1，2.1，3.1，...，48.1，1.2，2.2，3.2，...，48.2，1.3，2.3，3.3，...其中n.m表示子信道n的字节m。同步光纤网的详细格式可以参见Ming-Chwan Chow编写的UnderstandingSONET/SDH(了解同步光纤网/同步数字系列)一文，刊登在AndanPub 1995年出版的《标准和应用》一书，书号为ISBN 0965044823。还可以参见美国国家标准学会标准T 1.105-1995。

一个同步传输信号-1同步光纤网帧是一个有810个字节的重复结构，这些字节被排列成9行，每行90列。帧结构的传输顺序以行为主。也就是说，首先将行0里的所有90个字节发送完，然后发送行1里的所有90个字节，并且依此类推。在更高多路复用率的情况下，同步传输信号-1帧的每个字节由多个字节替代，从多个多路复用源中的每一个多路复用源里选取一个字节。例如，在发送同步传输信号-48帧时，在每个列间隔期间发送48个字节，即从48个同步传输信号-1子帧中的每一个子帧中选取一个字节。在这种情况下，发送顺序是将一列里的所有48个子帧字节发送完后再移到下一列，并且将一行里的所有列发送完后再移到下一行。

数字交叉连接是一个网络单元，该单元可以接纳多个多路复用数据信道(例如，72个同步传输信号-48信道)，并且生成多个多路复用输出信道，其中每个输出信道包含所有输入端口的子信道的仲裁集。例如，同步传输信号-48输出信道中的一个输出信道可能包含来自不同输入信道里的同步传输信号-1信道，而这些不同的输入信道与它们原来输入的顺序不同。

图1所表示的是数字交叉连接工作的一个例子。图中所示的连接30带有两个输入端口和两个输出端口。其中每个端口包含4个时隙。输入端口1(上部输入端口)在它的4个时隙中包含子信道A、B、C、和D，而输入端口2(下部输入端口)在它的4个时隙中包含子信道E、F、G、和H。每个输出端口的每个时隙可以选择任何输入端口的任何时隙。例如，输出端口1(上部输出端口)包含来自2.4、1.4、2.2和1.1的子信道H、D、F、和A，在这里x.y表示端口x和时隙y。输入时隙必须能够在空间和时间上进行转换。例如，输出端口1的第一个时隙必须及时地从时隙4转换到时隙1，并且在空间上从端口2转换到端口1。另外，有一些时隙可以重复(多点播送)，而另一些时隙可以丢失。例如，子信道A在输出时隙1.4和2.2出现，而子信道G丢失，即不在任何输出时隙出现。

数字交叉连接可以通过直接方式实现，方法是多路复用每个输入端口，用一个空分交换机转换所有输入端口的所有时隙，然后多路复用每个输出端口。这种方法如图2所示。输入端口1的4个时隙在多路分解器32进行多路分解，即每个时隙驻留在单独的线路上。然后所有这些多路复用线路通过空分交换机34转换到适当的输出时隙。最后，多路复用器36的一个集将每个输出信道的时隙多路复用到每个输出端口。例如，这种方法应用于美国专利3,735,049号和4,967,405号说明的系统中。

如图2所示的这种数字交叉连接的空分交换机体系结构的优点是从概念上讲比较简单，并且提供严格的无阻塞仲裁式单一和多路通信业务。但是，它使用了空分交换机，其体积太大，不能经济地应用于大型交叉连接中。例如，一个包含72个端口(R＝72)和48个时隙(T＝48)的数字式交叉连接需要一个RT×RT(3456×3456)空分交换机，有R²T²＝11,934,936个交叉点。更进一步说，这个大型交换机的工作频率很低，只有当接收到T个字节后才需要用它来转换新一组输入时隙。因此，它的工作频率为字节率的T分之一。

通过使用一个三级时间-空间-时间(T-S-T)交换机可以实现一个更加经济的数字交叉连接，如图-3所示。图中将每个输入端口输入到时隙交换器(TSI)38。时隙交换器通过交换时隙的存储单元及时转换多路复用输入数据流。例如，要将时隙i转换成时隙j，则将时隙i延迟T+j-i字节倍。然后从输入时隙交换器输出的多路复用数据流用R×R空分交换机40进行转换，重新组合在每个时隙上。该空分交换机的输出同样通过一组输出时隙交换器42进行及时转换。例如，这种时间-空间-时间体系结构应用于美国专利3,736,381号和3,927,267号说明的系统中。

图4所表示的是按照图2中的配置组成的时间-空间-时间数字交叉连接进行工作的一个例子。在该连接中，输入端口1的时隙交换器不改变其输入时隙的存储单元。但是，端口2的输入时隙交换器将其时隙的顺序从E、F、G、H改变成-、F、H、E。在这里将E丢失，因为它没有被任何输出端口使用。空分交换机接收这两个输入时隙交换器的输出并且对它们进行转换，在不改变时隙的基础上建立数据流A、F、H、D和A、B、C、E。应该注意的是，这涉及到采用多站点传输方式将时隙A传送到所有两个输出。最后，输出时隙交换器将这些数据流的顺序重新组合，提供输出数据流H、D、F、A和E、A、B、C。

一个三级时间-空间-时间数字交叉连接在逻辑上相当于一个3级Clos网络，有RT×T个输入级，TR×R个中间级和RT×T个输出级。要在这样一个交换机上将输入时隙的配置发送到输出时隙，在每个连接上必须配备一个中间级时隙。对该路径选择的详细说明见Clos，Charles编写的“对无阻塞交换网络的研究”一文，刊登在1953年3月份的《贝尔系统技术期刊》第406-424页，和V.E.Benes编写的“论可重排的三级连接网络”一文，刊登在1962年9月份的《贝尔系统技术期刊》第XLI卷第5号第1481-1492页。

发明概述

数据交叉连接，包括数据管理交换机，通常具有一些不利因素。首先，如图2所示，实现完全的多路分解的数据管理交换机的尺寸通常会以平方的关系增长，以时隙的个数乘以端口的个数。例如，在简单的多路分解/多路复用结构中，多路复用输入通信通过多路分解被分离到它的组分时隙里。对于同步传输信号-48通信，必须将与48个时隙相对应的48个单个的字节宽度的总线输入到交换机。因此，如果端口的数量是72个，则必须采用3456个字节宽度的总线与交换机的输入端口连接。其后果是，对于有些交换机的结构来说，由于尺寸方面的要求而无法实现。

采用多级交换机体系结构，如图3和图4所示，配置尺寸问题就不是那么尖锐了。但是，由于输入-输出连接的重新组合，从而产生较长的等待时间，即毫秒级的等待时间。输入-输出连接是输入时隙和输出时隙之间的结合，它在空间和时间方面确定了通过交换机的数据通路。这种输入-输出连接可以包括输入-输出交换和多点播送连接。这种等待的根源通常产生于复杂的调度计算，因为多级交叉连接使用这种复杂的调度计算以便重新组合配置这些连接。这种计算通常涉及到选择一个中间级时隙，以便将来自一个特定输入时隙的呼叫发送到一个特定输出时隙。

本发明的具体实施方案提供一个交换机，该交换机能够在时域和空域两个方面将多路复用通信的数据流进行交换。这种实施方案采用分布式多路分解结构格式，以便在缩小配置尺寸的条件下实现任何输入时隙到任何输出时隙之间的交换。更进一步说，这种具体实施方案还可以使由于输入-输出连接的重新组合而产生的等待时间缩短到纳秒级。

本发明的具体实施方案包括多个用于接收从外部输入链路来的数据的输入端口，和多个用于将数据发送到外部输出端口链路的输出端口。分布式多路分解交换机结构包括多个中间存储器组件，它们连接到每个输入端口。每个中间存储器组件存储从一个输入端口来的输入数据，并且提供该输入端口与输出端口的一个子设备之间的接口。输出端口的这个子设备可以包含多个输出端口。可编程序的选择存储器可以将从中间存储器组件里选择的数据传送到输出端口。

每个中间存储器组件可以包含P个读出端口，使R/P中间存储器组件与每个输入端口连接。按照本发明的一个具体实施方案，P可以等于8个端口。

每个中间存储器组件可以包含2N个存储单元，其中N代表在一个多路复用周期中多路复用间隔的数目。按照本发明的一个具体实施方案，N等于48个多路复用间隔。对于每个中间存储器组件，2N个存储单元的第一个部分存储一个N同步传输信号-1帧里一个当前列，而2N个存储单元的第二个部分存储一个N同步传输信号-1帧里的一个先前列。第二个部分可以作为N个同步传输信号-1时隙进行访问。

按照本发明进一步的具体实施方案，每个中间存储器组件可以包含N个存储单元，其中N代表在一个多路复用周期中多路复用间隔的数目。按照本发明的一个具体实施方案，N等于48个多路复用间隔。由于这种中间存储器组件的读出和写入都是访问相同的存储单元，每个输出端口连接有延迟存储器。当输出端口要从选定的中间存储器组件中读取当前的数据时，输出端口从延迟存储器中读取。当输出端口要从选定的中间存储器组件读取以前的数据时，输出端口从选定的中间存储器组件中读取。

可编程序的选择存储器提供一个地址信号，以便从一个中间存储器组件中选择数据，并且提供一个启动信号，以便启动来自所述多个中间存储器组件中的一个中间存储器组件的输出，这些中间存储器组件与不同的输入端口相连接。按照本发明的一个具体实施方案，选择存储器包含多个选择存储器组件，其中每一个都和一个输出端口相联。

本发明进一步的具体实施方案通过采用一个被称作“多泵激”的方法使交换机配置的尺寸进一步缩小。采用多泵激设计后，中间存储器组件的每个读出端口与多个输出端口相连接，这些输出端口可以被连续地启动。在本发明的一个具体实施方案中，两个或多个输出端口与一个中间存储器组件里的P个读出端口中的每一个都连接。可以在单个时钟周期从两个或多个输出端口读取该中间存储器组件的数据，从而减少了每个输入端口的中间存储器组件的个数。

中间存储器组件可以是一个多路分解寄存器堆。按照本发明的一个具体实施方案，多路分解寄存器堆可以包括一个单元阵列，包含至少N个存储单元，用于存储来自输入时隙的数据，和一个写入选择器。该写入选择器与单元阵列连接，使来自多个输入时隙中的一个输入时隙里的数据能够写入到单元阵列中的一个存储单元。多路分解寄存器堆可以进一步包含多个读取解码器，与单元阵列连接，使每个读取解码器与一个选择存储器组件结合。每个读取解码器从选择存储器接收一个地址信号，并且利用这个地址信号从单元阵列里的一个存储单元选择数据以便读到一个输出端口。多路分解寄存器堆可以进一步包含一个比较器，它接收来自选择存储器组件里的启动信号，并且将该启动信号与输入端口的标识符相比较。如果该启动信号与输入端口的标识符相符合，比较器启动，将选定的数据从单元阵列发送到输出端口。

多路分解寄存器堆的单元阵列的具体实施方案包含一个读取电路，至少有一个存储单元和至少有一个写入电路。写入电路将来自输入端口的数据发送到存储单元，同时读取电路将存储单元里的数值送到输出端口。单元阵列可以包含两个或多个存储单元，而写入电路由这两个或多个存储单元共享。写入电路由一个多路复用器驱动，该多路复用器从所述两个或多个存储单元中选择一个存储单元，即该存储单元存有需要读取到输出端口的数值。

所述单元阵列的具体实施方案还包含一个写入选择电路和两个或多个写入电路。写入选择电路启动两个或多个写入电路连续地写入。按照进一步的具体实施方案，这两个或多个存储单元可以包含一个主存储单元和一个从属存储单元。至少有一个写入电路向主存储单元写入数据。而主存储单元又将数据发送到从属存储单元。最后，由读取电路将数据从从属存储单元读到一个输出端口。

按照本发明的另一个具体实施方案，对交换机的配置方案可以重新组合，即对输入-输出连接可以作动态修改，而不破坏帧数据。这种具体实施方案被称作无中断的配置交换。配置交换可以通过重写输入-输出连接来实现，该连接是在每个输出端口的选择存储单元里定义的。无中断的配置交换的具体实施方案可以包括每个输出端口的每个输出处理器，用一个固定值(也就是，在同步光纤网帧中为F6)重写一个帧的第一列里的所有子帧。这样就保证了一个新的输入帧的开头不会由于输入-输出连接的重新组合而遭受到破坏。

按照无中断的配置交换的另一个具体实施方案，每个输入端口包含一个输入处理器，而每个输出端口包含一个输出处理器。每个输入处理器将一个输入帧的列写入与输入端口连接的中间存储器组件。在输出端口一侧，每个输出处理器将一个输出帧的列从与输出端口连接的中间存储器组件或延迟存储器里读取出来。为保证无中断的配置交换，中间存储器组件的工作频率要高于输入处理器和输出处理器的工作频率。在本发明的一个具体实施方案中，中间存储器组件的工作频率是输入处理器和输出处理器的工作频率的C+1/C倍，其中C是一个帧里的列间隔的个数。换句话说，中间存储器组件可以工作在这样高的频率，即中间存储器组件在一个帧周期内有C+1个列，而输入处理器和输出处理器在相同的帧周期内只有C个列。按照一个具体实施方案计算，C等于810列。在一个帧的第C+1列期间，中间存储器组件没有任何写入；而在一个帧的第一列期间，没有数据输出到输出处理器。在一个具体实施方案中，在输入处理器和中间存储器组件之间连接一个输入FIFO(先进先出排队装置)，并且在中间存储器组件和输出处理器之间连接一个输出FIFO(先进先出排队装置)。

本发明特别适用于数据管理交换机，它们属于交叉连接交换机，这种交换机在内部进行数据的聚集和分离以便高效率地进行通信路由选择。聚集是指将来自不同存储单元的通信组合到一个设备上。分离是指将通信分开。例如，一个同步光纤网的数据管理交换机，有72个同步传输信号-48输入和输出端口，带有同步传输信号-1粒度，该交换机要为72×48＝3,456个输入同步传输信号-1信号中的任何一个信号发送到3，456个输出同步传输信号-1中的任何一个选择路由。这样的数据管理交换机对于单路传输通信业务来说是无阻塞的，这里所说的“阻塞”是指当输入不能和输出连接时出现的阻塞。

附图的简要说明

通过在下文中对本发明的优选实施方案作更详细的说明，上述已经提到的和还没有提到的本发明的目的、特点和优点将会更加明显，如附图中表明的那样。在所有这些附图中，相同的参考字符所代表的是同一个部件。这些图主要用于说明本发明的原理，不一定要求按比例绘制。

图1所表示的是采用先前技术的数字交叉连接。

图2所表示的是采用先前技术的一个简单的多路分解器/多路复用器数字交叉连接。

图3所表示的是采用先前技术的三级时间-空间-时间数字交叉连接。

图4所表示的是图3中的三级时间-空间-时间数字交叉连接的工作原理。

图5所表示的是按照本发明的一个具体实施方案而设计的带有分布式多路分解体系结构的交换机。

图6所表示的是按照本发明的一个具体实施方案设计的带有分布式多路分解体系结构的交换机。

图7所表示的是按照本发明的一个具体实施方案而设计的图6中的交换机的工作原理。

图8所表示的是按照本发明的另一个具体实施方案而设计的交换机，该交换机采用进一步缩小面积的分布式多路分解体系结构。

图9所表示的是按照图8中的本发明的具体实施方案而设计的多路分解寄存器堆的组成部分。

图10中所表示的是按照本发明的一个具体实施方案而设计的延迟存储器组件。

图11A和图11B所表示的是按照图8至图10中的本发明的另一个具体实施方案而设计的带有延迟存储器的交换机的典型工作原理。

图12A所表示的是按照本发明的另一个具体实施方案，为了获得无中断的配置交换而如何使帧保持同步的方法。

图12B所表示的是按照本发明的一个具体实施方案而设计用于工作在固定频率的交换机的分布式多路分解体系结构。

图13所表示的是按照本发明的一个具体实施方案而设计的图9中的单元阵列的组成部分。

图14所表示的是按照本发明的一个具体实施方案而设计的缩小面积的96个字节的多路分解寄存器堆的单元阵列。

图15所表示的是按照本发明的另一个具体实施方案而设计的缩小面积的96个字节的多路分解寄存器堆的单元阵列。

图16所表示的是按照本发明的一个具体实施方案，通过采用多泵激方法使多个输出端口分享多路分解寄存器堆。

对本发明的详细说明

现将本发明的优选实施方案说明如下。

图5所表示的是按照本发明的一个具体实施方案而设计的带有分布式多路分解体系结构的交换机。这种实施方案缩小了交换机布局所需的面积，从而可以实现交换设备的小型化和/或使端口的数量增大。通过进一步的实施方案可以使交换机的输入-输出连接的重新组合过程中的等待时间缩短

交换机100为外部输入链路(I1，I2，...In)和外部输出链路(O1，O2，...On)之间的互连提供了物理的端口连接。本发明的具体实施方案包括72×72个端口的交换机和144×144个端口的交换机。但是，熟悉该项技术的人们都理解，交换机的具体实施方案可以作成任何数量的输入端口和输出端口，并且输入端口的个数不一定和输出端口的个数相一致。

交换机100对时域多路复用信号进行时间和空间的转换，从而使每个输出端口的每个输出时隙可以连接到任何输入端口的任何输入时隙。按照一个实施方案，时域多路复用信号是同步光纤网同步传输信号-48比特串行数据流。一个同步传输信号-48比特串行数据流包含来自各个信号源的数据通信，它们被多路复用到48个同步传输信号-1时隙信道。但是，熟悉该项技术的人们都理解，在本发明的具体实施方案中可以采用任意次数的多路复用“N”，它可以大于或小于48。

图6所表示的是按照本发明的一个具体实施方案而设计的交换机的分布式多路分解体系结构。具体地说，图6所表示的是一个72×72端口交换机。从I1-I72的每一个输入链路都是通过一个实际的输入端口与交换机连接，该输入端口包含解串器110和输入处理器120。

解串器110将2.488Gb/s比特串行数据流转换成8位宽311兆赫兹的字节流。但是，熟悉该项技术的人们理解，在本发明的具体实施方案中也可以采用不同于311兆赫兹的时钟脉冲频率。字节流传输到输入处理器120，该处理器将字节流对齐。字节流经过对齐处理后，所有的输入处理器120在每个时钟周期内输出同一个列和同一个子帧。也就是说，在穿过所有输入端口的列同步脉冲之后的第n个时钟周期内，在一个同步光纤网帧的第n个列的多路复用输入数据流中，与第n个同步传输信号-1输入时隙相对应的字节出现。输入处理器120还可以完成同步光纤网成帧的功能，包括对节开销、线路开销和路径开销的监控和终止。这些在该项技术领域中是众所周知的。

从O1到O72的每一个输出链路都是通过一个实际的输出端口与交换机连接，该输出端口包含一个输出处理器130和一个解串器140。输出处理器130通过垂直字节宽度的输出总线接收从被选定的输入端口的被选定的同步传输信号-1时隙转接来的数据。输出处理器130利用数据完成一系列的同步光纤网成帧功能，例如，将字节和同步光纤网成帧数据插入同步传输信号-48字节流。而解串器随后将311兆赫字节流转换成原来的2.488Gb/s比特串行数据流。

分布式多路分解交换机体系结构的具体实施方案包括多个中间存储器组件150，它们通过水平字节宽度的输入总线125与各个输入端口连接。每个中间存储器组件150存储从它的相关输入端口接收来的数据，并且提供输入端口和输出端口的一个子设备之间的接口。

按照本发明的一个具体实施方案，中间存储器组件150是多路分解寄存器堆。通过一个写入端口152可以访问每个多路分解寄存器堆150，该写入端口与一个输入总线125和P个读取端口154连接，P个读取端口中的每一个读取端口与一个输出总线135连接。在具体实施方案中，每个多路分解寄存器堆150包括存储器158，它有2N个存储单元，在这里N是指在一个多路复用周期里的多路复用间隔的个数。例如，在所述2N个存储单元的第一部分可以存储来自N同步传输信号-1帧的当前列，而所述2N个存储单元的第二部分可以存储来自N同步传输信号-1帧的先前列。在一个具体实施方案中，每个多路分解寄存器堆150包含96字节的存储器，有96个存储单元，用于存储同步传输信号-48帧的当前和先前的有48个字节的列。

参见图6，在P个交叉点中的每一个交叉点都设置了多路分解寄存器堆150。每个多路分解寄存器堆150可以有一个写入端口152和P＝4个读取端口154。因此每个多路分解寄存器堆150可以连接在一个输入端口和四个输出端口之间。如果读取端口154的个数增加了，每个输入行连接的多路分解寄存器堆150的个数可以减少。由于多路分解寄存器堆150所占用的面积减小了，这样可以使交换机布局的整个面积减小。每个输入行里的多路分解寄存器堆150的个数可以用下列公式计算：

M＝R/P

式中M是每个输入行多路分解寄存器堆的个数，R是输出端口的个数，而P是每个多路分解寄存器堆的读取端口的个数。因此，对于一个R＝72，P＝4的交换机来说，每行需要有18个多路分解寄存器堆，而总共需要有1,296个多路分解寄存器堆。但是，如果每个多路分解寄存器堆的读取端口的个数增加到8个，则每个输入端口的多路分解寄存器堆的个数减少到9个，即减少到原来的一半。对于一个R＝144，P＝8的交换机，每行需要有18个多路分解寄存器堆，而总共需要有2,592个多路分解寄存器堆。

图7所表示的是按照本发明的一个具体实施方案而设计的图6中的交换机的工作原理。来自每个输入端口的同步传输信号-48字节流，平行地穿过多路分解寄存器堆，被写入96字节的存储器158。在输入的同步光纤网帧里的列中的每一对列的字节按顺序写入多路分解寄存器堆的存储器158。也就是说，存储器158的字节0由一个偶数列的第一个同步传输信号-1写入，字节1由同一列的第二个同步传输信号-1写入，依此类推。

在这个偶数列从头到尾写入按顺序进行，直到字节48，字节48由接下来的一个奇数列的第一个同步传输信号-1写入。同样，在这个奇数列从头到尾写入按顺序进行，直到字节95，字节95由这个奇数列的最后一个同步传输信号-1写入。这个过程重复进行，字节0由接下来的一个偶数列的第一个同步传输信号-1写入。在一个实施方案中，一个同步光纤网帧的先前列和当前列分别存储在96字节存储器158的一个48字节段。

在输出端，每个输出端口建立一个同步传输信号-48输出数据流，输入数据是从被选定的输入端口的被选定的同步传输信号-1输入时隙传输来的。在具体的实施方案中，交换机配置有这样的输入-输出连接，即一个输出端口的每个输出时隙与一个输入端口的一个输入时隙相联。因此，在第n个时钟周期，每个输出端口启动来自一个输入端口的一个输入时隙的数据的传输，占据第n个输出时隙。输出端口选择一个多路分解寄存器堆150实施数据传输，所选择的多路分解寄存器堆连接到输出端口的输出总线135，并且进一步从一个先前列的字节中选择一个字节，所述先前列是指包含在所选择的多路分解寄存器堆150里的96字节存储器158里的48字节段里的先前列。

在具体实施方案中，可编程序的选择存储器160启动选择数据的传输，从中间存储器组件150传输到输出端口。在每个时钟周期中，选择存储器160提供一个时隙选择信号，以便从一个中间存储器组件150选择数据，并且提供一个端口选择信号，以便启动一个中间存储器组件150的一个输出端口，该中间存储器组件与多个不同输入端口连接。

端口选择信号启动一个多路分解寄存器堆150里的三态缓冲存储器156，而地址信号在启动的多路分解寄存器堆150的96字节缓冲存储器里选择一个特定时隙。随后，通过字节宽度的输出总线135将与所选定的输入端口的选定的输入时隙相关的数据传输到输出处理器130，在这里将数据插入出站同步传输信号-48字节流的同步传输信号-1时隙。

在一个实施方案中，每个输出端口包括一个单独的选择存储器组件160，该组件被称作置换随机存取存储器。所述置换是指输入时隙和输出时隙之间的置换，它们通过交换机在空间和时间两个方面定义数据的路径。但是，在本发明的实施方案中并不局限于使输入-输出连接被置换这一种方式。例如，输入-输出连接可以采用多点连接。

在同步传输信号-48应用设备中，每个置换随机存取存储器160包含48个存储单元，它们按顺序读取，在每个时钟周期生成端口选择信号和时隙选择信号。每个存储单元包括两个字段，端口选择字段166和时隙选择字段168。通过端口选择总线162和时隙选择总线164将合成信号从置换随机存取存储器160传输到每个多路分解寄存器堆150，它们和输出端口连接。

在一个实施方案中，端口选择字段166包含log₂(R)位(例如，8位以便从144个输入端口中选择)。端口选择字段166启动一个三态缓冲存储器156以便从R个多路分解寄存器堆的缓冲存储器中选择出一个缓冲存储器。当端口选择字段166与行地址相匹配时，三态缓冲存储器将存储器158的输出传输到输出总线135。

在一个具体实施方案中，端口选择总线162与多个比较器260连接，每个比较器对应一个输入行。比较器260将来自置换随机存取存储器160的端口选择信号与当前输入行的行数进行比较，启动三态缓冲存储器156，如果它们是匹配的，则将数据从多路分解寄存器堆150读到输出总线135。

在一个实施方案中，时隙选择字段168包含log₂(N)位(例如，6位以便从48个时隙中选择)，并且作为存储器158中一个字节的读取地址使用。存储器158存储来自一个特定输入时隙的数据。这两个字段值166和168的组合定义了一个特定输入端口上的特定输入时隙，输入端口的数据通过相关的输出时隙传送。因此，如果将适当的数值放置在一个已知选择存储器组件160中的48个存储单元的每一个存储单元的两个字段，则每个输出时隙可以连接到任何输入端口的任何输入时隙。

为了防止读取和写入数据同时进行时可能产生的不相容性，输出端口读取奇数列，而输入端口写入偶数列，或者相反。因此，输出端口的帧时间总是比输入端口的帧时间晚一个列。在一个实施方案中，每个多路分解寄存器堆存储器158的每个端口的时隙读取地址的高位在奇数列和偶数列之间选择，并且对所有的多路分解寄存器堆都是一样的。

熟悉该项技术的人将会理解，如果对R个选择存储器组件160中的每一个组件里的48个存储单元提供多种版本，这可能是有利的。例如，可以提供48个存储单元的4种版本。对这些存储单元可以进行复制，从而当对其中的一套进行修改时另一套可以继续使用。对这些存储单元可以再次复制，从而对于每个输出端口的每个输出时隙可以指定单独工作保护输入时隙。

更进一步，熟悉该项技术的人将会理解，对于端口选择字段和时隙选择字段166和168有多种可能的编码方式。在一个实施方案中，在存储这些字段时采用二进制编码，但是在驱动多路分解寄存器堆阵列之前将这些字段预解码变成更高级的基数格式。每个更高级的基数位由一个“one-hot”二进制向量代表。例如，从144中选1端口选择字段解码为一个9中选1字段和两个4中选1字段，而48中选1时隙选择字段被解码为一个8中选1字段和一个6中选1字段。这种编码方式降低了阵列中的功率。

该系统的优点是，置换随机存取存储器160直接选择出现在输出端口和输出时隙上的输入端口和输入时隙。这种实施方案使输入-输出连接的重新组合更加方便。输入-输出的重新组合可以通过用每个输出时隙的重新组合的输入-输出连接字段值166和168重写与输出相关的置换随机存取存储器160来实现。

这种体系结构的全球布线的复杂程度是低的。这里的R个8位输入总线125必须扇出到所有的R/P个多路分解寄存器堆150。地址也必须垂直分布，从与每个输出处理器117相关的单个置换随机存取存储器160到在它的列内的多路分解寄存器堆。

这种体系结构对面积和功率的消耗主要来自多路分解寄存器堆150。这种设计需要R2/P个多路分解寄存器堆(例如，如果R＝72和P＝4，则总数为1296个)，每个带有768比特(96×8)的存储量和P+1个端口。下表所表示的是多路分解寄存器堆的个数(N)、比特总数“b”和估计面积“a”，计算条件是R＝72和R＝144端口网络，而P＝2、4和8。作面积估算时的假设条件是：一个P+1端口寄存器位需要占用的面积为4+P+1个金属磁道宽乘以5+P+1个金属磁道宽。标有字母“a”的列给出了以金属磁道为单位的面积。最后的一列将磁道转换成平方毫米，计算的依据是，对于0.13微米技术的电路，磁道间距为0.5微米。该计算没有把外围电路作为因素计算在内，因此，对于如此小的寄存器堆来说，其面积值可能会加倍。

R	P	M	N	b	a/b	a	a平方毫米
								72	2	36	2592	1.99e+6	56	1.11e+8	27.9
72	4	18	1296	9.95e+5	90	8.96e+7	22.4
								72	8	9	648	4.98e+5	182	9.06e+7	22.6
144	2	72	10368	7.96e+6	56	4.46e+8	111.5
								144	4	36	5184	3.98e+6	90	3.58e+8	89.6
144	8	18	2592	1.99e+6	182	3.62e+8	90.6

即使把外围设备电路和没有计算过的逻辑电路都计算在内将面积“a”加倍，这种设计方案对于一个R＝72端口数据管理交换机来说也是可行的。如果P＝4，大约为1兆比特的多路分解寄存器堆需要占用22.4mm²。把其它杂项都计算在内将这个数字翻一番，交换机核心部件的每个边大约为7mm。因此，与目前的设计比较，这种设计方案也是具有竟争力的。但是对于R＝144端口交换机来说，它在可行性的边界上，如果把估计的面积“a”的值翻一番，则交换机的核心部件占用的面积超过了每个边13mm。

图8所表示的是按照本发明的另一个具体实施方案而设计的交换机，该交换机采用进一步缩小面积的分布式多路分解体系结构。在这个方案中，每个中间存储器组件包含N个存储单元，N代表在一个多路复用周期内的多路复用间隔数的个数。对于同步传输信号-48设备来说，N＝48个存储单元。因此，与图6和图7中的实施方案比较，多路分解寄存器堆存储器158减小到48字节，从而偶数列和奇数列可以写到相同的存储单元。

由于在本方案中，每一个多路分解寄存器堆中只有存储器158一个单个列，输出端口正在读取的和输入端口正在写入的是相同的存储单元。应该特别注意的是，当输出端口读到输入端口前面时(即输出时隙j读取输入时隙i并且i＞j)，它读取的是前一列的数据值(第c-1列)。当输出端口读到输入端口后面时(即输出时隙j读取输入时隙i并且i＜＝j)，它读取的是当前列的数据值(第c列)。

为了修正这种打乱列的现象，增加了一个延迟存储器组件170，该组件存储从每一列的多路分解寄存器堆读取的最后48个字节。具体地说，延迟存储器组件170为那些从当前列读取的字节提供一个列的延迟时间，同时直接传送从最后一列读取的字节。因此，从延迟存储器组件170输出的所有字节都是来自前一列(c-1)。这种供选择的编排方式可以使多路分解寄存器堆所需的存储量减少二分之一，代价是增加延迟存储器组件170，并且在处理配置交换方面增加了一些难度，参见图12的说明。

图9所表示的是按照图8中的本发明的具体实施方案而设计的多路分解寄存器堆的组成部分。虽然前面所说的多路分解寄存器堆是一个带有P＝2输出端口的48字节的多路分解寄存器堆，下述多路分解寄存器堆的细节也与其相似：(i)具有不同存储容量的多路分解寄存器堆(例如，96字节多路分解寄存器堆)，(ii)具有两个以上输出端口的多路分解寄存器堆，和(iii)具有不同纵横比的单元阵列的多路分解寄存器堆。

在一个实施方案中，48字节存储器被作成24行乘16列的单元阵列210，其中每行包含以交叉形式排列的两个字节(为了使图面清晰没有将交叉表示出来)。为了写入多路分解寄存器堆，向所有两个字节提供输入数据“wd”，同时分离的写入选择线路使数据“wd”正好按照一个周期一个字节被写入。写允许信号“w，”是由写入选择字块220产生的，该选择字块在每一列的开始接收同步脉冲信号“sync，”并且在随后的48个周期中将这48个写允许信号“w”从头到尾排好顺序。字块220是可以实现的，例如，采用一个移位寄存器。

为了从多路分解寄存器堆读取数据，对于每个输出端口，将每个时隙读取地址的5个高位，“rax[5:1]”，输入到一个读取解码器230，或240，该解码器从存储器210里的24行中选择出一行。每个读取地址的低位“rax[0]”在本行内选择字节，使用每个输出端口的一个字节宽度的列多路复用器250。

最后，比较器260比较端口选择字段166，从每个输出端口x的置换随机存取存储器160(rax[13:6])到当前行的行数，并且使数据从多路分解寄存器堆150读到输出线路(dx)。当本行没有被选择时该允许信号还可以用来禁止读取解码器工作，以便节省电源。

图10中所表示的是按照本发明的一个具体实施方案而设计的延迟存储器组件。延迟存储器组件170可以包括一个48字节存储器172，有一个读取端口，“din，”和一个写入端口“dold”。它存储来自多路分解寄存器堆用于一个特定输出的最后48个字节。存储器172是一个先读后写型的存储器，当在同一个周期中为了读取数据和写入数据而访问同一个存储单元时，先将存储在存储器里的老数值读出，然后写入新的数值。

在每个周期中，从多路分解寄存器堆读取的数据依次存储在由写选择逻辑电路174确定的存储单元。该逻辑电路由列同步脉冲“sync”将它复位到每列的开始的第一个存储单元上。同样地，数值由读选择逻辑电路176依次从延迟存储器172读出。通过以这种方式读取和写入相同的存储单元时，延迟存储器172的作用相当于一个列延迟器，它读取最后一列存储的数值(即，N＝48个字节以前)，而写入当前列的数值。

多路复用器178在从多路分解寄存器堆“din”读取的当前数据和已经从延迟存储器“dold”读取的老数据之间进行选择。多路复用器178由一个计算和比较电路180控制。该电路连续地计算当前的时隙，由输入处理器120将计算数值写入多路分解寄存器堆150，并且该电路将这个计算数值与来自可编程序的选择存储器160的时隙选择字段相比较。如果时隙选择字段大于当前的计算数值，则来自多路分解寄存器堆150的数值是从最后一列来的(第c-1列)，并且多多路复用器178选择“din”。否则，来自多路分解寄存器堆150的数值是从当前列来的(第c列)，并且多路复用器178选择“dold”，它来自第c-1列。

图11A和图11B所表示的是按照图8至图10中的本发明的另一个具体实施方案而设计的带有延迟存储器的交换机的典型工作原理。具体地说，图中所表示的是一个每列有N＝4个时隙和R＝2个输入端口的交换机的一个输出位片的两个列的工作情况。置换随机存取存储器160为输出时隙0选择端口0时隙3，为输出时隙1选择端口0时隙0，为输出时隙2选择端口1时隙3，为输出时隙3选择端口0时隙1。来自第c-1列的最初在多路分解寄存器堆150的数值用空格表示。

在每个周期中，正在从选定的多路分解寄存器堆150读取的数值用交叉影线表示，而选定的多路复用器178的输入用黑体线表示。在周期0、1、2、和3期间，输入端口0和1分别将“a、b、c、d”和“m、n、o、p”写入这两个多路分解寄存器堆150。

在周期0和2期间，输出端口读到输入端口的前面，并且因此将列(c-1)里的空值读到延迟存储器172。在这些周期内，多路复用器178选择上部输入端口，直接从多路分解寄存器堆150读取数值。

在周期1和3期间，输出端口读到输入端口的后面，读取“a”和“b”值，这些数值存储在延迟存储器172内。在这些周期内，多路复用器178选择下部输入端口，从延迟存储器172内读取老数值，它也是来自列(c-1)。

在周期4、5、6、和7内，工作继续以类似的方式进行，如图11B所示。输出端口在周期4和6直接从多路分解寄存器堆150读取数值d和p，并且在周期5和7从延迟存储器172内读取数值a和b。其最后的结果是，输出值“d、a、p、b”都来自同一个列，在本例中它们来自列0。

从图8到图11所表示的本发明的实施方案的优点是大大地减小了实现这个交换机所需的总存储量，但是同时也使交换机的配置修改变得复杂。当与一个特定输出端口相关的置换存储器(PR)160的一个版本与另一个版本交换时就发生配置的改变，生成不同的输入-输出连接。为了完成“无中断”交换，配置交换机必须在一个帧的边界发生。这种帧同步交换被称为“无中断”交换是因为它不中断或破坏任何帧的内容。例如，在无中断的配置重新组合过程中，在一个帧的最后一列(列809)使用老的配置，而在新帧的第一列(列0)使用新的配置。

但是，在图8至图11所表示的实施方案中，在列0期间从多路分解寄存器堆150读取的数值有一些是从列0(新帧)读取的，而有一些是从列809(老帧)读取的。此外，如果在任何时隙“t”内系统的配置从先写后读指示字转换到先读后写指示字，多路分解寄存器堆读取端口154需要在同一个周期内作两次读取，因为在列0的时隙“t”内老配置中的列809和新配置中的列0都需要读取。在本文件中，列0指的是输入定时。输出端口在输入端口后的一个列，因此在输入端口处理列0的同时输出端口处理列809。

在一个实施方案中，配置交换问题是这样解决的。利用现实的有利条件，即一个同步光纤网帧的第一列在每个字节包含固定值十六进制的“F6”，它代表同步光纤网成帧字符“A1”。因此，当处理纯同步光纤网帧时，允许对该帧的第一个字节进行删改并用它的已知值“F6”取代。在这种情况下，配置交换可以在列1的开始进行而不是在列0的开始。这样可以在列0期间直接读取列809的数据，并且老帧的最后一列不会被打乱。在列1期间从延迟存储器170的读取的任何数据都是不正确的。但是它们可以用固定值“F6”取代以便将它们恢复到它们适当的状态。在一个实施方案中，由输出处理器130完成用一个固定值(即F6)改写一个帧的第一列里所有的子帧这一功能。

图12A所表示的是按照本发明的另一个具体实施方案，为了获得无中断的配置交换而如何使帧保持同步的方法。如图所示，无中断配置交换可以通过操作多路分解寄存器堆150来实现，使它的工作频率高于输入处理器120和输出处理器130的频率，以致使该帧的第一个字节的数值可以保存起来。在具体实施方案中，多路分解寄存器堆的单元阵列210，以及输入处理器120和输出处理器130的内面可以工作在时钟频率，比输入处理器120和输出处理器130的外面稍快。对于一个同步光纤网帧来说，通常每个帧有810个列，单元阵列210工作在时钟频率，是输入处理器120和输出处理器130的外面频率的811/810倍，以致单元阵列每帧有811个列间隔。

如图12B所示，使处理机的核心工作在与输入处理器120和输出处理器130不同的频率需要在输入处理器120和交换机的核心增加一个输入先进先出排队410。同样地，在延迟存储器组件170和输出处理器130之间增加一个输出先进先出排队420。

回过头来参看图12A，对于一个工作在一次一个字节的同步光纤网同步传输信号-48数据流的交换机来说，每列有48个周期。如行“e”和行“f”所示，输入处理器120和输出处理器130在810列从头到尾的循环工作中，输出处理器130落后输入处理器120一个列。在具体实施方案中，输入处理器120必须在输入先进先出排队410积累至少N字节(对于同步传输信号-48设备为48)然后才起始核心列0，结果是，当输入处理器120完成810列到帧结束还有一列时间时，它不欠载运行输入先进先出排队410。在输出端，当输出先进先出排队420没有写入时，输出先进先出排队在一个帧的结束生长到至少48字节长，然后在输出处理器列809期间排放48字节。

如行a所示，单元阵列210或“核心”比输入处理器120和输出处理器130运行的快，在相同的时间段内循环工作了从头到尾811列。

如行b所示，每个输入处理器120在这些列的第一个810期间用上文描述的输入数据写入它的多路分解寄存器堆150的行。在最后一列(c＝810)期间没有写入发生，多路分解寄存器堆保持不变(即，“nop”是“不工作”的缩写)。

如行“c”所示，每个输出处理器130在每个811周期读取它的多路分解寄存器堆150的列。在第一列期间，如果它读在写指示符之前它从列809读取数值，如果它读在写指示符之后它从列0读取数值。因此本列时间段标有809/0。多路分解寄存器堆的读取继续按照这种方式进行直到第811时间段。因为本周期多路分解寄存器堆没有写入这些读取都读列809。

如行“d”所示，使用延迟存储器组件170，被列入到行“c”下的两列中的老的一列总是被写入输出先进先出排队420，但是在这811个列的第一列期间除外，这段时间不向输出先进先出排队420写入任何数值。

当配置交换时，通过修改位于核心列810之后本帧的末端的置换存储器160的一个高级地址位来选择一个不同的置换存储器。在配置交换后的第一个周期内，多路分解寄存器堆被读取，但没有数据输出到输出先进先出排队420。这样就使得延迟存储器172装入符合新配置的数据，在新配置的第二列期间从延迟存储器172读取的数据将是正确的。

要使数据管理交换机按照图12A所表示的那样运行需要有一个条件，即生成一个核心时钟“ck”，其频率是输入处理器120和输出处理器130频率的811/810倍，如图12B所示。这可以通过使用锁相环技术、使用时钟内插技术，或其它类似的时钟放大技术来实现，这些技术对于本专业的人员来说是很熟悉的。

图13所表示的是按照本发明的一个具体实施方案而设计的图9中的单元阵列的组成部分。多端口存储单元210有3个主要组成部分。一对交叉结合的反相器组成了存储单元310，该存储单元写入后保持二进制1或0。一条写入电路320，当写选择“w”被确定后该电路将数据从一个写数据电路“wd”传送到存储单元310。最后是一条读取电路330，当相关的读取选择线路“rx”被确定后该电路将存储单元310里的数值发送到一个输出端口“rdx”。虽然图中的读取电路330只画出了两个端口，但最好是采用8个端口的读取电路，带有8个读取选择线路和8个读取数据线路。

此外，图中还表示出一条N沟道金属氧化物半导体开放式漏极读取电路，该电路要求读取数据线路在读取周期开始前预先充电。换句话说，可以采用一个带有电阻负载的读取数据线路。

熟悉该项技术的人们会理解，存储器的研制可以采用不同类型的存储单元(例如，动态单元)，不同的写入电路和不同的读取电路。具体地说，当本文件描述的一个单元采用的是单端读取和写入端口时，熟悉该项技术的人们将会理解，在该单元的具体实施中可以采用差分读取和写入端口，或者是差分和单端端口混合使用。本文件所描述的结构适用于采用不同电路的存储器单元。

图14和图15所表示的是多路分解寄存器堆的两个具体实施方案。在这些方案中实现的96个字节的多路分解寄存器堆，所占面积要比正常情况下所需的面积小很多，采用的方法是一对单元共享一个读取电路。这种共享是可行的，因为在输入处理器120写入一个奇数(偶数)列里的单元时，输出处理器130只读取一个偶数(奇数)列里的单元。因此，多路分解寄存器堆150里的奇数列的一个单元可以与这个多路分解寄存器堆150里的偶数列的相对应的单元共享一个读取电路，因为输出处理器130从来不需要同时读取这两个单元。在一个8个端口的配置中，读取电路支配着单元的面积，因此通过共享读取电路节省的面积是非常可观的。

图14所表示的是按照本发明的一个具体实施方案而设计的缩小面积的96字节的多路分解寄存器堆的单元阵列。在这个实施方案中，写入电路和存储单元都是成对的(即，310a，310b和320a，320b)。其中一个用于奇数列，用“w0”写入；另一个用偶数列，用“w1”写入。写入选择电路220为奇数和偶数列生成这些独立的写入，该电路如图12所示，带有2N个输出端口(例如，96个输出端口)。多路复用器340在奇数和偶数列单元之间进行选择以便驱动读取电路330。多路复用器340由一个奇/偶选择线路“sel”控制，该选择线路是由读取选择电路220生成的。多路复用器的工作情况是，当偶数单元被写入时它选择奇数单元，而当奇数单元被写入时它选择偶数单元。在一个具体实施方案中，读取电路330与图中所示的电路相同。

图15所表示的是按照本发明的另一个具体实施方案而设计的缩小面积的96字节的多路分解寄存器堆的单元阵列。在这个具体实施方案中，共享单个读取电路的一个存储单元跨越两个存储位。在这个单元中，当写入选择线路(w)被确定后，只有下面的存储单元370，即主存储单元可以从写入数据线路被直接写入。如图12所示，在每个多路分解寄存器堆中有N个这样的选择线路。当传输线路“xfer”被确定后，数据从主存储单元370传输到从属存储单元350。数据从从属存储单元读到读取数据线路，如在图13中所示的电路。

在运行中，输入单元将来自一个偶数列里的数据写入主存储单元370的所有48个存储单元。然后通过确定传输线路的方法将所有48个存储单元复制到从属单元350。当该复制完成之后，输入单元将来自一个奇数列的数据写入所有48个主存储单元。就在这个奇数列写入的同时，输出单元也正在从从属单元350读取偶数数据。在这个同步光纤网列的结尾，xfer线路再次被确定，并且将奇数数据传送到从属单元350。

为了对图14的电路中的数据的读取、写入和传输进行排序，可以采取双相位定时设计，即，写入选择电路和读取选择电路只有在相位0(时钟高)被确定，而xfer线路和读取数据预先充电线路只有在相位1(时钟低)被确定。为了防止第一个偶数(奇数)写入打乱奇数(偶数)数据，“xfer”线路应该在一列的第一个写入选择线路走高很久之后走低。

图16所表示的是按照本发明的一个具体实施方案，通过采用多泵激使多个输出端口分享多路分解寄存器堆。这种方案可以进一步缩小交换机布局的面积，或者是增大交换机端口的密度。多泵激是指在311兆赫兹时钟周期内每个多路分解寄存器堆被多次读取，而不是每个时钟周期只读一次。在多泵激方案中可以允许两个或多个置换随机存取存储器160和输出处理器130与一个多路分解寄存器堆150的每个读取端口132连接，从而减少了每个输入行多路分解寄存器堆的个数。

多泵激的实现归功于0.13微米互补型金属半导体晶体管技术，它提供50微微米级的门延迟。由于311兆赫兹时钟周期这段时间大约是3.2纳秒，多路分解寄存器堆150中的随机存取缓冲存储器是足够快的，在大约1纳秒内被读取。因此，最后一列缓冲存储器134可以在311兆赫兹时钟周期内至少被读两次或者3次，从而可以使两个或者3个输出处理器130连接到单个读取端口132。

参见图16，如果数据以622兆赫兹或者933兆赫兹的速率读取，多路分解寄存器堆150的两个读取端口可以分别作为一个4个或者6个端口的多路分解寄存器堆。在一个具体实施方案中，一对输出处理器130通过一个垂直输出总线135连接到每个读出端口154。例如，输出处理器OP0和OP1连接到两个读取端口中的一个。地址总线和启动总线从一对有关的置换随机存取存储器160(例如，PR0和PR1)延伸到两个独立的多路复用器190和192。多路复用器190多路复用来自置换随机存取存储器的启动总线PR0和PR1，这些总线传送端口选择信号。同样，多路复用器192多路复用来自置换随机存取存储器的地址总线PR0和PR1，这些总线传送时隙选择信号。

对于每个多路复用器190和192来说，一个相位信号PHASE在两个输入之间交替产生，致使多路分解寄存器堆的读出端口在该交换机的单个时钟周期内(例如，311兆赫兹)在输出处理器OP0和OP1之间交替读取。所述相位信号的驱动可以在多个交换机时钟周期进行，如622兆赫兹和933兆赫兹。

在运行中，当时钟走高时，第一个置换随机存取存储器PR0选择数据以便将该数据读到输出处理器OP0，而当时钟走低时，第二个置换随机存取存储器PR1完成同样的功能。因此，在同一个311兆赫兹时钟周期内，数据可以被传输到两个独立的输出处理器OP0和OP1。换句话说，两个输出的置换字段可以在置换随机存取存储器中交叉，置换随机存取存储器的钟控频率为622兆赫兹。

采用多泵激后，多个输出处理器可以连接到多路分解寄存器堆的一个单个读取端口，将每个输入行的多路分解寄存器堆的个数减少一半。例如，一个72个输出端口的交换机，其多路分解寄存器堆带有4个多路复用端口，则每个输入行需要18个多路分解寄存器堆。但是，采用双泵激后，多路分解寄存器堆的个数可以从18个减少到9个。交换机配置的这种削减可以为交换机提供容积以便增加每个交换机的端口的密度。

虽然结合本发明的优选实施方案对本发明作了具体展示和说明，但是熟悉该项技术的人们会理解，在不脱离所附权利要求中的本发明的范围的情况下，本发明可以在形式和细节方面作出各种改变。

Claims (64)

1.一种用于将数据从多个外部输入链路传输到多个外部输出链路的交换机，该交换机包括：

从外部输入链路接收数据的多个输入端口；

向外部输出链路传输数据的多个输出端口；

与多个输入端口中的每一个输入端口连接的多个中间存储器组件，每个中间存储器组件存储来自一个输入端口的输入数据并且提供所述输入端口和多个输出端口的一个子集之间的连接；和

可编程序的选择存储器，使被选定的数据能够从中间存储器组件传送到多个输出端口。

2.如权利要求1中的交换机，其中所述输出端口的子集包含多个输出端口。

3.如权利要求1中的交换机，其中每个中间存储器组件包含P个读出端口和R/P个与每个输入端口连接的中间存储器组件。

4.如权利要求3中的交换机，其中P等于8个端口。

5.如权利要求1中的交换机，其中每个中间存储器组件包含2N个存储单元，并且N是一个多路复用周期里的多路复用间隔的个数。

6.如权利要求5中的交换机，其中N等于48个多路复用间隔。

7.如权利要求5中的交换机，其中：

所述2N个存储单元的第一部分存储来自一个N同步传输信号-1帧的当前一列；和

所述2N个存储单元的第二部分存储来自一个N同步传输信号-1帧的先前一列。

8.如权利要求1中的交换机，其中选择存储器提供地址信号以便从中间存储器组件选择数据，和启动信号以便启动来自与不同输入端口连接的多个中间存储器组件中的一个中间存储器组件的输出。

9.如权利要求1中的交换机，其中选择存储器包含多个选择存储单元，所述多个选择存储单元中的每一个都与一个输出端口相联系。

10.如权利要求1中的交换机，其中多个中间存储器组件是多路分解寄存器堆。

11.如权利要求1中的交换机，其中每个中间存储器组件包含N个存储单元，并且N是一个多路复用周期里的多路复用间隔的个数。

12.如权利要求11中的交换机，其中N等于48个多路复用间隔。

13.如权利要求11中的交换机，进一步包含：

连接到每个输出端口的延迟存储器，当所述输出端口从被选定的中间存储器组件读取当前数据时，它从延迟存储器中读取。

14.如权利要求13中的交换机，在该交换机中，当所述输出端口从被选定的中间存储器组件读取先前数据时，该输出端口直接从被选定的中间存储器组件中读取。

15.如权利要求11中的交换机，其中每个输出端口包含一个输出处理器，该输出处理器用一个固定值重写一个帧的一个第一列的所有子帧。

16.如权利要求1中的交换机，其中中间存储器组件包含：

一个单元阵列，包含至少N个存储单元，用于存储来自输入时隙的数据；和

一个与所述单元阵列连接的写选择器，用于启动单元阵列里的一个存储单元，以便写入来自一个输入时隙的数据。

17.如权利要求16中的交换机，其中，中间存储器组件进一步包括：

连接到单元阵列上的多个读取解码器，每个读取解码器连接到一个选择存储器单元；和

每个读取解码器，接收来自选择存储器单元的一个地址信号并且用这个地址信号从单元阵列里的一个存储单元选择数据以便读到一个输出端口。

18.如权利要求17中的交换机，其中，中间存储器组件进一步包括：

一个比较器；

该比较器从选择存储单元接收一个启动信号，并且将这个启动信号与输入端口标识符进行比较。如果启动信号与输入端口的标识符相符合，比较器允许将来自单元阵列里的被选定的数据发送到输出端口。

19.如权利要求16中的交换机，其中，单元阵列包含：

一个读取电路；

至少一个存储器单元；和

至少一个写入电路；

所述写入电路将来自一个输入端口的数据传输到存储器单元，而所述读取电路将存储单元中的数值发送到输出端口。

20.如权利要求19中的交换机，其中：

单元阵列包含两个或多个存储单元，这两个或多个存储单元共享这个读取电路。

21.如权利要求20中的交换机，其中，所述读取电路由一个多路复用器驱动，该多路复用器从所述两个或多个存储单元中选择一个存储单元，该存储单元有一个数值需要读到输出端口。

22.如权利要求20中的交换机，进一步包含：

一个写选择电路；和

所述单元阵列进一步包含两个或多个写入电路；

写选择电路允许这两个或多个写入电路连续地写入。

23.如权利要求20中的交换机，其中所述两个或多个存储单元包括：

一个主存储单元；

一个从属存储单元；

所述至少一个写入电路将数据写入主存储单元，主存储单元将数据传输到从属存储单元，由读取电路从这个从属存储单元中读取数据。

24.如权利要求1中的交换机，其中，中间存储器组件的每一个读取端口连接到多个输出端口，所述多个输出端口被连续地启动。

25.如权利要求24中的交换机，其中，两个或多个输出端口连接到一个中间存储器组件的多个读取端口中的每一个读取端口。

26.如权利要求25中的交换机，其中，中间存储器组件在单个时钟周期内从两个或多个输出端口被读取，从而减少了每个输出端口的中间存储器组件的个数。

27.如权利要求13中的交换机，其中：

多个输入端口中的每一个输入端口包含一个输入处理器；和

多个输出端口中的每一个输出端口包含一个输出处理器；

输入处理器将一个输入帧的列写入与输入端口连接的中间存储器组件；

输出处理器从中间存储器组件或延迟存储器读取一个输出帧的一个列，所述中间存储器组件和延迟存储器与输出端口连接；

所述多个中间存储器组件的工作频率高于输入处理器和输出处理器的工作频率。

28.如权利要求27中的交换机，其中所述中间存储器组件的工作频率是输入处理器和输出处理器的工作频率的C+1/C倍，其中C是一个帧中的列间隔的个数。

29.如权利要求27中的交换机，其中所述中间存储器组件的工作频率是这样的，在一个帧周期内中间存储器组件有C+1列，而输入处理器和输出处理器在相同的帧周期内有C列。

30.如权利要求28中的交换机，其中C等于810列。

31.如权利要求28中的交换机，其中，在一个帧的第C+1列期间不向中间存储器组件输入任何数据，并且在一个帧的第一列期间不向输出处理器输出任何数据。

32.如权利要求27中的交换机，其中一个输入先进先出存储器连接在输入处理器和中间存储器组件之间，和一个输出先进先出存储器连接在中间存储器组件和输出处理器之间。

33.一种将数据从多个外部输入链路传输到多个外部输出链路的方法，该方法包括：

将来自外部输入链路的数据接收到多个输入端口，所述的多个输入端口分别与多个中间存储器组件相连，每一个与输入端口连接的中间存储器都提供在输入端口和多个输出端口的子集之间的连接；

将来自每个输入端口的多个输入时隙的组存储在每个与输入端口连接的中间存储器组件；

为多个输出端口中的每一个提供从输入时隙到输出时隙的关联；

根据所述的关联，使来自中间存储器单元的任何输入时隙能够转变为多个输出端口的任何输出时隙，从而降低数据管理交换机的配置尺寸；

将数据从多个输出端口传输至外部输出链接。

34.如权利要求33中的方法，其中输出端口的子集包括多个输出端口。

35.如权利要求33中的方法，进一步包括：

为每个中间存储器组件提供P个读取端口；

并且将R/P中间存储器组件连接到每个输入端口。

36.如权利要求35中的方法，其中P等于8个端口。

37.如权利要求33中的方法，进一步包括：

在每个中间存储器组件内提供2N个存储单元；并且

N是一个多路复用周期中多路复用间隔的个数。

38.如权利要求37中的方法，其中N等于48个多路复用间隔。

39.如权利要求37中的方法，进一步包括：

将一个N同步传输信号-1帧的当前列存储在2N个存储单元的一个第一个部分；和

将一个N同步传输信号-1帧的先前列存储在2N个存储单元的一个第二个部分。

40.如权利要求33中的方法，其中启动被选定的数据的传输进一步包括：

提供一个地址信号以便从一个中间存储器组件选择数据；和

提供一个启动信号以便启动从多个中间存储器组件中的一个中间存储器组件的输出，所述多个存储器组件连接到不同的输入端口。

41.如权利要求33中的方法，进一步包括：

提供多个选择存储单元以便将选定好的数据从中间存储器组件传输到多个输出端口；和

使多个选择存储单元中的每一个选择存储单元与一个输出端口相结合。

42.如权利要求33中的方法，其中所述多个中间存储器组件是多路分解寄存器堆。

43.如权利要求33中的方法，进一步包括：

在每个中间存储器组件提供N个存储单元；和

N是一个多路复用周期中多路复用间隔的个数。

44.如权利要求43中的方法，其中N等于48个多路复用间隔。

45.如权利要求43中的方法，进一步包括：

将延迟存储器连接到每个输出端口；和

当一个输出端口从一个被选定的中间存储器组件读取当前数据时，从所述延迟存储器读取。

46.如权利要求45中的方法，进一步包括：

当一个输出端口从一个被选定的中间存储器组件读取先前数据时，直接从这个被选定的中间存储器组件中读取。

47.如权利要求43中的方法，进一步包括：

用一个固定值重写一个帧的一个第一列的所有子帧。

48.如权利要求33中的方法，进一步包括：

为每个中间存储器组件提供一个单元阵列，包含至少N个存储单元，用于存储来自一个输入时隙的数据；和

允许使用与单元阵列连接的写入选择器将来自多个输入时隙中的一个输入时隙的数据写入单元阵列的一个存储单元。

49.如权利要求48中的方法，进一步包括：

将多个读解码器连接到单元阵列；

将多个读解码器中的每一个连接到一个选择存储单元；将来自选择存储单元里的地址信号发送到读解码器；和

按照这个地址信号从单元阵列里的一个存储单元选择数据，以便用读解码器将数据读到一个输出端口。

50.如权利要求49中的方法，进一步包括：

为每个中间存储器组件提供一个比较器；

将来自选择存储单元的启动信号发送到比较器；

用该比较器将启动信号与输入端口标识符相比较；和

如果启动信号与输入端口标识符相符合，比较器允许被选定的数据从单元阵列发送到输出端口。

51.如权利要求48中的方法，进一步包括：

为单元阵列提供一个读取电路；

为单元阵列提供至少一个存储单元；

为单元阵列提供至少一个写入电路；

用所述至少一个写入电路将来自一个输入端口的数据传输到存储单元；

用读取电路将存储单元中的数值发送到一个输出端口。

52.如权利要求51中的方法，其中的单元阵列包含两个或多个存储单元，该方法进一步包括：

所述两个或多个存储单元共享读取电路。

53.如权利要求52中的方法，进一步包括：

用一个多路复用器驱动读取电路，方法是从两个或多个存储单元中选择一个存储单元，它有一个数值需要读到一个输出端口。

54.如权利要求52中的方法，其中的单元阵列包含两个或多个写入电路，该方法进一步包括：

连接一个写入选择电路到单元阵列；

使用写入选择电路允许两个或多个写入电路连续地写入。

55.如权利要求52中的方法，进一步包括：

为所述两个或多个存储单元提供一个主存储单元和一个从属存储单元；

用所述至少一个写入电路将数据写入主存储单元；数据从主存储器单元传输到从属存储器单元；和

用读取电路从该从属存储单元中读取数据。

56.如权利要求33中的方法，进一步包括：

将中间存储器组件的每个读取端口与多个输出端口连接；和

允许多个输出端口中的每个输出端口按顺序地连接到读取端口。

57.如权利要求56中的方法，其中两个或多个输出端口连接到中间存储器组件的每个读取端口。

58.如权利要求57中的方法，进一步包括：

在单个时钟周期内从这两个或多个输出端口读中间存储器组件，从而减少每个输入端口的中间存储器组件的个数。

59.如权利要求45中的方法，进一步包括：

为多个输入端口中的每一个输入端口提供一个输入处理器；

为多个输出端口中的每一个输出端口提供一个输出处理器；

将一个输入帧的列写入中间存储器组件，该组件通过输入处理器与输入端口连接；

从中间存储器组件或延迟存储器读取一个输出帧的一个列，该中间存储器组件或延迟存储器与带有输出处理器的输出端口连接；和

使多个中间存储器组件的工作频率高于输入处理器和输出处理器的频率。

60.如权利要求59中的方法，其中，所述中间存储器组件的工作频率是输入处理器和输出处理器工作频率的C+1/C倍，其中C是一个帧的列间隔的个数。

61.如权利要求59中的方法，其中，所述中间存储器组件工作在这样一个频率，即在一个帧周期内中间存储器组件有C+1列，而在相同的帧周期内输入处理器和输出处理器有C列。

62.如权利要求60中的方法，其中C等于810列。

63.权利要求60中的方法，进一步包括：

在一个帧的第C+1列期间内不向中间存储器组件输入任何数据；和

在一个帧的第一列期间内不向输出处理器输出任何数据。

64.如权利要求59中的方法，进一步包括：

在输入处理器和中间存储器组件之间连接一个输入先进先出存储器；和

在中间存储器组件和输出处理器之间连接一个输出先进先出存储器。

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