CN100378700C - 非同步时脉范围传输数据的虚拟同步系统与方法 - Google Patents

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Abstract

本发明揭示了一种虚拟同步暂时储存元件，其在两个不同时脉系统的系统区块中进行数据传输，该数据传输是由虚拟同步两时脉信号的时脉边缘来达成。对现成的储存元件装置而言，虚拟同步电路可以是整合为一储存元件的一部份、一个别的虚拟同步装置、或一分散的附加电路。

Description

非同步时脉范围传输数据的虚拟同步系统与方法
技术领域
本发明涉及一种电子电路，尤其是一种在异步时脉范围进行虚拟同步数据传输的系统与方法。
背景技术
先进先出伫列是一种先进先出的资料暂存装置，非常适用来分享资料于在实时工作与使用者阶层的应用程序间。先进先出伫列通常被使用来连接一非实时机器界面至一实时应用程序(如记录信息至磁盘文件)。
先进先出伫列的最简化形式为原始储存单位的伫列，典型地，是以固定大小的数据结构写入先进先出伫列，因此当一装置在读取资料时不会因信息范围而增加负担。先进先出伫列的伫列特性最适用于循序的资料串流，如信息或错误诊断，其中信息可包含用于后续分析的时间卷标(timestamp)、用于效能衡量的资料日志(logs)、以及在系统启动时的设定信息等等。
高阶的先进先出伫列为一种缓存器数组，以缓存器来储存资料，资料可以经常性地在不同的时脉范围被读出或写入装置。在不同时脉范围转移资料的传统方法是在控制逻辑电路将读与写的时脉同步化。然而读取控制信号与写入控制信号的同步会引发延迟方面的损失，读取与写入的区块在共享数据时常常是以不同的时脉频率，在这两区块中转移数据时会招致多余的延迟。
这样的延迟一般发生在控制电路，控制电路涉及到先进先出伫列写入控制信号与先进先出伫列读取控制信号。根据读取与写入控制信号能够产生一状态信号，例如在非受限的例子中，可以是先进先出伫列清空(先进先出伫列empty)或先进先出伫列填满(先进先出伫列full)。溢载信号(overflowsignal)也是另一种状态信号，不过其比较像是一种错误状态。状态信号可以被用来控制资料的转移。
在读取控制信号与写入控制信号同步时会造成延迟，读取信号会在写入信号之后的几个时脉后被处理，这是因为写入信号填入先进先出伫列会比读取信号清空先进先出伫列来得快，而造成一些延迟。
因此，现今产业界仍存在着对上述缺点与不足的解决需求。
发明内容
鉴于上述的发明背景中，为了符合产业上某些利益的需求，本发明的目的在于，提供一种在异步时脉范围传输资料的虚拟同步的系统与方法。简而言之，该系统在架构上的一种具体实施将如下述来实施。另外，在以一第一频率运作的一第一装置与以一第二频率运作的第二装置间传输资料的方法的达成如下：将来自第一装置的一启动信号与来自第二装置的一启动信号虚拟同步，使得被虚拟同步的两启动信号可被逻辑元件所取得，该逻辑元件是运作于第一时脉频率与第二时脉频率两者之一；从第一装置读取资料至一暂时储存元件，该资料的读取是由一第一虚拟同步启动信号所启动；以及由暂时储存元件写入资料至一第二装置，该资料的写入是由一第二虚拟同步启动信号所启动，其中第一与第二频率两者之一为另一者的整数倍。
本发明一种用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，包含：
一暂时储存元件；
该暂时储存元件包含一输入端，该输入端是用以从该第一装置读取资料至该暂时储存元件；
该暂时储存元件包含一输出端，该输出端是用以将该暂时储存元件的资料写入该第二装置；
该暂时储存元件中包含多数个内存位置，该等内存位置是用以储存读入与写出该暂时储存元件的资料；
该暂时储存元件包含一读取时脉输入端，该读取时脉输入端是用以接收该第一装置的频率的一读取时脉；
该暂时储存元件包含一写入时脉输入端，该写入时脉输入端是用以接收该第二装置的频率的一写入时脉；
该暂时储存元件包含一读取启动输入端，该读取启动输入端是用以接收一读取启动信号；
该暂时储存元件包含一写入启动输入端，该写入启动输入端是用以接收-写入启动信号；并且
一虚拟同步电路，是用以虚拟同步该写入启动信号与读取启动信号，使得被虚拟同步的两启动信号能够被至少一逻辑元件所取得，该等逻辑元件是各自运作于第一时脉的频率与第二时脉的频率两者之一，其中该虚拟同步电路包含：
一第一互斥或门；
一第一正反器，与该第一互斥或门通讯耦合；
一第二正反器，与该第一正反器通讯耦合；
一第二互斥或门，与该第二正反器通讯耦合；
一第一时脉输入端，是与该第一正反器通讯耦合；
一第二时脉输入端，是与该第二正反器通讯耦合；  以及
一控制信号输入端，是与该第二互斥或门通讯耦合。
其中上述的暂时储存元件是一先进先出伫列。
其中上述的该第一时脉输入端接收读取时脉与写入时脉两者中的一个；
该第二时脉输入端接收读取时脉与写入时脉两者中的另一个；以及
该控制信号输入端被选择为一读取控制信号与一写入控制信号两者之一。
其中上述的该控制信号输入端的选择为读取时脉的频率与写入时脉的频率中较快的。
其中上述的该第一时脉输入端接收读取时脉与写入时脉两者中的一个；
该第二时脉输入端接收读取时脉与写入时脉两者中的另一个；以及
该控制信号输入端被选择为一读取控制信号与一写入控制信号两者之一。
其中上述的该控制信号输入端的选择为读取时脉的频率与写入时脉的频率中较快的。
其中上述的第一正反器与该第二正反器是D型正反器。
本发明一种虚拟同步电路，其特征在于，包含：
一第一互斥或门；
一第一正反器，与该第一互斥或门通讯耦合；
一第二正反器，与该第一正反器通讯耦合；
一第二互斥或门，与该第二正反器通讯耦合；
一第一时脉输入端，是与该第一正反器通讯耦合；
一第二时脉输入端，是与该第二正反器通讯耦合；  以及
一控制信息输入端，是与该第二互斥或门通讯耦合。
其中上述的该第一时脉输入端接收一读取时脉与一写入时脉两者中的一个；
该第二时脉输入端接收该读取时脉与该写入时脉两者中的另一个；以及
该控制信号输入端被选择为一读取控制信号与一写入控制信号两者之一。
其中上述的该控制信号输入端的选择为该读取时脉的频率与该写入时脉的频率中较快的。
其中上述的第一正反器与该第二正反器是D型正反器。
附图说明
本发明在此所探讨的方向为一种在异步时脉范围上传输资料的虚拟同步的系统与方法。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，本发明的施行并未限定于相关的技术者所熟习的特殊细节。另一方面，众所周知的组成或步骤并未描述于细节中，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受以下实施例的限定，其以之后的专利范围为准，其中：
图1是具有一先进先出伫列的系统区块示意图；
图2是一先进先出伫列的具体实施例的电路区块示意图；
图3是图2的先进先出伫列输出缓存器与虚拟同步区块的具体实施例的电路区块示意图；
图4是图2的先进先出伫列的控制逻辑电路的具体实施例的电路区块示意图；以及
图5是图2的先进先出伫列的时序示意图。
具体实施方式
图1提供了一种系统层面的功能区块示意图100，先进先出伫列101被用来在系统区块103与系统区块105间传输资料，系统区块103与系统区块105以不同的频率运作，在一具体实施例中，虚拟同步的先进先出伫列所采用的频率为整数倍数，例如，区块103的时脉可以是6MHz，而区块105的时脉可以是3MHz。图1的先进先出伫列101的细节将被揭露于图2、图3与图4。
在先进先出伫列中，为了避免在读取时的延迟，虚拟同步电路会虚拟同步写入启动信号与读取启动信号，使得他们能被逻辑元件所取得，这些逻辑元件各自运作于上述系统区块103、105所运作的频率之一。同步信号的切换是以相同的周期性频率，异步信号的切换是不具有周期性频率的，而虚拟同步信号切换是在不同的频率中，但是在其中一信号的上升边缘(raising edge)之后会同时紧接着其它信号的上升边缘。其中很重要的是，以两个不同范围的时脉来读取与写入，其中一个时脉需为另一个的倍数，以做为系统设计上的限制条件，使得不会有任何时脉周期错过。例如，一个在两个系统区块间转移资料的先进先出伫列可能会有不同的读取与写入频率，但是频率间会具有整数倍的相对关系。
图2提供了虚拟同步的先进先出伫列101的一基本区块示意图，其为先进先出伫列101的具体实施例的一个范例。缓存器102至104是先进先出堆栈中的位片段缓存器，资料信号线106是将资料输入信号输入至资料缓存器102至104，缓存器108是一输出缓存器，此输出缓存器108是用来从先进先出伫列中输出资料于信号线110上。信号线112传输的是A时脉范围的虚拟同步读取启动信号，其与图3所示的信号220为相同信号，皆是作为虚拟同步区块116的输出，其细节示于图4。
写入启动信号120、临界值信号122、写入信号(A时脉)124与重置信号126皆为控制区块128的输入。先进先出清空信号130、溢载信号132与低于临界值信号134是控制区块128的输出，以做为资料层级的指示。先进先出伫列读取启动信号136与读取时脉(B时脉)138是区块116的输入。
写入启动信号120在A时脉(写入时脉)的上升边缘时转为有效，此时位于114a至114n中的一个写入信号将转为有效，使得资料将由资料信号线106而被写入至资料缓存器102-104中的一个空位片段(empty slice)，且进一步在控制区块128内的写入指针将会递增来指向下一个可用的位片段，以提供下一次的写入。当读取启动信号136在B时脉(读取时脉)上升边缘转为有效时，信号线112上会产生一内部读取启动信号并与A时脉范围虚拟同步。此内部读取启动信号会造成在缓存器104内的资料平移至输出缓存器108，并且在位片段缓存器中的所有其它资料会朝缓存器104平移一个位置。该内部读取启动信号并且会递减控制区块128的写入指针，当做是在读取后建立一个空的空间于位片段缓存器间。
图3提供了一种虚拟同步区块116的一具体实施例，虚拟同步区块116包含元件210、212、228及230。在两系统区块间转移的一资料位片段是送入多任务器206，并且被递送至输出缓存器208，此资料是在线路214被输出，该输出缓存器208是采写入时脉222(A时脉)的时脉。
针对A时脉范围222，读取启动信号226的虚拟同步是以D型正反器(flip-flop)210、D型正反器212、互斥或门(exclusive OR)230及互斥或门228所执行。D型正反器或任何具有适当逻辑元件的类似D型正反器的边缘触发正反器皆可被用于元件210与212。B时脉224被导入D型正反器212的时脉输入，而A时脉被导入D型正反器210的时脉输入。D型正反器212的输出与先进先出伫列读取启动信号226被导入互斥或门230，该互斥或门是被导入至D型正反器212的输入，而D型正反器210的输出被导入至D型正反器210的输入，D型正反器210与D型正反器212的输出被导入至互斥或门228，以在A时脉范围产生一虚拟同步的虚拟读取启动信号220。此具体实施例的功能是用在B时脉相对低于A时脉，然而，如熟悉相关技术者可推知，可用来衍生或应用的先进先出伫列的相似电路在B时脉为较高的频率时一样能适当地运作。
在一具体实施例中，图4的计数器312是以一单一的频率运作，其被写入信号302所递增，并且为读取信号304所递减。虚拟同步逻辑电路会接收到B时脉的先进先出伫列读取启动信号226，并且会虚拟同步先进先出伫列读取启动信号226以产生一个A时脉的先进先出伫列读取启动信号220。信号220会驱动图4的计数器312，计数器312是一升/降计数器，以计算在先进先出伫列中的资料有多少。每当资料被写入先进先出伫列，计数器会递增1，当资料被读取时，则会递减1。如果计数器为0时，代表先进先出伫列是空的。当计数器被假设为3时，则先进先出伫列中有3个缓存器具有资料。较高的频率会被选为主频率，在此具体实施例中，为A时脉的写入频率。
图4是图2的先进先出伫列的一具体实施例的控制区块128。信号302是写入信号，其被导入升/降计数器312以递增计数器312。信号304是A时脉的读取启动信号，也就是在图3的信号220，其被导入计数器312来递减计数器312。信号306为A时脉的写入时脉，是先进先出伫列的主时脉，信号308为一重置信号，用以在电源开启时重置计数器，信号310是一临界值信号，用来设置清空/溢载信号。
升/降计数器312被用做为数据层次的指示，与门(ANDgate)314接受了A时脉的读取启动信号304与写入启动信号302。与门314的输出做为多任务器316的输入选择，而多任务器316的输出被导入译码器318，由输入信号302让译码器318启动而译码器318的输出332a至332n被导入图2的先进先出缓存器102至104。元件320是一递减器，且元件322为一资料层级指示信号的译码器。
图5使用一时序示意图来描述图3的虚拟同步电路的一具体实施例在运作上的细节。信号402为A时脉的写入时脉、信号404为B时脉的读取时脉、信号406为先进先出伫列写入启动信号、信号408为资料输入信号、信号410为先进先出伫列读取启动信号、信号412为读取计数信号、信号414为读取计数延迟信号、信号416为虚拟同步读取启动信号、信号418为资料输出信号、以及信号420为升/降计数器的输出。
如果读取启动信号410在读取时脉404的上升边缘为高(high)时，资料由先进先出伫列被读取。点428、430显示了两次读取。每一次的读取会在B时脉的读取时脉上升边缘造成读取计数信号412的转变(transition)。
A时脉402被导入图3的输出缓存器208，因为正反器210的时脉为A时脉，如图5的信号414所示，正反器210的输出将输入信号延迟一个A时脉周期。接下来正反器210的输入与输出是被导入互斥或门228，使得当他们为不同的逻辑状态时(如点432、434所示)，输出信号220、虚拟同步读取启动信号(如图5所示的信号416)会升为高，当他们为相同时，输出220会降为低(low)。信号416是一单周期脉冲，其发生在每次B时脉404的上升边缘且读取启动信号410为高时。
脉冲信号416即图4的信号304，被导入升/降计数器312，以递减计数器，计数器是在读取发生后的一个A时脉周期被递减。用来递增计数器312的写入控制信号302在运作上类似同步先进先出伫列的写入控制信号，其中同步先进先出伫列的读与写为相同频率。虚拟同步逻辑电路的一具体实施例将一读取信号以一读取周期频率转换为其它信号，以对较高频率写入时脉虚拟同步，相对于同步先进先出伫列的延迟，在单一读取/写入频率中，其延迟较为有限。
在此具体实施例中，涉及了整合在一暂时储存装置内的一虚拟同步电路。然而，如熟悉相关技术者可推知，虚拟同步电路可以协同许多商业上的异步先进先出伫列来使用，该电路可被整合至不同于先进先出伫列的装置上，或分为复数个装置，甚至降为一分散的层级。再者，随然具体实施例是以伴随着先进先出伫列被提出，如熟悉相关技术者可推知，虚拟同步电路还适用于其它储存元件。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。

Claims (9)

1.一种用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，包含：
一暂时储存元件；
该暂时储存元件包含一输入端，该输入端是用以从该第一装置读取资料至该暂时储存元件；
该暂时储存元件包含一输出端，该输出端是用以将该暂时储存元件的资料写入该第二装置；
该暂时储存元件中包含多数个内存位置，该等内存位置是用以储存读入与写出该暂时储存元件的资料；
该暂时储存元件包含一读取时脉输入端，该读取时脉输入端是用以接收该第一频率的一读取时脉；
该暂时储存元件包含一写入时脉输入端，该写入时脉输入端是用以接收该第二频率的一写入时脉；
该暂时储存元件包含一读取启动输入端，该读取启动输入端是用以接收一读取启动信号；
该暂时储存元件包含一写入启动输入端，该写入启动输入端是用以接收一写入启动信号；并且
一虚拟同步电路，是用以虚拟同步该写入启动信号与读取启动信号，使得被虚拟同步的两启动信号能够被至少一逻辑元件所取得，该等逻辑元件各自运作于第一频率与第二频率两者之一，其中该虚拟同步电路包含：
一第一互斥或门；
一第一正反器，与该第一互斥或门通讯耦合；
一第二正反器，与该第一正反器通讯耦合；
一第二互斥或门，与该第二正反器通讯耦合；
一第一时脉输入端，是与该第一正反器通讯耦合；
一第二时脉输入端，是与该第二正反器通讯耦合；以及
一控制信号输入端，是与该第二互斥或门通讯耦合。
2.根据权利要求1所述的用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，其中上述的暂时储存元件是一先进先出伫列。
3.根据权利要求1所述的用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，其中上述的该第一时脉输入端接收读取时脉与写入时脉两者中的一个；
该第二时脉输入端接收读取时脉与写入时脉两者中的另一个；以及
该控制信号输入端接收一读取控制信号与一写入控制信号两者之一。
4.根据权利要求3所述的用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，其中上述的该控制信号输入端选择读取时脉的频率与写入时脉的频率中较快的。
5.根据权利要求1所述的用来在以一第一频率运作的一第一装置与以一第二频率运作的一第二装置间传输资料的暂时储存系统，其特征在于，其中上述的第一正反器与该第二正反器是D型正反器。
6.一种虚拟同步电路，其特征在于，包含：
一第一互斥或门；
一第一正反器，与该第一互斥或门通讯耦合；
一第二正反器，与该第一正反器通讯耦合；
一第二互斥或门，与该第二正反器通讯耦合；
一第一时脉输入端，是与该第一正反器通讯耦合；
一第二时脉输入端，是与该第二正反器通讯耦合；以及
一控制信号输入端，是与该第二互斥或门通讯耦合。
7.根据权利要求6所述的虚拟同步电路，其特征在于，其中上述的该第一时脉输入端接收一读取时脉与一写入时脉两者中的一个；
该第二时脉输入端接收该读取时脉与该写入时脉两者中的另一个；以及
该控制信号输入端接收一读取控制信号与一写入控制信号两者之一。
8.根据权利要求7所述的虚拟同步电路，其特征在于，其中上述的该控制信号输入端选择该读取时脉的频率与该写入时脉的频率中较快的。
9.根据权利要求6所述的虚拟同步电路，其特征在于，其中上述的第一正反器与该第二正反器是D型正反器。
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