CN1707599A - 液晶显示设备及信号发送系统 - Google Patents

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Abstract

一种液晶显示设备，其中包括：液晶显示面板；栅极驱动器，其驱动所述液晶显示面板的栅极总线；以及多个数据驱动器，其被设置为级联，并且驱动所述液晶显示面板的数据总线，其中每个所述数据驱动器接收由级联的前级提供的信号，并且在对其进行逻辑反相之后把该信号传送到级联的后级。一种信号发送系统，其中包括：被设置为级联的多个集成电路，其中每个所述集成电路接收从级联的前级提供的信号，并且在对其进行逻辑反相之后，把该信号传送到级联的后级。

Description

液晶显示设备及信号发送系统
本申请是申请号为03101540.9、申请日为2003年1月10日、发明名称为“消除占空比误差的累积的集成电路”的专利申请的分案申请。
技术领域
本发明一般涉及可用作为用于驱动液晶显示面板的驱动IC的集成电路，特别涉及根据显示数据驱动液晶显示面板的数据总线的LCD数据驱动器。
背景技术
液晶显示面板具有设置为矩阵形式的晶体管所构成的像素，其具有在水平方向上延伸连接到像素晶体管的栅极的栅极总线，以及在垂直方向上延伸通过晶体管连接到像素电容器的数据总线。当数据要被显示在液晶显示面板上时，栅极驱动器一个接一个地顺序驱动栅极总线，使得在被选择的水平线上的晶体管导通。数据驱动器把数据通过导通的晶体管写入到所选择的水平线上的像素中。
在常规结构中，通常LCD数据驱动器被共同连接到一条总线，用于传输显示数据信号、时钟信号等等。在这种情况中，信号线相互交叉，导致在一个所用的基板中提供大量的层面。为了减小基板的层面数目，LCD数据驱动器可以被级联，从而把给定的LCD驱动器的数据输出提供到位于下一级的下一个LCD数据驱动器。
由于LCD驱动器被串联而没有在所用的信号线之间相互交叉，因此该级联结构可以减少基板层面的数目。这提供以低成本制造该基板的基础。
利用被设置为级联的LCD数据驱动器，到给定驱动器设备的信号输入导致该信号被通过输出缓冲器提供到下一个驱动器设备。由于在制造工艺中的变化导致信号的正跃变和负跃变在缓冲器中具有不同的延迟，从而输出信号将具有与输入信号略有不同的占空比。
当具有类似的延迟特性的LCD数据驱动器被级联时，在每次信号通过一个LCD数据驱动器时，该占空比误差将被累积。在通过大量的驱动器之后，该占空比误差将达到不能够被忽略的程度。例如在SXGA类型的LCD面板中，10个LCD数据驱动器被级联，从而占空比的累积误差可能导致信号不能够正确地传输。
相应地，需要一种没有占空比误差的LCD数据驱动器，并且需要一种使用这种LCD数据驱动器的液晶显示设备。
发明内容
本发明的一般目的是提供一种能够用作为LCD数据驱动器的集成电路，以及使用这种LCD数据驱动器的液晶显示设备，其基本上避免由于现有技术的限制和缺点所造成的一个或多个问题。
本发明的特点和优点将在下文的描述中给出，并且从该描述和附图中将变得更加清楚，或者可以根据在说明书所提供的思想通过本发明的实践而获得。通过在说明书中采用这种完整、清楚、简明和确切的术语具体指出的LCD数据驱动器，使得本领域的普通技术人员能够实现和获得本发明的目的以及其它特点和优点。
为了实现这些和其它优点，并且根据在此体现和广义描述的本发明的目的，本发明提供一种集成电路，其中包括第一信号反相开关电路，其接收从外部提供的信号作为第一输入信号，然后在响应开关信号的第一状态在对该输入信号逻辑反相之后输出该第一输入信号，并且响应该开关信号的第二状态直接输出该第一输入信号而不使其逻辑反相；信号处理电路，其根据第一信号反相开关电路的输出执行信号处理；以及第二信号反相开关电路，其接收通过信号处理电路的第一反相开关电路的输出，作为第二输入信号，然后响应该开关信号的第二状态，在对该输入信号进行逻辑反相之后输出该第二输入信号，以及响应该开关信号的第一状态直接输出该第二输入信号而不使其逻辑反相。
在具有上述集成电路的电路结构的LCD数据驱动器中，输出信号的逻辑相对于输入信号的逻辑被反相，从而消除由于正信号跃变的延迟与负信号跃变的延迟之间的时序差所造成的占空比误差。即使当数据驱动IC被多级级联设置时，可以避免由于信号传输所造成的占空比误差的累积。这种逻辑反相响应该开关信号，在内部信号处理之前的信号级或者在内部信号处理之后的信号级被有选择地执行，从而保证具有规则逻辑的信号被提供用于由内部信号处理所使用。
另外，根据本发明的液晶显示设备包括：液晶显示面板；栅极驱动器，其驱动所述液晶显示面板的栅极总线；以及多个数据驱动器，其被设置为级联，并且驱动所述液晶显示面板的数据总线，其中每个所述数据驱动器接收由级联的前级提供的信号，并且在对其进行逻辑反相之后把该信号传送到级联的后级。
另外，一种信号发送系统，其中包括：被设置为级联的多个集成电路，其中每个所述集成电路接收从级联的前级提供的信号，并且在对其进行逻辑反相之后，把该信号传送到级联的后级。
在上述该液晶显示设备和信号发送系统中，输出信号的逻辑被相对于输入信号的逻辑反相，从而消除由于正信号跃变的延迟和负信号跃变的延迟之间的时序差所造成的占空比误差。即使当被用于提供多级电路时，也可以避免由于信号层传输所造成的占空比误差的累积。
从下文结合附图的详细描述中，本发明的其它目的和特点将变得更加清楚。
附图说明
图1为示出应用本发明的液晶显示设备的结构的一个例子的示意图；
图2为示出数据驱动器IC的结构的一个例子的电路图；
图3A和3B为用于说明偶数位置和奇数位置之间的差别的信号反相处理的示意图；
图4A和4B为示出当时钟信号通过多级级联的数据驱动IC传输时所观察的占空比误差的示意图；
图5为示出数据驱动IC的另一个结构的例子的电路图；
图6为示出根据本发明的信号反相开关电路的一个实施例的电路图；以及
图7为示出根据本发明的信号反相开关电路的另一个实施例的电路图。
具体实施方式
在下文中，参照附图描述本发明的实施例。
图1为示出应用本发明的液晶显示设备的结构的一个例子的示意图。
图1的液晶显示设备包括级联的LCD面板10、控制电路11、栅极驱动器12以及多个数据驱动器IC13。
LCD面板10包括由设置为矩阵形式的晶体管(未示出)出构成的像素，栅极总线在水平方向上从栅极驱动器12延伸并且连接到像素晶体管的栅极，数据总线从数据驱动器IC13在垂直方向上延伸并且通过晶体管连接到像素电容器。当数据被显示在LCD面板10上时，栅极驱动器12一个接一个地顺序驱动栅极总线，以使得在所选择水平线上的晶体管导通。数据驱动器IC13通过导通的晶体管把数据写入在所选择的水平线上的像素中。
控制电路11控制栅极驱动器12和数据驱动器IC13，以在LCD面板10上显示数据。控制电路11把时钟信号、数据信号和各种控制信号提供到数据驱动器IC13，并且把时钟信号和各种控制信号提供到栅极驱动器12。
在根据本发明的液晶显示设备中，数据驱动器IC13被级联，如图1中所示。被提供到第一个数据驱动器IC13的信号然后被通过第一数据驱动器IC13传输到下一个数据驱动器IC13。然后，该信号被顺序地从给定电路级处的数据驱动器IC13提供到下一级处的数据驱动器IC13。
在本发明中，每个数据驱动器IC13被构造为使该信号的逻辑电平反相。在图1中，信号逻辑被反相的方式在连接于数据驱动器IC13之间的信号线15的上部示出。按照这种方式，每个数据驱动器IC13使该信号逻辑反相，从而消除由于该信号的正跃变和该信号的负跃变之间的延迟差所造成的占空比误差。相应地，即使当数据驱动器IC13被设置为形成多级级联时，也可以消除通过信号传输所造成的占空比误差的累积。
图2为示出数据驱动器IC13的结构的一个例子。
图2的数据驱动器IC13包括输入缓冲器21至23、信号反相开关电路24、时钟控制电路25、数据控制电路26、反相器27、信号反相开关电路28、输出缓冲器29和30、以及核心电路31。
在图2的例子中所示的结构仅仅使时钟信号CLK的逻辑反相。信号反相开关电路24或者信号反相开关电路28之一使时钟信号CLK反相。由一个偶数/奇数开关信号决定使用信号反相开关电路24和信号反相开关电路28中的哪一个来执行反相处理。在级联连接的数据驱动器IC13中，奇数数据驱动器IC13例如给出一个低电平的偶数/奇数开关信号，以及偶数数据驱动器IC13例如从该基板给出一个电源电势VDD。如图1中所示，地电势GND被从该基板提供到奇数数据驱动器IC13作为偶奇开关信号，并且电源电势VDD被从该基板提供到奇数数据驱动器IC13。
当输入时钟信号CLKin被表示为与正常逻辑反相的逻辑时，信号反相开关电路24使该逻辑反相，从而提供具有正常逻辑的时钟信号CLK，用于时钟控制电路25中。在信号反相开关电路28处没有逻辑反相，从而被提供到后级的输出时钟信号CLKout具有与输入时钟信号CLKin的逻辑反相的逻辑。
当输入时钟信号CLKin具有正常逻辑时，信号反相开关电路24不使该逻辑反相，从而提供具有正常逻辑的时钟信号CLK，用于时钟控制电路25中。在这种情况中，信号反相开关电路28使该逻辑反相，从而输出到下一级的时钟信号CLKout具有与输入时钟信号CLKin的逻辑反相的逻辑。
在下文中，将详细描述数据驱动器IC13的操作。
输入缓冲器21接收来自前级的数据驱动器IC13的时钟信号CLKin。如果数据驱动器IC13在该级联中是第一驱动器，则时钟信号CLKin被从图1的控制电路11提供。输入缓冲器21把时钟信号CLK提供到信号反相开关电路24。信号反相开关电路24进一步通过输入缓冲器23接收偶数/奇数开关信号。
信号反相开关电路24包括反相器41和开关42，并且响应该偶数/奇数开关信号而切换开关42的连接，以选择时钟信号CLK或者从反相器41输出的该时钟信号CLK的反相信号。所选择信号被提供到时钟控制电路25。根据所接收的时钟信号CLK，时钟控制电路25产生时序控制信号，用于提供到数据控制电路26和核心电路31。
如图1中所示，输入缓冲器22接收来自前级的控制电路11或数据驱动器IC13的数据信号DATAin，并且把数据信号DATA提供到数据控制电路26。响应来自时钟控制电路25的控制信号，数据控制电路26在内部电阻器中存储顺序地从输入缓冲器22提供的数据信号DATA。按照这种方式，数据驱动器IC13的内部电阻器存储显示数据的一部分水平周期，该部分对应于由数据驱动器IC13所覆盖的显示区域。
存储在数据控制电路26中的显示数据被提供到核心电路31。核心电路31包括一个锁存电路，分级电势产生电路，输出缓冲器电路等等。核心电路31根据来自时钟控制电路25的时序控制信号而工作，并且当从数据控制电路26接收该显示数据时，在锁存电路中锁存该显示数据。存储在锁存电路中的显示数据被提供到分级电势产生电路。该分级电势产生电路被提供有用于各个数据线的数模转换电路，其把所接收的显示数据从数字转换为模拟，从而输出模拟灰度级信号。该输出缓冲器电路通过各个数据线从分级电势产生电路接收该模拟灰度级信号，并且把所接收的模拟灰度级信号输出到LCD面板10，作为用于驱动数据线的驱动信号。
时钟控制电路25接收时钟信号CLK或者来自信号反相开关电路24的反相信号，并且把这一信号原样地提供给信号反相开关电路28。信号反相开关电路28进一步接收通过输入缓冲器23和反相器27的偶数/奇数开关信号的反相信号。信号反相开关电路28包括反相器43和开关44，并且响应偶数/奇数开关信号的反相而切换开关44的连接，以选择时钟控制电路25的输出或者时钟控制电路25的输出的反相信号。所选择的信号然后被提供到输出缓冲器29。输出缓冲器29把所接收的信号提供到位于后级的数据驱动器IC13，作为时钟信号CLKout。
通过数据控制电路26的数据信号DATA被作为数据信号DATAout从输出缓冲器30输出到位于后级的数据驱动器IC13。
图3A和3B为用于说明偶数位置和奇数位置之间的差别的信号反相处理的示意图。
图3A示出在位于奇数级的数据驱动器IC13中提供的信号传播路径。图3B示出位于偶数级的数据驱动器IC13中提供的信号传播路径。在图3中，仅仅示出用于时钟信号的信号传播路径，并且与数据信号相关的电路被省略。
在奇数级提供的数据驱动器IC13中，输入信号具有正常的逻辑。因此，如图3A中所示，信号反相开关电路24不使该逻辑反相，而信号反相开关电路28使该逻辑反相。这使得根据常规逻辑信号控制在时钟控制电路25中的信号成为可能，并且使得输入到输入缓冲器21的输入信号与来自输出缓冲器29的输出信号之间反相。
在提供于偶数级的数据驱动器IC13中，该输入信号是正常逻辑的反相。因此，如图3B中所示，信号反相开关电路24使该逻辑反相，而信号反相开关电路28不使该逻辑反相。这使得根据常规逻辑信号控制在时钟控制电路25中的信号成为可能，并且使得输入到输入缓冲器21的输入信号与来自输出缓冲器29的输出信号之间反相。
图4A和4B为示出当时钟信号通过多级级联的数据驱动IC传输时所观察的占空比误差的示意图。
图4A示出输入到现有的多级数据驱动器IC的第一级的时钟信号，并且进一步示出从数据驱动器IC的各个级输出的时钟信号。图4B示出根据本发明输入到多级数据驱动器IC的第一级的时钟信号，并且进一步示出从数据驱动器IC的各个级输出的时钟信号。在图4A和4B中，输出缓冲器被使用以在信号的负跃变中引入比信号的正跃变更长的延迟。因此，在每个数据驱动器IC中，输出时钟信号具有比输入时钟信号更宽的脉冲宽度。
如图4A中所示，其中现有的数据驱动器IC被串联以形成多级，占空比误差将在每一级中累积。结果，在最后一级的数据驱动IC产生具有与输入到第一级的具有50％的占空比的时钟信号大不相同的波形。
如图4B中所示，本发明的数据驱动器IC13被串联以形成多级，在每一级相互消除占空比误差。因此，在最后一级的数据驱动IC的输出保持与输入到第一级的具有50％的占空比的时钟信号相类似的波型。
在根据本发明的数据驱动器IC13中，输出信号的逻辑被相对于输入信号的逻辑反相，这使得消除由于正信号跃变和负信号跃变之间的延迟的差别所产生的占空比误差相比抵消。因此，即使当数据驱动器IC13被级联时，占空比误差将不会通过信号传输而累积。可以响应在核心信号处理之前的电路级或者在核心信号处理之后的电路级的偶数/奇数开关信号而有选择地执行逻辑反相处理。
图5为示出数据驱动IC的另一个结构的例子的电路图。
图5的数据驱动器IC13A与图2的数据驱动器IC13不同之处在于提供一个信号反相开关电路32和信号反相开关电路33，用于使数据信号DATA反相。其它结构与图2的数据驱动器IC13相同。
在图5的例子中，不但时钟信号CLK被逻辑反相，而且数据信号DATA也被逻辑反相。信号反相开关电路32或信号反相开关电路33之一使数据信号DATA反相。由偶数/奇数开关信号决定信号反相开关电路32和信号反相开关电路33中的哪一个电路被用于该反相处理。在级联的数据驱动器IC13A中，偶数数据驱动器IC13A例如被给予一个高电平的偶数/奇数开关信号，并且奇数数据驱动器IC13A例如被给予一个低电平的偶数/奇数开关信号。
当数据信号DATAin被表示在被反相为正常逻辑的逻辑中时，信号反相开关电路32使该逻辑反相，从而提供具有正常逻辑的数据信号DATA用于在数据控制电路26中使用。在这种情况中，在信号反相开关电路33中没有逻辑反相，从而被提供到后级的输出数据信号DATAout具有与输入数据信号DATAin相反的逻辑。
当输入数据信号DATAin具有正常逻辑时，信号反相开关电路32不使该逻辑反相，从而提供具有正常逻辑的数据信号DATA用于数据控制电路26中。在这种情况中，信号反相开关电路33使该逻辑反相，从而输出到下一级的输出数据信号DATAout具有与输入数据信号DATAin相反的逻辑。
除了数据信号DATA的逻辑反相之外，图5的数据驱动器IC13A按照与图2的数据驱动器IC13相同的方式而工作，因此省略对它的描述。
如上文所述，在图5的数据驱动器IC13A中，相对于时钟信号CLK的数据信号DATA，输出信号的逻辑相对于输入信号的逻辑反相，从而消除由于正信号跃变的延迟与负信号跃变的延迟之间的时序差所造成的占空比误差。因此即使当数据驱动器IC13A被设置为多级级联时，可以避免由于信号传输所造成的占空比误差的累积。响应偶数/奇数开关信号，在内部信号处理之前的信号级或者在内部信号处理之后的信号级执行这种逻辑反相，从而保证具有正常逻辑的信号被提供用于由内部信号处理所使用。
图6为示出根据本发明的信号反相开关电路的一个实施例的电路图。图6中所示的信号反相开关电路可以被用作为图2中的信号反相开关电路24和28，并且可以用作为图5中的信号反相开关电路32和33。
图6的信号反相开关电路包括反相器51和52以及传输门53和54。高电平的偶数/奇数开关信号(或者偶数/奇数开关信号的反相)使得传输门54导通，并且低电平的偶数/奇数开关信号(或者偶数/奇数开关信号的反相)使得传输门53导通。利用传输门54的导通状态，信号IN通过传输门54，并且被输出作为输出信号OUT。利用传输门53的导通状态，输入信号IN被反相器51反相，并且通过传输门53，被输出作为输出信号OUT。
图7为示出根据本发明的信号反相开关电路的另一个实施例的电路图。图7中所示的信号反相开关电路可以被用作为图2中的信号反相开关电路24和28，并且可以用作为图5中的信号反相开关电路32和33。
图7的信号反相开关电路包括反相器61和62以及NAND门63至65。当偶数/奇数开关信号(或者偶数/奇数开关信号的反相)为高电平时，输入信号IN被NAND门64反相，并且进一步被NAND门65所反相。因此，在这种情况中输出信号OUT具有与输入信号IN相同的逻辑。当偶数/奇数开关信号(或者偶数/奇数开关信号的反相)为低电平时，从反相器61输出的输入信号IN的反相信号被NAND门63反相，并且进一步被NAND门65所反相。因此，在这种情况中输出信号OUT具有与输入信号IN相反的逻辑。
按照这种方式，被用于本发明中的信号反相开关电路可以容易地作为基于传输门或组合逻辑电路的选择器电路而实现。
根据本发明在级联的信号传输路径的信号逻辑反相不限液晶显示设备的数据驱动器。本发明的信号逻辑反相也可以应用于任何系统，其中多个设备被级联以使得信号通过该级联传输。这可以避免在后续电路级中造成占空比误差的累积。在这种系统中所用的设备可以被提供两个信号反相开关电路，一个在输入端，另一个在输出端，从而获得正确的信号反相。
另外，本发明不限于这些实施例，可以做出各种变型，而不脱离本
发明的范围。
本申请基于2002年1月29日递交的日本在先申请No.2002-019518，其全部内部被包含于此以供参考。

Claims (2)

1.一种液晶显示设备，其中包括：
液晶显示面板；
栅极驱动器，其驱动所述液晶显示面板的栅极总线；以及
多个数据驱动器，其被设置为级联，并且驱动所述液晶显示面板的数据总线，其中每个所述数据驱动器接收由级联的前级提供的信号，并且在对其进行逻辑反相之后把该信号传送到级联的后级。
2.一种信号发送系统，其中包括：被设置为级联的多个集成电路，其中每个所述集成电路接收从级联的前级提供的信号，并且在对其进行逻辑反相之后，把该信号传送到级联的后级。
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