CN1917031A - 移位寄存器及其驱动方法 - Google Patents

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Abstract

一种移位寄存器包括提供装置以及发生装置。提供装置用以提供具有第一频率f1的第一时钟信号对CLK1与XCLK1，以及提供具有第二频率f2的第二时钟信号对CLK2与XCLK2，其中第二频率f2不同于第一频率f1。发生装置用以产生响应起始脉冲信号、第一时钟信号对CLK1与XCLK1以及第二时钟信号对CLK2与XCLK2的多个信号。每个信号连续地由起始脉冲信号偏移。

Description

移位寄存器及其驱动方法
技术领域
本发明有关于一种移位寄存器，特别是有关于一种具有四个相位时钟的移位寄存器。
背景技术
一种液晶显示器(liquid crystal display，LCD)包括由液晶单元所形成的LCD面板以及多个像素单元(pixel element)，每个像素单元有关于对应的液晶单元。这些像素单元设置为具有栅极线行与数据线列的矩阵形式。LCD面板由驱动电路所驱动，驱动电路具有栅极驱动器以及数据驱动器。栅极驱动器产生适用于栅极线的连续多个栅极信号(扫描信号)，用以一行接着一行地连续导通像素单元。数据驱动器产生多个源极信号(数据信号)(例如连续的取样图像信号)，当栅极信号应用于栅极线的同时将源极信号应用至数据线，用以通过校准LCD面板上液晶单元的状态而控制经由液晶单元的光的传送，因此可于LCD上显示图像。
在这样的驱动电路中，移位寄存器使用于栅极驱动器，用以产生连续驱动栅极线的多个栅极信号。为了降低成本，努力地将移位寄存器集成于LCD面板中。其中一成果为通过非晶硅(amorphous silicon，a-Si)薄膜晶体管(thin film transistors，TFTs)以及/或低温多个晶硅技术(low temperaturepolycrystalline silicon，LTPS)TFTs将移位寄存器制造于LCD面板的玻璃基板上。
一般而言，将移位寄存器设计为具有多个级。如此一来，在操作时，某些TFTs会为了放电而导通一段很长的时间。再者，这样的移位寄存器通常需要至少两个时钟信号，以将某一级的输出信号从其输入信号开始偏移，其中输入信号为前一级的输出信号，因此产生多个连续的移位输出信号。当具有相同频率的至少两个时钟信号的频率非常高时，于操作期间可频繁的导通在移位寄存器中的一些TFTs。然而，当电压持续或频繁的施加至由a-Si以及/或LTPS材料所制成的TFTs一段很长的时间时，TFTs的特性会因为TFTs上的应力而退化，使得TFTs无法适当的运作，因而降低移位寄存器的可靠度。
因此，在此之前并没有指出解决所述缺点与不合适的需求。
发明内容
有鉴于此，本发明提供一种移位寄存器，包括用以提供起始脉冲SP的起始脉冲输入线，用以提供第一时钟信号CLK1的第一信号线，用以提供第二时钟信号CLK2的第二信号线，用以提供第三时钟信号XCLK1的第三信号线，以及用以提供第四时钟信号XCLK2的第四信号线。每个第一至第四时钟信号CLK1、CLK2、XCLK1与XCLK2以频率与相位为特征。第一时钟信号CLK1的频率与第三时钟信号XCLK1的频率为相同，且第一时钟信号CLK1的相位与第三时钟信号XCLK1的相位为反相，且其中第二时钟信号CLK2的频率与第四时钟信号XCLK2的频率为相同，且第二时钟信号CLK2的相位与第四时钟信号XCLK2的相位为反相。
再者，移位寄存器包括用以提供供电电压VSS的参考线。此外，移位寄存器包括多个级{Sj}，j＝1，2，…，N，N为正整数。第j级Sj包括第一至第四输入端IN1至IN4，当j为奇数时，第一至第四输入端IN1至IN4分别电耦接至第一、第二、第三以及第四信号线，用以分别接收第一、第二、第三以及第四时钟信号CLK1，CLK2，XCLK1与XCLK2，且当j为偶数时，第一至第四输入端IN1至IN4分别电耦接至第三、第四、第一以及第二信号线，用以分别接收第三、第四、第一以及第二时钟信号XCLK1，XCLK2，CLK1与CLK2。第j级Sj还包括用以接收输入信号的第五输入端IN5，电耦接至对应的栅极线的第一输出端O1，用以提供栅极驱动信号至响应输入信号以及第一至第四时钟信号CLK1，CLK2，XCLK1与XCLK2的栅极线，其中栅极驱动信号从输入信号开始偏移；以及第二输出端，用以提供具有频率与相位相同于栅极驱动信号的频率与相位的输出信号。多个级{Sj}电串接，如此一来，第一级S1的第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲SP，且第i级Si(i＝2，3，…，N)的第五输入端IN5电耦接至第(i-1)级Si-1的第二输出端O2，用以接收对应于第二输出端O2的输出信号。第j级Sj(j＝1，2，…，N)还包括电耦接至参考线116的第六输入端IN6，用以接收供电电压VSS。
第j级Sj还包括(a)输入晶体管M1，具有电耦接至第五输入端IN5的栅极，电耦接至节点1的源极以及电耦接至节点5的漏极，其中节点1电耦接至第五输入端IN5；(b)第一放电晶体管M5，具有电耦接至节点4的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点5的漏极；(c)第一放电控制电路210，包括多个晶体管M2，M3，M4与M6，每个晶体管M2，M3，M4与M6皆具有栅极、源极与漏极，晶体管M2的栅极与漏极电耦接至第四输入端IN4，且晶体管M2的源极电耦接至节点7；晶体管M3的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6以及节点7；晶体管M4的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6以及节点6，且节点6电耦接至节点7与节点4；晶体管M6的栅极、源极与漏极分别电耦接至第二输入端IN2、第六输入端IN6以及节点4；(d)第二放电控制电路220，包括多个晶体管M7，M8，M9与M11，每个晶体管M7，M8，M9与M11皆具有栅极、源极与漏极，晶体管M7的栅极与漏极电耦接至第二输入端IN2，且晶体管M7的源极电耦接至节点9；晶体管M8的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6以及节点9；晶体管M9的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6以及节点8，其中节点8电耦接至节点9；晶体管M11的栅极、源极与漏极分别电耦接至第四输入端IN4、第六输入端IN6以及节点11，其中节点11电耦接至节点9；(e)第二放电晶体管M10，具有电耦接至节点8的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点10的漏极，其中节点10电耦接至节点5；(f)拉高晶体管(pull-up TFT)M13，具有电耦接至节点10的栅极，电耦接至节点15的源极以及电耦接至节点13的漏极，其中节点15电耦接至节点14与第一输出端IN1，且节点13电耦接至第一输入端IN1；(g)晶体管M12，具有电耦接至节点10的栅极，电耦接至第二输出端O2的源极以及电耦接至节点13的漏极；以及(h)晶体管M15，具有电耦接至第三输入端IN3的栅极，电耦接至节点15的源极以及电耦接至第六输入端IN6的漏极。第j级Sj(j＝1，2，…，N)还包括第七输入端IN7；以及晶体管M14，具有电耦接至第七输入端IN7的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点14的漏极。对第i级Si(j＝1，2，…，N-1)来说，第i级Si的第七输入端IN7用以接收下一级Si+1的输出信号。在此实施例中，每个晶体管M1-M15皆包括场效应薄膜晶体管。
在一实施例中，拉高晶体管M13可由第一时钟信号CLK1所控制，且第一放电控制电路210与第二放电控制电路220可由第二时钟信号CLK2所控制。
再者，本发明提供一种移位寄存器，包括多个级{Sj}，(j＝1，2，…，N)，N为正整数。第j级Sj具有第一至第六输入端IN1至IN6、第一输出端O1以及第二输出端O2，还包括(a)输入晶体管M1，具有电耦接至第五输入端IN5的栅极，电耦接至节点1的源极以及电耦接至节点5的漏极，其中节点1电耦接至第五输入端IN5；(b)第一放电晶体管M5，具有电耦接至节点4的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点5的漏极；(c)第一放电控制电路210，包括多个晶体管M2，M3，M4与M6，每个晶体管M2，M3，M4与M6皆具有栅极、源极以及漏极，晶体管M2的栅极与漏极电耦接至第四输入端IN4，且晶体管M2的源极电耦接至节点7；晶体管M3的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6以及节点7；晶体管M4的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6以及节点6，且节点6电耦接至节点7与节点4；晶体管M6的栅极、源极与漏极分别电耦接至第二输入端IN2、第六输入端IN6以及节点4；(d)第二放电控制电路220，包括多个晶体管M7，M8，M9与M11，每个晶体管M7，M8，M9与M11皆具有栅极、源极与漏极，晶体管M7的栅极与漏极电耦接至第二输入端IN2，且晶体管M7的源极电耦接至节点9；晶体管M8的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6以及节点9；晶体管M9的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6以及节点8，其中节点8电耦接至节点9；晶体管M11的栅极、源极与漏极分别电耦接至第四输入端IN4、第六输入端IN6以及节点11，其中节点11电耦接至节点9；(e)第二放电晶体管M10，具有电耦接至节点8的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点10的漏极，其中节点10电耦接至节点5；(f)拉高晶体管M13，具有电耦接至节点10的栅极，电耦接至节点15的源极以及电耦接至节点13的漏极，其中节点15电耦接至节点14与第一输出端IN1，且节点13电耦接至第一输入端IN1；(g)晶体管M12，具有电耦接至节点10的栅极，电耦接至第二输出端O2的源极以及电耦接至节点13的漏极；(h)晶体管M15，具有电耦接至第三输入端IN3的栅极，电耦接至节点15的源极以及电耦接至第六输入端IN6的漏极，其中多个级{Sj}电串接，第一级S1的第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲信号SP，且第i级Si(i＝2，3，…，N)的第五输入端IN5电耦接至第i-1级Si-1的第二输出端O2，用以接收对应至第二输出端O2的输出信号。
在此实施例中，第j级Si的每个第一至第四输入端IN1至IN4用以接收第一至第四时钟信号CLK1，CLK2，XCLK1与XCLK2的对应信号。每个第一至第四信号CLK1、CLK2、XCLK1与XCLK2以频率与相位为特征。第一时钟信号CLK1的频率与第三时钟信号XCLK1的频率为相同，且第一时钟信号CLK1的相位与第三时钟信号XCLK1的相位为反相，且其中第二时钟信号CLK2的频率与第四时钟信号XCLK2的频率为相同，且第二时钟信号CLK2的相位与第四时钟信号XCLK2的相位为反相。第j级Sj的第六输入端IN6用以接收供电电压VSS。
第j级Sj的第一输出端O1用以提供栅极驱动信号至响应第一至第四时钟信号CLK1、CLK2、XCLK1与XCLK2与输入信号的对应栅极线，其中栅极驱动信号从第五输入端IN5所接收的输入信号开始偏移。第j级Sj的第二输出端O2用以提供频率与相位与栅极驱动信号的频率与相位相同的输出信号。
第j级Sj的拉高晶体管M13可由第一时钟信号CLK1所控制，且第j级Sj的第一放电控制电路210与第二放电控制电路220可由第二时钟信号CLK2所控制。
第j级Sj(j＝1，…，N)还包括第七输入端IN7；以及晶体管M14，具有电耦接至第七输入端IN7的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点14的漏极。对第i级Si(j＝1，2，…，N-1)来说，第i级Si的第七输入端IN7用以接收下一级Si+1的输出信号。
再者，本发明提供一种移位寄存器的驱动方法。移位寄存器具有电串接的多个级{Sj}，(j＝1，2，…，N)，N为正整数。在一实施例中，移位寄存器的驱动方法包括下列步骤：提供起始脉冲信号SP至多个级{Sj}的第一级S1；提供具有第一频率f1的第一时钟信号对CLK1与XCLK1至多个级{Sj}；提供具有第二频率f2的第二时钟信号对CLK2与XCLK2至多个级{Sj}，其中第二频率f2不同于第一频率f1；以及产生响应起始脉冲信号SP、第一时钟信号对CLK1与XCLK1以及第二时钟信号对CLK2与XCLK2的多个信号，其中每个多个信号连续地从起始脉冲信号SP开始偏移。在此实施例中，第一频率f1大于第二频率f2。对第一时钟信号对CLK1与XCLK1来说，时钟信号CLK1的相位为时钟信号XCLK1的相位的反相。对第二时钟信号对CLK2与XCLK2来说，时钟信号CLK2的相位为时钟信号XCLK2的相位的反相。
再者，本发明提供一种移位寄存器。在此实施例中，移位寄存器包括提供装置以及发生装置。提供装置用以提供具有第一频率f1的第一时钟信号对CLK1与XCLK1，以及提供具有第二频率f2的第二时钟信号对CLK2与XCLK2，其中第二频率f2不同于第一频率f1。发生装置用以产生响应起始脉冲信号SP、第一时钟信号对CLK1与XCLK1以及第二时钟信号对CLK2与XCLK2的多个信号，其中每个多个信号连续地从起始脉冲信号SP开始偏移。在此实施例中，第一频率f1大于第二频率f2。对第一时钟信号对CLK1与XCLK1来说，时钟信号CLK1的相位为时钟信号XCLK1的相位的反相。对第二时钟信号对CLK2与XCLK2来说，时钟信号CLK2的相位为时钟信号XCLK2的相位的反相。
在此实施例中，提供装置包括延迟相位时钟信号发生器。发生装置包括多个级{Sj}，(j＝1，2，…，N)，N为正整数。每一级皆具有第一至第五输入端IN1至IN5，其中每一第一至第五输入端I N1至IN5用以接收第一时钟信号对CLK1与XCLK1、第二时钟信号对CLK2与XCLK2以及输入信号中的一者。再者，每一级具有第一输出端O1，用以输出响应时钟信号CLK1，CLK2，XCLK1与XCLK2以及输入信号的栅极驱动信号；以及第二输出端O2，用以输出具有频率与相位相同于栅极驱动信号的频率与相位的输出信号。多个级电串接，如此一来第一级的第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲信号SP，且其它级的第五输入端IN5电耦接至前一级的第二输出端O2，用以接收第二输出端O2的输出信号。
附图说明
为让本发明的所述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，详细说明如下：
图1是表示根据本发明实施例所述的移位寄存器的方块图。
图2是表示根据本发明实施例所述的移位寄存器的其中一级的电路图。
图3是表示根据本发明实施例所述的移位寄存器的输入与输出信号的时序图。
图4是表示根据本发明实施例所述的移位寄存器的输出信号的仿真波形图。
主要组件符号说明
1、4-11、13-15-节点；            100-移位寄存器；
115-起始脉冲输入线；             116-参考线；
210、220-放电控制电路；          401-起始脉冲；
410-第一时钟信号；               440-第四时钟信号；
490-输出信号；                   M1-M15-晶体管；
Gate 1-Gate N-栅极线；           IN1-IN7-输入端；
S1-SN-级；                    SP-起始脉冲；
t1、t2、t3-时区；                VSS-电压；
111、112、113、114-信号线；
CLK1、CLK2、XCLK1、XCLK2-时钟信号；
O1、O2、O2(j-1)、O1(j+1)-输出端；
V0(1)、V0(2)、V0(3)-输出电压；
V5(1)、V7(1)、V8(1)、V5(2)、V5(3)-节点电压
具体实施方式
实施例：
本发明结合实施例与图1至图4以详细说明本发明的技术特征。本发明的目的为说明有关于具有四个相位时钟的移位寄存器。
图1显示根据本发明实施例所述的移位寄存器100。移位寄存器100包括用以提供起始脉冲SP的起始脉冲输入线115，用以提供第一时钟信号的CLK1的第一信号线111，用以提供第二时钟信号CLK2的第二信号线112，用以提供第三时钟信号XCLK1的第三信号线113，用以提供第四时钟信号XCLK2的第四信号线114。此外，移位寄存器100包括用以提供供电电压VSS的参考线116。
第一至第四时钟信号CLK1、CLK2、XCLK1以及XCLK2以频率与相位为特征。第一时钟信号CLK1的频率与第三时钟信号XCLK1的频率为相同，而第一时钟信号CLK1的相位与第三时钟信号XCLK1的相位为反相。第二时钟信号CLK2的频率与第四时钟信号XCLK2的频率为相同，而第二时钟信号CLK2的相位与第四时钟信号XCLK2的相位为反相。在较佳实施例中，第一时钟信号CLK1的频率大于第二时钟信号CLK2的频率。电压VSS供电至接地点，因此可以为接地电压或是负电压。
如图1所示，移位寄存器100还包括多个级{Sj}，j＝1，2，…，N，其中N为正整数。第j级Sj具有第一至第七输入端IN1至IN7。对第一级S1来说，第一输入端IN1电耦接至第一信号线111，用以接收第一时钟信号CLK1。第二输入端IN2电耦接至第二信号线112，用以接收第二时钟信号CLK2。第三输入端IN3电耦接至第三信号线113，用以接收第三时钟信号XCLK1。第四输入端IN4电耦接至第四信号线114，用以接收第四时钟信号XCLK2。对第二级S2来说，第一输入端IN1电耦接至第三信号线113，用以接收第三时钟信号XCLK1。第二输入端IN2电耦接至第四信号线114，用以接收第四时钟信号XCLK2。第三输入端IN3电耦接至第一信号线111，用以接收第一时钟信号CLK1。第四输入端IN4电耦接至第二信号线112，用以接收第二时钟信号CLK2。一般来说，对第j级Sj而言，当j为奇数时，第一至第四输入端IN1至IN4分别电耦接至第一、第二、第三以及第四信号线111，112，113与114，用以分别接收第一、第二、第三以及第四时钟信号CLK1，CLK2，XCLK1以及XCLK2；当j为偶数时，第一至第四输入端IN1至IN4分别电耦接至第三、第四、第一以及第二信号线113，114，111与112，用以分别接收第三、第四、第一以及第二时钟信号XCLK1，XCLK2，CLK1以及CLK2。
对每一级来说，第五输入端IN5用以接收输入信号。第六输入端IN6电耦接至参考线116，用以接收供电电压VSS。第七输入端IN7电耦接至下一级的输出，用以接收下一级的输出信号。
第j级Sj亦具有第一输出端O1以及第二输出端O2。某一级的第一输出端O1电耦接至对应的栅极线Gatel、Gate2、…、或是GateN，用以提供栅极驱动信号至响应(responsive to)输入信号的栅极以及用以提供第一至第四时钟信号CLK，CLK2，XCLK1与XCLK2，其中栅极驱动信号从输入信号开始偏移。第一输出端O1亦电耦接至前一级的第七输入端IN7，用以提供反馈信号(feedback signal)。第二输出端O2用以提供输出信号。输出信号的频率与相位分别相同于栅极驱动信号的频率与相位。例如，第一级S1的第一输出端O1电耦接至第一栅极Gate1，且第一级S1的第二输出端O2用以提供输出信号至下一级，也就是第二级S2。在第二级S2中，第一输出端O1不仅电耦接至第二栅极Gate2，更电耦接至第一级S1的第七输出端IN7，用以提供第二级S2的输出信号，作为第一级S1的反馈信号，且第二级S2的第二输出端O2用以提供输出信号至下一级，也就是第三级S3。
参照图2，第j级Sj还具有输入晶体管M1。输入晶体管M1具有电耦接至第五输入端IN5的栅极，电耦接至节点1的源极以及电耦接至节点5的漏极，其中节点1电耦接至第五输入端IN5。对第一级S1来说，第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲SP，而对其他级Sj(j＝2，3，…N)来说，第五输入端IN5电耦接至其前一级Sj-1的第二输出端O2，用以接收来自前一级Sj-1的输出信号。再者，第j级Sj具有第一放电晶体管M5以及第二放电晶体管M10。第一放电晶体管M5具有电耦接至节点4的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点5的漏极；而第二放电晶体管M10具有电耦接至节点8的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点10的漏极，其中节点10电耦接至节点5。
再者，第j级Sj具有第一放电控制电路210，包括晶体管M2，M3，M4与M6。每个晶体管M2，M3，M4与M6皆具有栅极、源极与漏极。如图2所示，晶体管M2的栅极与漏极电耦接至第四输入端IN4，且晶体管M2的源极电耦接至节点7。晶体管M3的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6与节点7。晶体管M4的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6与节点6，其中节点6电耦接至节点7与节点4。晶体管M6的栅极、源极与漏极分别电耦接至第二输入端IN2、第六输入端IN6与节点4。
再者，第j级Sj具有第二放电控制电路220，包括晶体管M7，M8，M9与M11。每个晶体管M7，M8，M9与M11皆具有栅极、源极与漏极。如图2所示，晶体管M7的栅极与漏极电耦接至第二输入端IN2，且晶体管M7的源极电耦接至节点9。晶体管M8的栅极、源极与漏极分别电耦接至节点1、第六输入端IN6与节点9。晶体管M8的栅极、源极与漏极分别电耦接至节点14、第六输入端IN6与节点8，其中节点8电耦接至节点9。晶体管M11的栅极、源极与漏极分别电耦接至第四输入端IN4、第六输入端IN6与节点11。
如图2所示，第j级Sj亦包括拉高晶体管M13，具有电耦接至节点10的栅极，电耦接至节点15的源极以及电耦接至节点13的漏极，其中节点15电耦接至节点14与第一输出端O1，且节点13电耦接至第一输入端IN1。第j级Sj还包括晶体管M12以及晶体管M15。晶体管M12具有电耦接至节点10的栅极，电耦接至第二输出端O2的源极以及电耦接至节点13的漏极；而晶体管M15具有电耦接至第三输入端IN3的栅极，电耦接至节点15的源极以及电耦接至第六输入端IN6的漏极。在较佳实施例中，拉高晶体管M13可以由第一时钟信号CLK1所控制，而第一放电控制电路210与第二放电控制电路220可以由第二时钟信号CLK2所控制。
第j级Sj更可包括第七输入端IN7以及晶体管M14。晶体管M14具有电耦接至第七输入端IN7的栅极，电耦接至第六输入端IN6的源极以及电耦接至节点14的漏极。对每个第一至第(N-1)级Sj(j＝1，…，N-1)来说，第七输入端IN7电耦接至下一级(也就是第j+1级Sj+1)的第二输出端O1(j+1)，用以接收第j+1级的输出信号。
晶体管M1-M15的至少一者较佳为包括场效应晶体管TFT。其它种类的TFTs亦可用以实现本发明。
图3所示的波形图用以解释移位寄存器的操作程序。
参照图1，多个级{Sj}电串接，第一级S1的第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲SP与第i级Si(i＝2，3，…，N)的第五输入端IN5，第i级Si电耦接至前一级Si-1的第二输出端O2，用以接收对应的输出信号。例如，第二级S2的第五输入端IN5电耦接至前一级(也就是第一级S1)的第二输出端O2，用以接收第一级S1的输出信号。
图3显示根据本发明实施例所述的移位寄存器的输入与输出信号于第一、第二以及第三级S1，S2与S3时的时序图。V0(1)，V0(2)与V0(3)分别代表来自第一、第二以及第三级S1，S2与S3的输出电压(信号)。V5(1)，V7(1)与V8(1)为分别对应至第一级S1的节点5，7与8的电压。V5(2)与V5(3)为分别对应至第二级S2与第三级S3的节点5的电压。起始脉冲表示为SP。第一至第四时钟信号分别表示为CLK1，CLK2，XCLK1与XCLK2。如图3所示，第一时钟信号CLK1的频率大于第二时钟信号CLK2的频率。第一时钟信号CLK1的频率与第三时钟信号XCLK1的频率相同，而第一时钟信号CLK1的相位与第三时钟信号XCLK1的相位反相。第二时钟信号CLK2的频率与第四时钟信号XCLK2的频率相同，而第二时钟信号CLK2的相位与第四时钟信号XCLK2的相位反相。根据本发明一实施例，对于具有画面速率为75兆赫的17时LCD面板来说，脉冲宽度为12.5微秒的第一时钟信号CLK1与第三时钟信号XCLK1，以及脉冲宽度不小于N倍的13.3毫秒的第二时钟信号CLK2与第四时钟信号XCLK2可用以实现本发明，其中N为级的总数。
在操作时，第一至第四时钟信号CLK1，CLK2，XCLK1与XCLK2以及起始脉冲SP可为同步的。第一至第四时钟信号CLK1，CLK2，XCLK1与XCLK2供电至每一级，而起始脉冲SP仅供电至第一级S1。如图3所示，在第一时区t1期间，起始脉冲SP具有高电压，其分别与高电压的第二时钟信号CLK2与第三时钟信号XCLK1以及低电压的第一时钟信号CLK1与第四时钟信号XCLK2同步。在第一级S1中，第一至第五输入端IN至IN5分别接收第一至第四时钟信号CLK1，CLK2，XCLK1与XCLK2以及起始脉冲SP。如此一来，晶体管M1，M3与M8经由高电压的起始脉冲信号SP而导通。接下来，高电压的起始脉冲信号SP供电至节点5，因此将节点5预充电为具有高电压的信号V5(1)，且通过第六输入端IN6将节点7的电压信号V7(1)与节点8的电压信号V8(1)放电为接地电压，如此一来于第一时区t1期间，电压信号V7(1)与V8(1)具有低电压。同时，预充电至节点5的高电压信号V5(1)将晶体管M10与M13导通，因此将第一时钟信号CLK1的低电压供电至第一与第二输出端O1与O2。如此一来，于第一时区t1期间的输出信号V0(1)为低电压。再者，晶体管M6以及M7与晶体管M15会分别被高电压的第二与第三时钟信号CLK2与XCLK1导通。由于在第一时区t1期间，第四时钟信号XCLK2具有低电压，因此晶体管M2以及M11处于不导通状态。
在第二级S2中，第一级S1的低电压输出信号V0(1)在第一时区t1期间输入至第二级S2的第五输入端IN5。第一至第四输入端IN1至IN4分别接收第三、第四、第一与第二时钟信号XCLK1，XCLK2，CLK1与CLK2。这些信号导致第二级S2于第一时区t1期间输出低电压的输出信号V0(2)。因此，第三级至第N级亦输出低电压的输出信号。
在第二时区t2期间，起始脉冲信号SP与低电压反相，而第一时钟信号CLK1具有高电压。因此，在第一级S1中，晶体管M1，M3与M8通过低电压的起始脉冲信号SP而导通。然而，晶体管M12与M13仍通过节点5的电压信号V5(1)而导通，因此将第一时钟信号CLK1的高电压传送至第一输出端O1与第二输出端O2，使得第二时区t2期间的输出电压V0(1)为高电压。同时，节点5的电压信号V5(1)被激活为高电压电平。再者，晶体管M6通过第二时钟信号CLK2的高电压而导通，使得节点7的电压信号V7(1)通过第六输入端IN6放电至接地电压VSS。第二时钟信号CLK2的高电压亦导通晶体管M7，因此将节点9充电为高电压。此外，位于第一输出端O1的高电压输出信号V0(1)导通晶体管M9。因此，位于节点8(或节点9)处的电压信号V8(1)通过第六输入端IN6放电至接地电压VSS。
在第二级S2中，第二时区t2中的第一级S1的高电压输出信号V0(1)通过第五输入端IN5输入至第二级S2，因此导通晶体管M1，M3与M8。因此，第二时区t2中的第一级S1的高电压输出信号V0(1)供电至第二级S2的节点5，因此将第二级S2的节点5预充电至具有高电压的信号V5(2)。同时，高电压信号V5(2)预充电至节点5而导通第二级S2的晶体管M10与M13，因此导致低电压第三时钟信号XCLK1传送至第一输出端O1与第二输出端O2，使得第二时区t2中第二级S2的输出信号V0(2)为低电压。第二时区t2中低电压输出信号V0(2)输入至第三级S3，使得第二时区t2的第三级S3输出低电压输出信号V0(3)。第二时区t2的第四级至第N级亦输出低电压输出信号，诸如此类。
在第三时区t3期间，起始脉冲信号SP仍为低电压，而第一时钟信号CLK1与第三时钟信号XCLK1分别为低电压与高电压的反相。因此，在第一级S1中，输出信号V0(1)仍为低电压。晶体管M14通过第二级S2的高电压输出信号V0(2)而导通，如此一来节点14的电压信号通过第六输入端IN6放电至接地电压VSS而使晶体管M9为不导通。同时，晶体管M7仍通过高电压的第二时钟信号CLK2而导通，因此将节点8与节点9充电至高电压。因此，在第三时区t3的节点8的电压信号V8(1)为高电压。高电压电压信号V8(1)导通晶体管M10，使得节点10的电压信号与节点5的V5(1)通过第六输入端IN6放电至接地电压VSS。对节点7来说，由于晶体管M2仍通过低电压的第四时钟信号XCLK2而不导通，因此电压信号V7(1)仍为低电压。
第二级S2中，第一输入端IN1接收高电压的第三时钟信号XCLK1，且第五输入端IN5接收第一级S1的低电压输出信号V0(1)。因此，晶体管M1，M3与M8通过低电压的输出信号V0(1)而不导通。然而，晶体管M12与M13仍通过节点5的电压信号V5(2)而导通，因此将高电压的第三时钟信号XCLK1传送至第一输出端O1与第二输出端O2，使得第三时区t3的输出信号V0(2)为高电压。同时，节点5的电压信号V5(2)激活为较高的电压电平。
第三级S3中，第一输入端IN1接收低电压的第一时钟信号CLK1，而第五输入端IN5接收第二级S2的高电压输出信号V0(2)。因此，高电压输出信号V0(2)导通晶体管M1并且供电至节点5，因此将节点5预充电至具有高电压的信号V5(3)。同时，预充电至节点5的高电压信号V5(3)导通晶体管M10与M13，因此将低电压第一时钟信号CLK1供电至第一输出端O1与第二输出端O2，使得第三时区t3的输出信号V0(3)为低电压。
如上所述，根据本发明实施例所述的移位寄存器的每一级连续地将起始脉冲SP偏移一个扫描期间(scanning period)。为了这个目的，连续地致能移位寄存器的N个输出线并且更连续地驱动LCD面板的栅极线Gate1，Gate2，…，Gate N。
图4显示根据本发明实施例所述的移位寄存器中第九级的输出信号490的仿真结果。在仿真时，假设第一与第四时钟信号CLK1 410与XCLK2 440的频率为40千兆赫(KHz)与37.5兆赫(Hz)，并假设起始脉冲SP 401的频率为75兆赫，起始脉冲SP 401的脉冲宽度为10微秒。仿真结果清楚的显示第九级的输出信号490的电压从起始脉冲SP开始偏移了九倍的起始脉冲SP的脉冲宽度。
另一方面，本发明提供移位寄存器，具有提供装置，用以提供具有第一频率f1的第一时钟信号对CLK1与CLK2以及具有第二频率f2的第二时钟信号对XCLK1与XCLK2；以及发生装置，用以产生响应起始脉冲信号、第一时钟信号对CLK1与XCLK1以及第二时钟信号对CLK2与XCLK2的多个信号，其中每个所述多个信号连续地从起始脉冲信号开始偏移。第一频率f1较佳为大于第二频率f2。对第一时钟信号对CLK1与XCLK1来说，时钟信号CLK1的相位为时钟信号XCLK1的反相。对第二时钟信号对CLK2与XCLK2来说，时钟信号CLK2的相位为时钟信号XCLK2的反相。
提供装置包括延迟相位时钟信号发生器。发生装置包括多个级。每一级具有第一至第五输入端IN1至IN5，用以接收第一时钟信号对CLK1与XCLK1、第二时钟信号对CLK2与XCLK2以及输入信号中的一者。每一级还包括第一输出端O1以及第二输出端O2。第一输出端O1用以输出响应时钟信号CLK1，CLK2，XCLK1与XCLK2以及输入信号的栅极驱动信号；而第二输出端O2用以输出具有频率与相位相同于栅极驱动信号的频率与相位的输出信号。多个级电串接，如此一来第一级的第五输入端IN5电耦接至起始脉冲输入线115，用以接收起始脉冲信号；而其它多个级的第五输入端IN5电耦接至前一级的第二输出端O2，用以接收第二输出端O2的输出信号。
另一方面，本发明有关于驱动移位寄存器的方法，移位寄存器具有电串接的多个级{Sj}(j＝1，2，…，N，N为正整数)。在一实施例中，方法包括下列步骤：提供起始脉冲SP至第一级，提供具有第一频率f1的第一时钟信号对CLK1与XCLK1至多个级{Sj}，提供具有第二频率f2的第二时钟信号对CLK2与XCLK2至多个级{Sj}，其中第二频率f2不同于第一频率f1，产生响应起始脉冲信号、第一时钟信号对CLK1与XCLK1以及第二时钟信号对CLK2与XCLK2的多个信号，其中每个所述多个信号连续地从起始脉冲信号开始偏移。在一实施例中，第一频率f1大于第二频率f2。对第一时钟信号对CLK1与XCLK1来说，时钟信号CLK1的相位为时钟信号XCLK1的相位的反相。对第二时钟信号对CLK2与XCLK2来说，时钟信号CLK2的相位为时钟信号XCLK2的相位的反相。
以上为根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多个可应用的发明概念，所公开的特定实施例仅是说明达成以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (16)

1.一种移位寄存器，包括：
a.一起始脉冲输入线，用以提供一起始脉冲；
b.一第一信号线，用以提供一第一时钟信号；
c.一第二信号线，用以提供一第二时钟信号；
d.一第三信号线，用以提供一第三时钟信号；
e.一第四信号线，用以提供一第四时钟信号；以及
f.多个级{Sj}，j＝1，2，…，N，N为一正整数，其中所述第j级Sj包括：
(i).一第一至第四输入端，其中当j为奇数时，所述第一至第四输入端分别电耦接至所述第一、第二、第三以及第四信号线，用以分别接收所述第一、第二、第三以及第四时钟信号，且当j为偶数时，所述第一至第四输入端分别电耦接至所述第三、第四、第一以及第二信号线，用以分别接收所述第三、第四、第一以及第二时钟信号；
(ii)一第五输入端，用以接收一输入信号；
(iii)一第一输出端，电耦接至对应的一栅极线，用以提供一栅极驱动信号至响应所述输入信号以及所述第一至第四时钟信号的所述栅极，其中所述栅极驱动信号从所述输入信号开始偏移；以及
(iv)一第二输出端，用以提供具有一频率与一相位相同于所述栅极驱动信号的频率与相位的一输出信号；
其中多个级{Sj}电串接，如此一来所述第一级S1的所述第五输入端电耦接至所述起始脉冲输入线，用以接收所述起始脉冲，且所述第i级Si(i＝2，3，…，N)的所述第五输入端电耦接至所述第i-1级Si-1的所述第二输出端，用以接收对应于所述第二输出端的一输出信号。
2.如权利要求1所述的移位寄存器，其中每个所述第一至第四时钟信号以频率与相位为特征，其中所述第一时钟信号的频率与所述第三时钟信号的频率为相同，且所述第一时钟信号的相位与所述第三时钟信号的相位为反相，且其中所述第二时钟信号的频率与所述第四时钟信号的频率为相同，且所述第二时钟信号的相位与所述第四时钟信号的相位为反相。
3.如权利要求2所述的移位寄存器，其中所述第一时钟信号的频率大于所述第二时钟信号的频率。
4.如权利要求1所述的移位寄存器，还包括一参考线，用以提供一供电电压至所述第j级Sj，j＝1，2，…，N。
5.如权利要求4所述的移位寄存器，其中所述第j级Sj(j＝1，2，…，N)还包括一第六输入端，电耦接至所述参考线，用以接收所述供电电压。
6.如权利要求5所述的移位寄存器，其中所述第j级Sj还包括：
a.一输入晶体管M1，具有电耦接至所述第五输入端的一栅极，电耦接至一节点1的一源极以及电耦接至一节点5的一漏极，其中所述节点1电耦接至所述第五输入端；
b.一第一放电晶体管M5，具有电耦接至一节点4的一栅极，电耦接至所述第六输入端的一源极以及电耦接至所述节点5的一漏极；
c.一第一放电控制电路，包括多个晶体管M2，M3，M4与M6，每个所述晶体管M2，M3，M4与M6皆具有栅极、源极与漏极，
其中所述晶体管M2的栅极与漏极电耦接至所述第四输入端，且所述晶体管M2的源极电耦接至一节点7；
其中所述晶体管M3的栅极、源极与漏极分别电耦接至所述节点1、所述第六输入端以及所述节点7；
其中所述晶体管M4的栅极、源极与漏极分别电耦接至一节点14、所述第六输入端以及一节点6，且所述节点6电耦接至所述节点7与节点4；以及
其中所述晶体管M6的栅极、源极与漏极分别电耦接至所述第二输入端、所述第六输入端以及所述节点4；
d.一第二放电控制电路，包括多个晶体管M7，M8，M9与M11，每个所述晶体管M7，M8，M9与M11皆具有栅极、源极与漏极，
其中所述晶体管M7的栅极与漏极电耦接至所述第二输入端，且所述晶体管M7的源极电耦接至一节点9；
其中所述晶体管M8的栅极、源极与漏极分别电耦接至所述节点1、所述第六输入端以及所述节点9；
其中所述晶体管M9的栅极、源极与漏极分别电耦接至所述节点14、所述第六输入端以及一节点8，其中所述节点8电耦接至所述节点9；以及
其中所述晶体管M11的栅极、源极与漏极分别电耦接至所述第四输入端IN4、所述第六输入端以及一节点11，其中所述节点11电耦接至所述节点9；
e.一第二放电晶体管M10，具有电耦接至所述节点8的栅极，电耦接至所述第六输入端的源极以及电耦接至一节点10的漏极，其中所述节点10电耦接至所述节点5；
f.一拉高晶体管M13，具有电耦接至所述节点10的栅极，电耦接至一节点15的源极以及电耦接至一节点13的漏极，其中所述节点15电耦接至所述节点14与所述第一输出端，且所述节点13电耦接至所述第一输入端；
g.一晶体管M12，具有电耦接至所述节点10的栅极，电耦接至所述第二输出端的源极以及电耦接至所述节点13的漏极；以及
h.一晶体管M15，具有电耦接至所述第三输入端的栅极，电耦接至所述节点15的源极以及电耦接至所述第六输入端的漏极。
7.如权利要求6所述的移位寄存器，其中所述第j级Sj(j＝1，2，…，N)还包括：
a.一第七输入端；以及
b.一晶体管M14，具有电耦接至所述第七输入端的栅极，电耦接至所述第六输入端的源极以及电耦接至所述节点14的漏极。
8.如权利要求7所述的移位寄存器，其中对所述第i级Si(j＝1，2，…，N-1)来说，所述第i级Si的所述第七输入端用以接收下一级Si+1的一输出信号。
9.如权利要求7所述的移位寄存器，其中所述晶体管M1至M15中的至少一者包括一场效应薄膜晶体管。
10.如权利要求6所述的移位寄存器，其中所述拉高晶体管M13可由所述第一时钟信号所控制。
11.如权利要求10所述的移位寄存器，其中所述第一放电控制电路与所述第二放电控制电路可由所述第二时钟信号所控制。
12.一种移位寄存器，包括：
a.一提供装置，用以提供具有一第一频率f1的一第一时钟信号对CLK1与XCLK1，以及提供具有一第二频率f2的一第二时钟信号对CLK2与XCLK2，其中所述第二频率f2不同于所述第一频率f1；以及
b.一发生装置，用以产生响应一起始脉冲信号、所述第一时钟信号对CLK1与XCLK1以及所述第二时钟信号对CLK2与XCLK2的多个信号，其中每个所述多个信号连续地从所述起始脉冲信号开始偏移。
13.如权利要求12所述的移位寄存器，其中所述第一频率f1大于所述第二频率f2。
14.如权利要求12所述的移位寄存器，其中所述时钟信号CLK1的相位为所述时钟信号XCLK1的相位的反相。
15.如权利要求12所述的移位寄存器，其中所述时钟信号CLK2的相位为所述时钟信号XCLK2的相位的反相。
16.如权利要求12所述的移位寄存器，其中所述提供装置包括一延迟相位时钟信号发生器。
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