CN101567219B - 一种用于液晶显示的移位寄存器及栅极驱动电路 - Google Patents

Abstract

本发明公开一种用于液晶显示的移位寄存器及栅极驱动电路，所述移位寄存器包括：第一薄膜晶体管至第六薄膜晶体管、第一逻辑单元、第二逻辑单元和电容，其中，第一逻辑单元用于当第一时钟信号输入端为高电平，信号输出端为低电平时，控制起下拉作用的第三薄膜晶体管打开；第二逻辑单元用于当第二时钟信号输入端为高电平、输入信号端为低电平时，控制第四薄膜晶体管打开。所述栅极驱动电路中，最后一行移位寄存器的复位信号输入端连接复位电路，其他行移位寄存器的复位信号为下一行移位寄存器的输出。采用本发明提出的移位寄存器及栅极驱动电路，能够提高移位寄存器的稳定性、延长移位寄存器的工作寿命、避免液晶显示的选行错误。

Description

一种用于液晶显示的移位寄存器及栅极驱动电路

技术领域

本发明涉及液晶显示技术，具体涉及一种用于液晶显示的移位寄存器及栅极驱动电路。

背景技术

液晶显示作为平板显示与大屏幕显示的一项重要技术，目前发展最快，应用最广，成为电子信息产业的支柱性产业之一，受到普遍关注与重视。液晶显示器一般由水平和垂直两个方向排列的像素矩阵构成，液晶显示器进行显示时，通过栅极驱动电路产生栅极输入信号，从第一行到最后一行依次扫描各行像素。

图1为现有技术液晶显示器栅极驱动电路原理图，如图1所示，栅极驱动电路由若干移位寄存器组成，每行像素的栅极输入对应一个移位寄存器，第一行移位寄存器的信号输入端连接帧起始信号输入端Stvp，第n行移位寄存器的信号输入端连接为第n-1行移位寄存器的信号输出端，其中，n＝2，3...，N，这里，N为液晶显示器像素矩阵的行数。

美国专利5222082介绍了驱动栅极驱动电路中的移位寄存器，可以用于液晶显示。图2为美国专利5222082中移位寄存器的结构示意图，如图2所示，该移位寄存器主要由六个薄膜晶体管T201～T206构成，CLK和CLKb分别为第一时钟信号输入端和第二时钟信号输入端，INPUT为信号输入端，VDD为高电压信号输入端，VSS为低电压信号输入端，其中，CLK和CLKb输入的时钟信号位相相反。

图3为图2所示移位寄存器的输入输出时序图，选择图3所示时序图中的一部分并将其划分为五个阶段如下：

阶段A3：信号输入端INPUT为高电平，薄膜晶体管T206和薄膜晶体管 T204导通，结点PU处通过薄膜晶体管T206充电为高电平，薄膜晶体管T201导通；第二时钟信号输入端CLKb为高电平，薄膜晶体管T203导通，由于薄膜晶体管T204也导通且薄膜晶体管T204的源极与低电压信号输入端VSS连接，所以结点PD处为低电平，薄膜晶体管T202和薄膜晶体管T205截止；薄膜晶体管T201虽然导通，但其漏极连接的第一时钟信号输入端CLK为低电平，因此信号输出端OUTPUT输出低电平。

阶段B3：信号输入端INPUT为低电平，薄膜晶体管T206和薄膜晶体管T204截止；第二时钟信号输入端CLKb为低电平，薄膜晶体管T203截止；结点PD仍保持低电平，薄膜晶体管T202和薄膜晶体管T205截止；第一时钟信号输入端CLK为高电平，结点PU处的电压继续升高，薄膜晶体管T201保持导通，信号输出端OUTPUT输出高电平。

阶段C3：信号输入端INPUT为低电平，薄膜晶体管T206和薄膜晶体管T204截止；第二时钟信号输入端CLKb为高电平，薄膜晶体管T203导通，结点PD为高电平，进一步使薄膜晶体管T202和薄膜晶体管T205导通，由于薄膜晶体管T205的源极与低电压信号输入端VSS连接，所以结点PU为低电平，薄膜晶体管T201截止；又由于薄膜晶体管T202的源极与低电压信号输入端VSS连接，所以信号输出端OUTPUT输出低电平。

阶段D3：信号输入端INPUT为低电平，薄膜晶体管T206和薄膜晶体管T204截止；第二时钟信号输入端CLKb为低电平，薄膜晶体管T203截止；结点PD保持高电平，薄膜晶体管T202和薄膜晶体管T205导通，由于薄膜晶体管T205的源极与低电压信号输入端VSS连接，所以结点PU为低电平，薄膜晶体管T201截止；又由于薄膜晶体管T202的源极与低电压信号输入端VSS连接，所以信号输出端OUTPUT保持低电平。

阶段E3：信号输入端INPUT为低电平，薄膜晶体管T206和薄膜晶体管T204截止；第二时钟信号输入端CLKb为高电平，薄膜晶体管T203导通；结点PD为高电平，薄膜晶体管T202和薄膜晶体管T205导通，由于薄膜晶体管T205的源极与低电压信号输入端VSS连接，所以结点PU为低电平，薄膜晶体 管T201截止；又由于薄膜晶体管T202的源极与低电压信号输入端VSS连接，所以信号输出端OUTPUT保持低电平。

但是，将图2所示的移位寄存器应用到液晶显示器的栅极驱动电路中时，对于输出低电平的情况，移位寄存器很容易受CLK的影响而产生噪声，从而影响移位寄存器的稳定性及栅极驱动电路选行的准确性。

并且，在液晶显示器的一个扫描周期中，由于各个行大部分的时间是不被扫描的，也就是说，每个移位寄存器中薄膜晶体管T202和薄膜晶体管T205的栅极在大部分的时间里需要加大于薄膜晶体管阈值的偏置电压，以保持薄膜晶体管T202和薄膜晶体管T205导通，例如，液晶显示器的像素矩阵包含800行像素，一个移位寄存器控制一行薄膜晶体管，则每个移位寄存器在液晶显示器显示一帧图像的时间为T内，只有T/800的时间处于工作状态，即其余时间薄膜晶体管T202和薄膜晶体管T205的栅极需要承受大于薄膜晶体管阈值的偏置电压，以保证移位寄存器输出低电平。

但是，薄膜晶体管的栅极如果长期承受偏置电压，则会使薄膜晶体管的阈值电压偏移，从而影响移位寄存器的寿命。例如，薄膜晶体管原阈值电压为4V，当加在栅极的电压为5V时，薄膜晶体管导通，移位寄存器输出低电平；但如果所述薄膜晶体管由于阈值电压发生移动使其阈值电压增大为6V，那么，同样加5V的电压在薄膜晶体管的栅极时，本应导通的薄膜晶体管此时不会导通，进而会使移位寄存器输出高电平，造成选行错误。

发明内容

有鉴于此，本发明的主要目的在于提供一种用于液晶显示的移位寄存器，能提高移位寄存器的稳定性，延长移位寄存器的工作寿命，避免液晶显示的选行错误。

为达到上述目的，本发明的技术方案是这样实现的：

一种用于液晶显示的移位寄存器，所述移位寄存器包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接 有电容，源极还连接信号输出端；

第二薄膜晶体管，其栅极连接复位信号输入端，源极连接低电压信号输入端，漏极连接所述第一薄膜晶体管的源极；

第三薄膜晶体管，其漏极连接所述第二薄膜晶体管的漏极，源极连接所述第二薄膜晶体管的源极；

第四薄膜晶体管，其源极连接所述第三薄膜晶体管的源极；

第五薄膜晶体管，其栅极连接复位信号输入端，源极连接所述第四薄膜晶体管的源极，漏极连接所述第四薄膜晶体管的漏极；

第六薄膜晶体管，其栅极和漏极连接信号输入端，源极连接所述第五薄膜晶体管的漏极，源极还连接所述第一薄膜晶体管的栅极；

第一逻辑单元，其第一输入端连接第一时钟信号输入端，第二输入端连接信号输出端，输出端连接所述第三薄膜晶体管的栅极；用于在第一时钟信号输入端为高电平、信号输出端为低电平时，控制第三薄膜晶体管打开；

第二逻辑单元，其第一输入端连接第二时钟信号输入端，第二输入端连接信号输入端，输出端连接所述第四薄膜晶体管的栅极；用于在第二时钟信号输入端为高电平、输入信号端为低电平时，控制第四薄膜晶体管打开。

所述第一逻辑单元为：由一个非门和一个输入形成的与门，所述第一逻辑单元中非门的输入端为第一逻辑单元的第二输入端；

所述第二逻辑单元为：由一个非门和另一个输入形成的与门，所述第二逻辑单元中非门的输入端为第二逻辑单元的第二输入端。

所述第一时钟信号输入端和第二时钟信号输入端输入的时钟信号位相相反。

一种液晶显示器的栅极驱动电路，每行栅极输入对应一个移位寄存器，第一行移位寄存器的信号输入端连接帧起始信号输入端，其他行移位寄存器的信号输入端连接上一行移位寄存器的信号输出端；最后一行移位寄存器的复位信号输入端连接复位电路，其他行移位寄存器的复位信号输入端连接下一行移位寄存器的信号输出端。

所述移位寄存器包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接有电容，源极还连接信号输出端；

第二薄膜晶体管，其栅极连接复位信号输入端，源极连接低电压信号输入端，漏极连接所述第一薄膜晶体管的源极；

第三薄膜晶体管，其漏极连接所述第二薄膜晶体管的漏极，源极连接所述第二薄膜晶体管的源极；

第四薄膜晶体管，其源极连接所述第三薄膜晶体管的源极；

第五薄膜晶体管，其栅极连接复位信号输入端，源极连接所述第四薄膜晶体管的源极，漏极连接所述第四薄膜晶体管的漏极；

第六薄膜晶体管，其栅极和漏极连接信号输入端，源极连接所述第五薄膜晶体管的漏极，源极还连接所述第一薄膜晶体管的栅极；

第一逻辑单元，其第一输入端连接第一时钟信号输入端，第二输入端连接信号输出端，输出端连接所述第三薄膜晶体管的栅极；用于在第一时钟信号输入端为高电平、信号输出端为低电平时，控制第三薄膜晶体管打开；

第二逻辑单元，其第一输入端连接第二时钟信号输入端，第二输入端连接信号输入端，输出端连接所述第四薄膜晶体管的栅极；用于在第二时钟信号输入端为高电平、输入信号端为低电平时，控制第四薄膜晶体管打开。

所述第一逻辑单元为：由一个非门和一个输入形成的与门，所述第一逻辑单元中非门的输入端为第一逻辑单元的第二输入端；

所述第二逻辑单元为：由一个非门和另一个输入形成的与门，所述第二逻辑单元中非门的输入端为第二逻辑单元的第二输入端。

所述第一时钟信号输入端和第二时钟信号输入端输入的时钟信号位相相反。

本发明提出的用于液晶显示的移位寄存器及栅极驱动电路，移位寄存器中起下拉作用的两个薄膜晶体管在移位寄存器需要输出低电平时轮流导通，如此，能提高移位寄存器的稳定性，并有效防止移位寄存器和栅极驱动电路中的各薄膜晶体管产生大的阈值电压偏移，从而延长了移位寄存器的工作寿命，避免液晶显示的选行错误。

附图说明

图1为现有技术液晶显示器栅极驱动电路原理图；

图2为美国专利5222082中移位寄存器的结构示意图；

图3为图2所示移位寄存器的输入输出时序图；

图4为本发明液晶显示器栅极驱动电路原理图；

图5为本发明移位寄存器的结构示意图；

图6为本发明移位寄存器的输入输出时序图。

具体实施方式

本发明的基本思想是：通过有效防止移位寄存器和栅极驱动电路中的各薄膜晶体管产生大的阈值电压偏移，从而延长移位寄存器的工作寿命，并避免液晶显示的选行错误。

下面结合具体实施例及附图对本发明作进一步详细说明。

图4为本发明液晶显示器栅极驱动电路原理图，如图4所示，本发明栅极驱动电路由若干移位寄存器组成，每行像素的栅极输入对应一个移位寄存器，如果液晶显示器像素矩阵包含N行像素，则栅极驱动电路中第一行移位寄存器的信号输入端连接帧起始信号输入端Stvp，第m行移位寄存器的信号输入端连接第m-1行移位寄存器的信号输出端，其中，m＝2，3...，N；

第N行移位寄存器的复位信号输入端连接复位电路，第n行移位寄存器的复位信号输入端连接第n+1行移位寄存器的信号输出端，其中，n＝1，2...，N-1。

图5为本发明移位寄存器的结构示意图，如图5所示，本发明的移位寄存器主要由六个薄膜晶体管T501～T506、一个电容C和两个逻辑单元构成。CLK和CLKb分别为第一时钟信号输入端和第二时钟信号输入端，INPUT为信号输入端，RET为复位信号输入端，VSS为低电压信号输入端。

具体地，薄膜晶体管T501的漏极连接第一时钟信号输入端CLK，栅极和源极之间连接有电容C，源极还连接信号输出端OUTPUT；其中，电容C可用于调整输出晶体管的栅极电位，控制薄膜晶体管T501的导通及移位寄存器的输出电平。

薄膜晶体管T502的栅极连接复位信号输入端RET，源极连接低电压信号输入端VSS，漏极连接薄膜晶体管T501的源极；

薄膜晶体管T503的漏极连接薄膜晶体管T502的漏极，源极连接薄膜晶体管T502的源极；

薄膜晶体管T504的源极连接薄膜晶体管T503的源极；

薄膜晶体管T505的栅极连接复位信号输入端RET，源极连接薄膜晶体管T504的源极，漏极连接薄膜晶体管T504的漏极；

薄膜晶体管T506的栅极和漏极连接信号输入端INPUT，源极连接薄膜晶体管T505的漏极，源极还连接薄膜晶体管T501的栅极；

逻辑单元1为由一个非门和一个输入形成的与门1，与门1中非门的输入端连接信号输出端OUTPUT，该一个输入端连接第一时钟信号输入端CLK，输出端连接薄膜晶体管T503的栅极；

逻辑单元2为由一个非门和另一个输入形成的与门2，与门2中非门的输入端连接信号输入端INPUT，另一个输入端连接第二时钟信号输入端CLKb，输出端连接薄膜晶体管T504的栅极。

这里，与门1用于在第一时钟信号输入端CLK为高电平、信号输出端OUTPUT为低电平时，控制薄膜晶体管T503打开；与门2用于在第二时钟信号输入端CLKb为高电平、信号输入端INPUT为低电平时，控制薄膜晶体管T504打开。

图6为本发明移位寄存器的输入输出时序图，选择图6所示时序图中的一部分并将其划分为五个阶段如下：

阶段A6：信号输入端INPUT为高电平，薄膜晶体管T506导通，由于薄膜晶体管T506的漏极连接信号输入端INPUT为高电平，所以结点G处输出高电 平，薄膜晶体管T501导通；复位信号输入端RET为低电平，薄膜晶体管T502和薄膜晶体管T505截止；信号输入端INPUT为高电平，与门2输出低电平，薄膜晶体管T504截止；又由于第一时钟信号输入端CLK为低电平，与门1也输出低电平，薄膜晶体管T503截止。本阶段中，虽然薄膜晶体管T501导通，但是由于第一时钟信号输入端CLK为低电平，所以移位寄存器的信号输出端OUTPUT为低电平。

阶段B6：信号输入端INPUT为低电平，薄膜晶体管T506截止；复位信号输入端RET为低电平，薄膜晶体管T502和薄膜晶体管T505截止；第一时钟信号输入端CLK为高电平，通过连接于薄膜晶体管T501栅极与源极之间的电容C向结点G耦合，使结点G的电压继续升高，保持薄膜晶体管T501导通，信号输出端OUTPUT为高电平。

由于第二时钟信号输入端CLKb为低电平，与门2输出低电平，薄膜晶体管T504截止；又由于信号输出端OUTPUT为高电平，与门1也输出低电平，薄膜晶体管T503截止。

阶段C6：信号输入端INPUT为低电平，薄膜晶体管T506截止；复位信号输入端RET为高电平，薄膜晶体管T502和薄膜晶体管T505导通；第一时钟信号输入端CLK为低电平，与门1输出端为低电平，薄膜晶体管T503截止；第二时钟信号输入端CLKb为高电平，且信号输入端为低电平，所以与门2输出端为高电平，薄膜晶体管T504导通；由于薄膜晶体管T505和薄膜晶体管T504的源极连接低电压信号输入端VSS，所以结点G为低电平，薄膜晶体管T501截止；又由于薄膜晶体管T502的源极连接低电压信号输入端VSS，所以信号输出端OUTPUT为低电平。

阶段D6：信号输入端INPUT为低电平，薄膜晶体管T506截止；复位信号输入端RET为低电平，薄膜晶体管T502和薄膜晶体管T505截止；由于第二时钟信号输入端CLKb为低电平，与门2输出端为低电平，薄膜晶体管T504截止；第一时钟信号输入端CLK为高电平，且信号输出端OUTPUT为低电平，所以与门1输出端为高电平，薄膜晶体管T503导通，由于薄膜晶体管T503的 源极连接低电压信号输入端VSS，所以信号输出端OUTPUT保持低电平。

阶段E6：信号输入端INPUT为低电平，薄膜晶体管T506截止；复位信号输入端RET为低电平，薄膜晶体管T502和薄膜晶体管T505截止；由于第一时钟信号输入端CLK为低电平，与门1输出端为低电平，薄膜晶体管T503截止；又由于第二时钟信号输入端CLKb高电平，且信号输入端INPUT为低电平，所以与门2输出端为高电平，薄膜晶体管T504导通，由于薄膜晶体管T504的源极连接低电压信号输入端VSS，所以结点G保持低电平，信号输出端OUTPUT也保持低电平。

这里，对于液晶显示领域的薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。

由实施例可以看出，本发明移位寄存器中起下拉作用的薄膜晶体管T503和T504在移位寄存器需要输出低电平时轮流导通，并不像现有技术中美国专利5222082中介绍的移位寄存器那样，绝大多数时间都承受偏置电压的作用，所以，本发明提出的移位寄存器及栅极驱动电路，能够有效防止移位寄存器和栅极驱动电路中的各薄膜晶体管产生大的阈值电压偏移，从而延长了移位寄存器的工作寿命，避免液晶显示的选行错误。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (6)

1.一种用于液晶显示的移位寄存器，其特征在于，所述移位寄存器包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接有电容，源极还连接信号输出端；

第二薄膜晶体管，其栅极连接复位信号输入端，源极连接低电压信号输入端，漏极连接所述第一薄膜晶体管的源极；

第三薄膜晶体管，其漏极连接所述第二薄膜晶体管的漏极，源极连接所述第二薄膜晶体管的源极；

第四薄膜晶体管，其源极连接所述第三薄膜晶体管的源极；

第五薄膜晶体管，其栅极连接复位信号输入端，源极连接所述第四薄膜晶体管的源极，漏极连接所述第四薄膜晶体管的漏极；

第六薄膜晶体管，其栅极和漏极连接信号输入端，源极连接所述第五薄膜晶体管的漏极，源极还连接所述第一薄膜晶体管的栅极；

第一逻辑单元，其第一输入端连接第一时钟信号输入端，第二输入端连接信号输出端，输出端连接所述第三薄膜晶体管的栅极；用于在第一时钟信号输入端为高电平、信号输出端为低电平时，控制第三薄膜晶体管打开；

第二逻辑单元，其第一输入端连接第二时钟信号输入端，第二输入端连接信号输入端，输出端连接所述第四薄膜晶体管的栅极；用于在第二时钟信号输入端为高电平、输入信号端为低电平时，控制第四薄膜晶体管打开。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一逻辑单元为：由一个非门和一个输入形成的与门，所述第一逻辑单元中非门的输入端为第一逻辑单元的第二输入端；

所述第二逻辑单元为：由一个非门和另一个输入形成的与门，所述第二逻辑单元中非门的输入端为第二逻辑单元的第二输入端。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号输入端和第二时钟信号输入端输入的时钟信号位相相反。

4.一种液晶显示器的栅极驱动电路，其特征在于，每行栅极输入对应一个移位寄存器，第一行移位寄存器的信号输入端连接帧起始信号输入端，其他行移位寄存器的信号输入端连接上一行移位寄存器的信号输出端；最后一行移位寄存器的复位信号输入端连接复位电路，其他行移位寄存器的复位信号输入端连接下一行移位寄存器的信号输出端；

所述移位寄存器包括：

第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接有电容，源极还连接信号输出端；

第二薄膜晶体管，其栅极连接复位信号输入端，源极连接低电压信号输入端，漏极连接所述第一薄膜晶体管的源极；

第三薄膜晶体管，其漏极连接所述第二薄膜晶体管的漏极，源极连接所述第二薄膜晶体管的源极；

第四薄膜晶体管，其源极连接所述第三薄膜晶体管的源极；

第五薄膜晶体管，其栅极连接复位信号输入端，源极连接所述第四薄膜晶体管的源极，漏极连接所述第四薄膜晶体管的漏极；

第六薄膜晶体管，其栅极和漏极连接信号输入端，源极连接所述第五薄膜晶体管的漏极，源极还连接所述第一薄膜晶体管的栅极；

第一逻辑单元，其第一输入端连接第一时钟信号输入端，第二输入端连接信号输出端，输出端连接所述第三薄膜晶体管的栅极；用于在第一时钟信号输入端为高电平、信号输出端为低电平时，控制第三薄膜晶体管打开；

第二逻辑单元，其第一输入端连接第二时钟信号输入端，第二输入端连接信号输入端，输出端连接所述第四薄膜晶体管的栅极；用于在第二时钟信号输入端为高电平、输入信号端为低电平时，控制第四薄膜晶体管打开。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一逻辑单元为：由一个非门和一个输入形成的与门，所述第一逻辑单元中非门的输入端为第一逻辑单元的第二输入端；

所述第二逻辑单元为：由一个非门和另一个输入形成的与门，所述第二逻辑单元中非门的输入端为第二逻辑单元的第二输入端。

6.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一时钟信号输入端和第二时钟信号输入端输入的时钟信号位相相反。

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