CN1841484A - 门驱动器电路和具有门驱动器电路的显示设备 - Google Patents

门驱动器电路和具有门驱动器电路的显示设备 Download PDF

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Abstract

门驱动器电路包括第一移位寄存器和第二移位寄存器。第一移位寄存器响应于第一时钟信号、具有相对于第一时钟信号而延迟了1H时间的相位的第二时钟信号、以及具有与第一时钟信号相反的相位的第三时钟信号，而将第(4n－3)和第(4n－2)选通信号分别施加到第(4n－3)和第(4n－2)选通线。第二移位寄存器响应于第一时钟信号、第三时钟信号、以及具有与第二时钟信号相反的相位的第四时钟信号，而将第(4n－1)和第4n选通信号分别施加到第(4n－1)和第4n选通线。因此，可减小第一和第二移位寄存器中的晶体管的数目。

Description

门驱动器电路和具有门驱动器电路的显示设备
技术领域
本发明涉及一种门驱动器(gate driver)电路和具有门驱动器电路的显示设备。更具体地，本发明涉及能够减小其尺寸的门驱动器电路、以及具有所述门驱动器电路的显示设备。
背景技术
液晶显示(“LCD”)设备包括LCD面板。LCD面板包括阵列基板、面对阵列基板的滤色器基板、以及被置于阵列基板和滤色器基板之间的液晶层。阵列基板包括传送选通信号(gate signal)的多条选通线(gate line)、以及传送数据信号的多条数据线。数据线与选通线相交，并与选通线绝缘。
LCD设备还包括将选通信号输出到选通线的门驱动器电路、以及将数据信号输出到数据线的数据驱动器电路。通常，在安装于LCD面板上的芯片中形成门驱动器电路或数据驱动器电路。
在LCD面板上直接形成门驱动器电路，以便减小LCD设备的尺寸、并提高生产率。
形成在LCD面板上的门驱动器电路包括：具有彼此电连接的多级的移位寄存器。随着LCD设备的尺寸的增大，门驱动器电路必须包括分别被置于选通线的第一和第二末端部分的两个移位寄存器。所述两个移位寄存器将选通信号交替地输出到选通线。
所述级包括多个晶体管和多个电容器。晶体管的数目确定门驱动器电路的尺寸。此外，当LCD面板包括两个移位寄存器时，形成级的晶体管的数目进一步增加，由此，随着每级的晶体管的数目的增加，包括两个移位寄存器的门驱动器电路的尺寸增大。因此，LCD设备还必须增大尺寸来容纳门驱动器电路。
发明内容
减小门驱动器电路以及由此减少显示设备的尺寸的能力是所期望的。由此，本发明提供了能够减小其尺寸的门驱动器电路。
本发明还提供了具有以上门驱动器电路的显示设备。
在根据本发明的门驱动器电路的示范实施例中，门驱动器电路包括第一移位寄存器和第二移位寄存器。第一移位寄存器包括多个第一级。第一移位寄存器响应于第一时钟信号、第二时钟信号、以及第三时钟信号，而将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线和第(4n-2)选通线。第二时钟信号具有相对于第一时钟信号而延迟了1H时间的相位，而第三时钟信号具有与第一时钟信号相反的相位。第二移位寄存器包括多个第二级。第二移位寄存器响应于第一时钟信号、第三时钟信号、以及第四时钟信号，而将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线和第4n选通线。第四时钟信号具有与第二时钟信号相反的相位。这里，n表示自然数。
在根据本发明的显示设备的示范实施例中，显示设备包括显示面板、门驱动器电路、以及数据驱动器电路。显示面板响应于选通信号和数据信号而显示图像。门驱动器电路输出选通信号，而数据驱动器电路输出数据信号。门驱动器电路包括第一移位寄存器和第二移位寄存器。第一移位寄存器包括多个第一级。第一移位寄存器响应于第一时钟信号、第二时钟信号、以及第三时钟信号，而将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线和第(4n-2)选通线。第二时钟信号具有相对于第一时钟信号而延迟了1H时间的相位，而第三时钟信号具有与第一时钟信号相反的相位。第二移位寄存器包括多个第二级。第二移位寄存器响应于第一时钟信号、第三时钟信号、以及第四时钟信号，而将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线和第4n选通线。第四时钟信号具有与第二时钟信号相反的相位。
在根据本发明的显示设备的另一个示范实施例中，显示设备包括显示面板，其包括每一个都具有第一末端和第二末端的多条选通线。第一移位寄存器响应于选通线的第一末端上的第一时钟信号和第二时钟信号，并响应于选通线的第二末端上的第三时钟信号。第二移位寄存器响应于选通线的第二末端上的第三时钟信号和第四时钟信号，并响应于选通线的第一末端上的第一时钟信号。
因此，可减小第一和第二移位寄存器中的晶体管的数目，以减小第一和第二移位寄存器的尺寸。另外，可有效地使用阵列基板的空间，以便可减小形成门驱动器电路的阵列基板的面积。
附图说明
通过参照附图而详细描述本发明的示范实施例，本发明的以上和其它特征和优点将变得更为清楚，附图中：
图1为图解根据本发明的门驱动器电路的示范实施例的框图；
图2为图解图1中的门驱动器电路的输入和输出的时序图；
图3为图解图1中的奇数左级(left stage)和偶数左级的电路图；
图4为图解图1中的奇数右级(right stage)和偶数右级的电路图；以及
图5为图解具有图1中的门驱动器电路的LCD设备的示范实施例的示意性平面图。
具体实施方式
应当理解，在不背离这里公开的发明原理的情况下，下面描述的本发明的示范实施例可以很多不同的方式作出变化，并且，因此，本发明的范围不限于下面的这些特定实施例。相反，提供这些实施例，以便通过例子而不是限定的方式，使此公开变得透彻和完整，并将对本领域的技术人员完全地传达本发明的概念。
下文中，将通过参照附图来描述的本发明的实施例。在所有附图中，相同的附图标记表示相同的元素。
图1为图解根据本发明的门驱动器电路的示范实施例的框图，而图2为图解图1中的门驱动器电路的输入和输出的时序图。
参照图1，门驱动器电路100包括第一移位寄存器110和第二移位寄存器120。
第一移位寄存器110包括多个左(或第一)级S-LO和S-LE，其将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线GL4n-3和第(4n-2)选通线GL4n-2，并且，第二移位寄存器120包括多个右(或第二)级S-RO和S-RE，其将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线GL4n-1和第4n选通线GL4n，其中，“n”表示自然数。换句话说，“n”为正整数。
第一移位寄存器110接收扫描开始信号STV、第一时钟信号L-CK、第二时钟信号L-CKB、第三时钟信号R-CK、以及截止电压Voff。第二移位寄存器120接收第一时钟信号L-CK、第三时钟信号R-CK、第四时钟信号R-CKB、以及截止电压Voff。传送第一和第二时钟信号L-CK和L-CKB的第一时钟线路(wiring)CL1和第二时钟线路CL2与第一移位寄存器110相邻。传送第三和第四时钟信号R-CK和R-CKB的第三时钟线路CL-3和第四时钟线路CL-4与第二移位寄存器120相邻。通常，如所示出的，所述时钟线路可与选通线垂直走向。
接收第三时钟信号R-CK的第一移位寄存器110的右晶体管与第三时钟线路CL-3相邻。接收第一时钟信号L-CK的第二移位寄存器120的左晶体管与第一时钟线路CL-1相邻。下面将通过参照图3和4来进一步说明左和右晶体管的位置。
参照图2，第一、第二、第三和第四时钟信号L-CK、L-CKB、R-CK和R-CKB中的每个具有时间周期4H。应当理解，“H”表示水平周期的单位，例如，“1H”等于选通时钟信号的一个周期。详细地，第一、第二、第三和第四时钟信号L-CK、L-CKB、R-CK和R-CKB中的每个在2H时间内具有高状态或电平，且在2H时间内具有低状态或电平。第二时钟信号L-CKB的相位相对于第一时钟信号L-CK的相位而延迟了1H时间。第三时钟信号R-CK具有与第一时钟信号L-CK的相位相反的相位，并相对于第二时钟信号L-CKB的相位而延迟了1H时间，并且，第四时钟信号R-CKB具有与第二时钟信号L-CKB的相位相反的相位，并相对于第三时钟信号R-CK的相位而延迟了1H时间，
奇数左级S-LO响应于第一时钟信号L-CK，而在1H时间内将第(4n-3)选通信号施加到第(4n-3)选通线GL4n-3。在经过了1H时间之后，奇数左级S-LO响应于第二时钟信号L-CKB，而使第(4n-3)选通线GL4n-3的电压下降为截止电压Voff。随后，奇数左级响应于第一和第三时钟信号L-CK和R-CK，而将第(4n-3)选通信号维持为截止电压Voff。
偶数左级S-LE响应于第二时钟信号L-CKB，而在1H时间内将第(4n-2)选通信号施加到第(4n-2)选通线GL4n-2。在经过了1H时间之后，偶数左级S-LE响应于第三时钟信号R-CK，而使第(4n-2)选通线GL4n-2的电压下降为截止电压Voff。随后，偶数左级响应于第一和第三时钟信号L-CK和R-CK，而将第(4n-2)选通信号维持为截止电压Voff。
奇数右级S-RO响应于第三时钟信号R-CK，而在1H时间内将第(4n-1)选通信号施加到第(4n-1)选通线GL4n-1。在经过了1H时间之后，奇数右级S-RO响应于第四时钟信号R-CKB，而使第(4n-1)选通线GL4n-1的电压下降为截止电压Voff。随后，奇数右级响应于第一和第三时钟信号L-CK和R-CK，而将第(4n-1)选通信号维持为截止电压Voff。
偶数右级S-RE响应于第四时钟信号R-CKB，而在1H时间内将第4n选通信号施加到第4n选通线GL4n。在经过了1H时间之后，偶数右级S-RE响应于第四时钟信号R-CKB，而使第4n选通线GL4n的电压下降为截止电压Voff。随后，偶数右级响应于第一和第三时钟信号L-CK和R-CK，而将第4n选通信号维持为截止电压Voff。
图3为图解图1中的奇数左级和偶数左级的电路图。
参照图3，应当理解，尽管仅图解了一个奇数左级S-LO和一个偶数左级S-LE，但第一移位寄存器110可包括多个奇数和偶数左级S-LO和S-LE。奇数左级S-LO包括：第一左晶体管LT1；第二左晶体管LT2；第四、第五、第六、第七和第八晶体管LT4、LT5、LT6、LT7和LT8；第三右晶体管RT3；第一左电容器LC1；以及第二左电容器LC2。偶数左级S-LE包括：第九左晶体管LT9；第十一、第十二、第十三、第十四和第十五左晶体管LT11、LT12、LT13、LT14和LT15；第十右晶体管RT10；第三左电容器LC3；以及第四左电容器LC4。
第一、第二、第四、第五、第六、第七和第八左晶体管LT1、LT2以及LT4至LT8、以及第一和第二左电容器LC1和LC2与第(4n-3)选通线GL4n-3的第一末端相邻。第三右晶体管RT3与第(4n-3)选通线GL4n-3的第二末端相邻。第九和第十一至第十五左晶体管LT9、LT11至LT15、以及第三和第四左电容器LC3和LC4与第(4n-2)选通线GL4n-2的第一末端相邻。第十右晶体管RT10与第(4n-2)选通线GL4n-2的第二末端相邻。
第一左晶体管LT1包括电连接到第一节点N1的栅极、接收第一时钟信号L-CK的漏极、以及电连接到第(4n-3)选通线GL4n-3的源极。第二左晶体管LT2包括接收第二时钟信号L-CKB的栅极、电连接到第(4n-3)选通线的漏极、以及接收截止电压Voff的源极。
第一左晶体管LT1响应于第一节点N1的电压，而将高电平的第一时钟信号L-CK施加到第(4n-3)选通线GL4n-3。第二左晶体管LT2响应于高电平的第二时钟信号L-CKB，而使第(4n-3)选通线GL4n-3的电压下降为截止电压Voff，使得第(4n-3)选通线GL4n-3被放电为截止电压Voff。
第三右晶体管RT3包括接收第三时钟信号R-CK的栅极、电连接到第(4n-3)选通线GL4n-3的漏极、以及接收截止电压Voff的源极。第四左晶体管LT4包括电连接到第二节点N2的栅极、电连接到第(4n-3)选通线GL4n-3的漏极、以及接收截止电压Voff的源极。第四左晶体管LT4的漏极可电连接到第二左晶体管LT2的漏极，或为第二左晶体管LT2的相同的漏极，并且，第四左晶体管LT4的源极可电连接到第二左晶体管LT2的漏极，或为第二左晶体管LT2的相同的漏极。第一时钟信号L-CK被施加到第二节点N2。
当第三时钟信号R-CK从低电平改变为高电平时，第三右晶体管RT3响应于高电平的第三时钟信号R-CK，而将截止电压Voff施加到第(4n-3)选通线GL4n-3。结果，第(4n-3)选通线的电压在2H的时间周期内变为截止电压Voff。随后，当第三时钟信号R-CK从高电平改变为低电平时，第一时钟信号L-CK从低电平改变为高电平。因此，第四左晶体管LT4响应于高电平的第一时钟信号L-CK，而将截止电压Voff施加到第(4n-3)选通线GL4n-3。
因此，即使在第三时钟信号R-CK改变为低电平时，第(4n-3)选通信号也响应于第一时钟信号L-CK，而在2H时间内维持为截止电压Voff。换句话说，通过具有彼此相反的相位的第一和第三时钟信号L-CK和R-CK而将第(4n-3)选通信号维持为截止电压Voff。
第五左晶体管LT5包括栅极、漏极、以及电连接到第一节点N1的源极。第五左晶体管LT5的栅极和漏极彼此电连接，并且，将扫描开始信号STV施加到第五左晶体管LT5的栅极和漏极。第一左电容器LC1包括电连接到第一左晶体管LT1的栅极的第一端、以及电连接到第一左晶体管LT1的源极的第二端。
当将扫描开始信号STV通过第五左晶体管LT5而施加到第一节点N1时，第一左晶体管LT1响应于扫描开始信号STV，经由第一左晶体管LT1的栅极而导通。第五左晶体管LT5响应于扫描开始信号STV，而对第一左电容器LC1进行充电。结果，将高电平的第一时钟信号L-CK通过第一左晶体管LT1而施加到第(4n-3)选通线GL4n-3，作为第(4n-3)选通信号。可替换地，如果n＞1，则第五左晶体管LT5可从先前的选通线接收选通信号。
第六左晶体管LT6包括接收第(4n-2)选通信号的栅极、电连接到第一节点N1的漏极、以及接收截止电压Voff的源极。第七左晶体管LT7包括电连接到第一节点N1的栅极、接收第一时钟信号L-CK的漏极、以及接收截止电压Voff的源极。第八左晶体管LT8包括接收第二时钟信号L-CKB的栅极、电连接到第(4n-3)选通线GL4n-3的漏极、以及接收截止电压Voff的源极。第八左晶体管LT8的漏极可电连接到第六左晶体管LT6的漏极，或为第六左晶体管LT6的相同的漏极，并且，第八左晶体管LT8的源极可电连接到第六左晶体管LT6的漏极，或为第六左晶体管LT6的相同的漏极。
当将第(4n-2)选通信号通过第六左晶体管LT6的栅极而施加到第六左晶体管LT6时，截止电压Voff被施加到第一节点N1，使得第一左晶体管LT1通过第一左晶体管LT1的栅极而截止。
当第一节点N1的电压降低为截止电压Voff时，第七左晶体管LT7通过第七左晶体管LT7的栅极而截止，使得第一时钟信号L-CK被施加到第二节点N2。当第一时钟信号L-CK从低电平改变为高电平时，电连接到第二节点N2的第四和第八左晶体管LT4和LT8响应于高电平的第一时钟信号L-CK而导通。导通的第八左晶体管LT8使第一节点N1的电压下降为截止电压Voff，并且，导通的第四左晶体管LT4将截止电压Voff施加到第(4n-3)选通线GL4n-3。
对于偶数左级S-LE，第九左晶体管LT9包括电连接到第三节点N3的栅极、接收第二时钟信号L-CKB的漏极、以及电连接到第(4n-2)选通线GL4n-2的源极。第十右晶体管RT10包括接收第三时钟信号R-CK的栅极、电连接到第(4n-2)选通线GL4n-2的漏极、以及接收截止电压Voff的源极。第十一左晶体管LT11包括接收第一时钟信号L-CK的栅极、电连接到第(4n-2)选通线GL4n-2的漏极、以及接收截止电压Voff的源极。应当注意，偶数左级S-LE不需要将第四节点N4连接到共享第十一左晶体管LT11的漏极和源极的晶体管的栅极的额外的晶体管。
第九左晶体管LT9响应于第三节点N3的电压而输出高电平的第二时钟信号L-CKB，作为第(4n-2)选通信号。因此，与高电平的第二时钟信号L-CKB相对应的第(4n-2)选通信号被施加到第(4n-2)选通线GL4n-2。
当第三时钟信号R-CK从低电平改变为高电平时，第十右晶体管RT10响应于第三时钟信号R-CK而将截止电压Voff施加到第(4n-2)选通线GL4n-2。结果，第(4n-2)选通线GL4n-2在2H时间内被维持为低电平。
随后，当第三时钟信号R-CK从高电平改变为低电平时，第一时钟信号L-CK从低电平改变为高电平。对于高电平的第一时钟信号L-CK，第十一左晶体管LT11使第(4n-2)选通信号的电压下降为截止电压Voff。结果，第(4n-2)选通线GL4n-2的电压降低为截止电压Voff。
因此，即使在第三时钟信号R-CK改变为低电平时，第(4n-2)选通信号也在2H时间内维持为截止电压Voff。换句话说，通过具有彼此相反的相位的第一和第三时钟信号L-CK和R-CK而将第(4n-2)选通信号维持为截止电压Voff。
第十二左晶体管LT12包括栅极、电连接到栅极的漏极、以及电连接到第三节点N3的源极。第十二左晶体管LT12的栅极和漏极电连接到选通线GL4n-3。由此，第(4n-3)选通信号被施加到第十二左晶体管LT12的栅极和漏极。第三左电容器LC3包括电连接到第九左晶体管LT9的栅极的第一端、以及电连接到第九左晶体管LT9的源极的第二端。
当将第(4n-3)选通信号通过第十二左晶体管LT12而施加到第三节点N3时，第九左晶体管LT9输出高电平的第二时钟信号L-CKB，作为第(4n-2)选通信号。将第二时钟信号L-CKB施加到第(4n-2)选通线GL4n-2。
第十三左晶体管LT13包括接收第(4n-1)选通信号的栅极、电连接到第三节点N3的漏极、以及接收截止电压Voff的源极。第十四左晶体管LT14包括电连接到第三节点N3的栅极、电连接到第四节点N4的漏极、以及接收截止电压Voff的源极。第十五左晶体管LT15包括电连接到第四节点N4的栅极、电连接到第三节点N3的漏极、以及接收截止电压Voff的源极。第十五左晶体管LT15的漏极可电连接到第十三左晶体管LT13的漏极，或为第十三左晶体管LT13的相同的漏极，并且，第十五左晶体管LT15的源极可电连接到第十三左晶体管LT13的源极、或为第十三左晶体管LT13的相同的源极。
当将第(4n-1)选通信号施加到第十三左晶体管LT13时，截止电压Voff被施加到第三节点N3，使得第九左晶体管LT9被截止。当第三节点N3的电压下降为截止电压Voff时，第十四左晶体管LT14被截止，使得第二时钟信号L-CKB被施加到第四节点N4。当第二时钟信号L-CKB从低电平改变为高电平时，电连接到第四节点N4的第十五左晶体管LT15响应于高电平的第二时钟信号L-CKB，而使第三节点N3的电压下降为截止电压Voff。
如上所述，通过利用第三时钟信号R-CK来控制奇数左级S-LO和偶数左级S-LE，偶数左级S-LE仅包括七个晶体管。因此，减小了第一移位寄存器110的尺寸。
图4为图解图1中的奇数右级和偶数右级的电路图。
参照图4，应当理解，尽管仅图解了一个奇数右级S-RO和一个偶数右级S-RE，但第二移位寄存器120可包括多个奇数和偶数右级S-RO和S-RE。奇数右级S-RO包括：第一、第二、第四、第五、第六、第七和第八右晶体管RT1、RT2、RT4、RT5、RT6、RT7和RT8；以及第三左晶体管LT3。偶数右级S-RE包括：第九、第十一、第十二、第十三、第十四和第十五右晶体管RT9、RT11、RT12、RT13、RT14和RT15；以及第十左晶体管LT10。
第一、第二、以及第四至第八右晶体管RT1、RT2以及RT4至RT8电连接到第(4n-1)选通线GL4n-1的第一末端，并且，第三左晶体管LT3电连接到第(4n-1)选通线GL4n-1的第二末端。第九和第十一至第十五右晶体管RT9、以及RT11至RT15电连接到第4n选通线GL4n的第一末端，并且，第十左晶体管LT10电连接到第4n选通线GL4n的第二末端。
对于奇数右级S-RO，第一右晶体管RT1包括电连接到第五节点N5的栅极、接收第三时钟信号R-CK的漏极、以及电连接到第(4n-1)选通线GL4n-1的源极。第二右晶体管RT2包括接收第四时钟信号R-CKB的栅极、电连接到第(4n-1)选通线GL4n-1的漏极、以及接收截止电压Voff的源极。
第一右晶体管RT1响应于第五节点N5的电压，经第一右晶体管RT1的源极而输出高电平的第三时钟信号R-CK，作为第(4n-1)选通信号。因此，与高电平的第三时钟信号R-CK相对应的第(4n-1)选通信号被施加到第(4n-1)选通线GL4n-1。第二右晶体管RT2响应于高电平的第四时钟信号R-CKB，而使第(4n-1)选通信号下降为截止电压Voff，使得第(4n-1)选通线GL4n-1降低为截止电压Voff。
第三左晶体管LT3包括接收第一时钟信号L-CK的栅极、电连接到第(4n-1)选通线GL4n-1的漏极、以及接收截止电压Voff的源极。第四右晶体管RT4包括电连接到第六节点N6的栅极、电连接到第(4n-1)选通线GL4n-1的漏极、以及接收截止电压Voff的源极。第四右晶体管RT4的漏极可电连接到第二右晶体管RT2的漏极，或为第二右晶体管RT2的相同的漏极，并且，第四右晶体管RT4的源极可电连接到第二右晶体管RT2的漏极，或为第二右晶体管RT2的相同的漏极。第三时钟信号R-CK被施加到第六节点N6。
当第一时钟信号L-CK从低电平改变为高电平时，第三左晶体管LT3响应于高电平的第一时钟信号L-CK，而将截止电压Voff施加到第(4n-1)选通线GL4n-1。因此，第(4n-1)选通信号可在2H时间内维持为截止电压Voff。随后，当第一时钟信号L-CK从高电平改变为低电平时，第三时钟信号R-CK从低电平改变为高电平。因此，第四右晶体管RT4响应于第三时钟信号R-CK，而将截止电压Voff施加到第(4n-1)选通线GL4n-1。
结果，即使在第一时钟信号L-CK改变为低电平时，第(4n-1)选通信号也响应于第三时钟信号R-CK，而在2H时间内维持为截止电压Voff。换句话说，通过具有彼此相反的相位的第一和第三时钟信号L-CK和R-CK而维持第(4n-1)选通信号。
第五右晶体管RT5包括栅极、电连接到栅极的漏极、以及电连接到第五节点N5的源极。第一右电容器RC1包括电连接到第一右晶体管RT1的栅极的第一端、以及电连接到第一右晶体管RT1的源极的第二端。
当将第(4n-2)选通信号通过第五右晶体管RT5而施加到第五节点N5时，第一右晶体管RT1响应于第(4n-2)选通信号而被导通。结果，高电平的第三时钟信号R-CK被施加到第(4n-1)选通线GL4n-1。换句话说，高电平的第三时钟信号R-CK对应于第(4n-1)选通信号。
第六右晶体管RT6包括接收第4n选通信号的栅极、电连接到第五节点N5的漏极、以及接收截止电压Voff的源极。第七右晶体管RT7包括电连接到第五节点N5的栅极、接收第三时钟信号R-CK的漏极、以及接收截止电压Voff的源极。第八右晶体管RT8包括接收第四时钟信号R-CKB的栅极、电连接到第(4n-1)选通线GL4n-1的漏极、以及接收截止电压Voff的源极。第八右晶体管RT8的漏极可电连接到第六右晶体管RT6的漏极，或为第六右晶体管RT6的相同的漏极，并且，第八右晶体管RT8的源极可电连接到第六右晶体管RT6的漏极、或为第六右晶体管RT6的相同的漏极。
当将第4n选通信号施加到第六右晶体管RT6时，截止电压Voff被施加到第五节点N5，使得第一右晶体管RT1被截止。
当第五节点N5的电压下降为截止电压Voff时，第七右晶体管RT7被截止，使得第三时钟信号R-CK被施加到第六节点N6。当第三时钟信号R-CK从低电平改变为高电平时，电连接到第六节点N6的第四和第八右晶体管RT4和RT8响应于高电平的第三时钟信号R-CK而被导通。导通的第八右晶体管RT8使第五节点N5的电压降低为截止电压Voff，并且，第四右晶体管RT4将截止电压施加到第(4n-1)选通线GL4n-1。
对于偶数右级S-RE，第九右晶体管RT9包括电连接到第七节点N7的栅极、接收第四时钟信号R-CKB的漏极、以及电连接到第4n选通线GL4n的源极。第十左晶体管LT10包括接收第一时钟信号L-CK的栅极、电连接到第4n选通线GL4n的漏极、以及接收截止电压Voff的源极。第十一右晶体管RT11包括接收第三时钟信号R-CK的栅极、电连接到第4n选通线GL4n的漏极、以及接收截止电压Voff的源极。应当注意，偶数右级S-RE不需要将第八节点N8连接到共享第十一右晶体管RT11的漏极和源极的晶体管的栅极的额外的晶体管。
第九右晶体管RT9响应于第七节点N7的电压而输出第四时钟信号R-CKB，作为第4n选通信号。因此，与第四时钟信号R-CKB相对应的第4n选通信号被施加到第4n选通线GL4n。
当第一时钟信号L-CK从高电平改变为低电平时，第十左晶体管LT10响应于高电平的第一时钟信号L-CK而将截止电压Voff施加到第4n选通线GL4n。因此，第4n选通信号在1H时间内被维持为高电平，并随后在2H时间内被第一时钟信号L-CK维持为低电平。
当第一时钟信号L-CK从高电平改变为低电平时，第三时钟信号R-CK从低电平改变为高电平。响应于高电平的第三时钟信号R-CK，第十一右晶体管RT11使第4n选通信号降低为截止电压Voff，使得第4n选通线GL4n降低为截止电压Voff。
结果，即使在第一时钟信号L-CK改变为低电平时，第4n选通信号也可在2H时间内响应于第三时钟信号R-CK而被维持为截止电压Voff。换句话说，通过具有彼此相反的相位的第一和第三时钟信号L-CK和R-CK而将第4n选通信号维持为截止电压Voff。
第十二右晶体管RT12包括栅极、电连接到栅极的漏极、以及电连接到第七节点N7的源极。第十二右晶体管RT12的栅极和漏极电连接到选通线GL4n-1。第三右电容器RC3包括电连接到第九右晶体管RT9的栅极的第一端、以及电连接到第九右晶体管RT9的源极的第二端。
当将第(4n-1)选通信号通过第十二右晶体管RT12而施加到第七节点N7时，第九右晶体管RT9响应于第(4n-1)选通信号而将高电平的第四时钟信号R-CKB施加到第4n选通线GL4n。也就是说，高电平的第四时钟信号R-CKB对应于第4n选通信号。
第十三右晶体管RT13包括接收第(4n-3)选通信号的栅极、电连接到第七节点N7的漏极、以及接收截止电压Voff的源极。第十四右晶体管RT14包括电连接到第七节点N7的栅极、电连接到第八节点N8的漏极、以及接收截止电压Voff的源极。第十五右晶体管RT15包括电连接到第八节点N8的栅极、电连接到第七节点N7的漏极、以及接收截止电压Voff的源极。第十五右晶体管RT15的漏极可电连接到第十三右晶体管RT13的漏极，或为第十三右晶体管RT13的相同的漏极，并且，第十五右晶体管RT15的源极可电连接到第十三右晶体管RT13的漏极，或为第十三右晶体管RT13的相同的漏极。当将第(4n-3)选通信号施加到第十三右晶体管RT13的栅极时，截止电压Voff被施加到第七节点N7，使得第九右晶体管RT9经由第九右晶体管RT9的栅极而被截止。当第七节点N7的电压降低为截止电压Voff时，第十四右晶体管RT14经由第十四右晶体管RT14的栅极而被截止，使得第四时钟信号R-CKB被施加到第八节点N8。当第四时钟信号R-CKB从低电平改变为高电平时，电连接到第八节点N8的第十五右晶体管RT15响应于高电平的第四时钟信号R-CKB，而使第七节点N7的电压降低为截止电压Voff。
如上所示，通过第一时钟信号L-CK来控制奇数右级S-RO和偶数右级S-RE，偶数右级S-RE可仅包括七个晶体管。因此，减小了第二移位寄存器120的尺寸。
图5为图解具有图1中的门驱动器电路的LCD设备的示意性平面图。
参照图1和5，液晶显示(“LCD”)设备600包括显示面板400、门驱动器电路100、以及数据驱动器芯片500。显示面板400显示图像，并且，门驱动器电路100和数据驱动器芯片500驱动显示面板400。
显示面板400包括阵列基板200、面对阵列基板200的滤色器基板300、以及被置于阵列基板200和滤色器基板300之间的液晶层(未示出)。显示面板400包括显示区域DA、第一周边区域PA1、以及第二周边区域PA2。第一周边区域PA1环绕着显示区域DA。第二周边区域PA2与第一周边区域PA1相邻。
阵列基板200包括：多条选通线GL4n-3、GL4n-2、GL4n-1、以及GL4n；以及多条数据线DL1、DL2、……、DLm。应当理解，尽管仅图解了四条选通线和两条数据线，但可在阵列基板200中提供多条类似的选通线和数据线。在显示区域DA内布置选通线GL4n-3、GL4n-2、GL4n-1和GL4n、以及数据线DL1、DL2、……、DLm。选通线GL4n-3、GL4n-2、GL4n-1和GL4n与数据线DL1、DL2、……、DLm电绝缘。选通线GL4n-3、GL4n-2、GL4n-1和GL4n沿第一方向而延伸，而数据线DL1、DL2、……、DLm沿与第一方向基本垂直的第二方向而延伸。薄膜晶体管(“TFT”)210和像素电极(未示出)形成在由两条相邻的选通线和两条相邻的数据线定义的区域中。TFT 210包括：电连接到选通线GL4n-3、GL4n-2、GL4n-1和GL4n中的一条的栅极；以及电连接到数据线DL1、DL2、……、DLm中的一条的源极。像素电极还包括电连接到TFT 210的漏极。
门驱动器电路100包括第一和第二移位寄存器110和120。第一移位寄存器110中的大多数晶体管被置于第一周边区域PA1中，使得第一移位寄存器110中的大多数晶体管与选通线GL4n-3、GL4n-2、GL4n-1和GL4n的第一末端相邻。第二移位寄存器120中的大多数晶体管被置于第一周边区域PA1中，使得第二移位寄存器120中的大多数晶体管与选通线GL4n-3、GL4n-2、GL4n-1和GL4n的第二末端相邻。
分别传送第一和第二时钟信号L-CK和L-CKB的第一和第二时钟线路CL1和CL2与第一移位寄存器110相邻。传送第三和第四时钟信号R-CK和R-CKB的第三和第四时钟线路CL3和CL4与第二移位寄存器120相邻。
第一移位寄存器110的、接收第三时钟信号R-CK的第三和第十右晶体管RT3和RT10与第二移位寄存器120的、邻接第三和第四时钟线路CL3和CL4的部分相邻。第二移位寄存器120的、接收第一时钟信号L-CK的第三和第十左晶体管LT3和LT10与第一移位寄存器110的、邻接第一和第二时钟线路CL1和CL2的部分相邻。
第一移位寄存器110将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线GL4n-3和第(4n-2)选通线GL4n-2。随后，第二移位寄存器120将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线GL4n-1和第4n选通线GL4n。如上所述，第一和第二移位寄存器110和120通过双线单元(two-line units)交替地输出选通信号，以驱动选通线GL4n-3、GL4n-2、GL4n-1和GL4n。
数据驱动器芯片500被安装在阵列基板200的第二周边区域PA2上。数据驱动器芯片500电连接到数据线DL1、DL2、……、DLm。数据驱动器芯片500将数据信号施加到数据线DL1、DL2、……、DLm。
根据本发明的门驱动器电路和显示设备，通过第一至第三时钟信号来驱动第一移位寄存器，而通过第一、第三和第四时钟信号来驱动第二移位寄存器。
结果，可减小第一和第二移位寄存器中的晶体管的数目，以减小第一和第二移位寄存器的尺寸。
另外，接收第三时钟信号的第一移位寄存器的晶体管被置成与在选通线的第二末端上的第二移位寄存器相邻，而接收第一时钟信号的第二移位寄存器的晶体管被置成与在选通线的第一末端上的第一移位寄存器相邻。
结果，可有效地使用阵列基板的空间，以便可减小形成门驱动器电路的阵列基板的面积。
在描述了本发明的示范实施例及其优点之后，应当注意，在不背离如所附权利要求定义的本发明的精神和范围的情况下，这里可作出各种改变、替换和变更。此外，术语“第一”、“第二”等的使用不表示任何次序或重要性，而是使用术语“第一”、“第二”等来相互区分元素。此外，术语“一个”等的使用不表示量的限制，而是表示存在所指项中的至少一个。

Claims (33)

1、一种门驱动器电路，包括：
第一移位寄存器，其包括多个第一级，第一移位寄存器响应于第一时钟信号、第二时钟信号、以及第三时钟信号，而将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线和第(4n-2)选通线，第二时钟信号具有相对于第一时钟信号而延迟了1H时间的相位，而第三时钟信号具有与第一时钟信号相反的相位；以及
第二移位寄存器，其包括多个第二级，第二移位寄存器响应于第一时钟信号、第三时钟信号、以及第四时钟信号，而将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线和第4n选通线，第四时钟信号具有与第二时钟信号相反的相位，其中，n为自然数。
2、如权利要求1所述的门驱动器电路，其中，第一级中的奇数级将高电平的第一时钟信号施加到第(4n-3)选通线，响应于第二时钟信号而将第(4n-3)选通线的电压降低为截止电压，响应于第三时钟信号而将第(4n-3)选通线的电压保持为截止电压，并且，响应于第一时钟信号而将第(4n-3)选通信号的电压保持为截止电压，并且
第一级中的偶数级将高电平的第二时钟信号施加到第(4n-2)选通线，响应于第三时钟信号而将第(4n-2)选通线的电压降低为截止电压，并且，响应于第一时钟信号而将第(4n-2)选通线的电压保持为截止电压。
3、如权利要求2所述的门驱动器电路，其中，第一级中的奇数级在1H时间内将高电平的第一时钟信号施加到第(4n-3)选通线，响应于第二时钟信号而在1H时间内将第(4n-3)选通线的电压降低为截止电压，响应于第三时钟信号而在2H时间内将第(4n-3)选通线的电压保持为截止电压，并且，响应于第一时钟信号而在2H时间内将第(4n-3)选通信号的电压保持为截止电压，并且
第一级中的偶数级在1H时间内将高电平的第二时钟信号施加到第(4n-2)选通线，响应于第三时钟信号而在2H时间内将第(4n-2)选通线的电压降低为截止电压，并且，响应于第一时钟信号而在2H时间内将第(4n-2)选通线的电压保持为截止电压。
4、如权利要求2所述的门驱动器电路，其中，第一级中的每个奇数级包括：
第一左晶体管，其将高电平的第一时钟信号施加到第4n-3选通线；
第二左晶体管，其响应于高电平的第二时钟信号，而将第(4n-3)选通线的电压降低为截止电压；
第三右晶体管，其响应于高电平的第三时钟信号，而将第(4n-3)选通线的电压保持为截止电压；以及
第四左晶体管，其响应于高电平的第一时钟信号，而将第(4n-3)选通线的电压保持为截止电压。
5、如权利要求4所述的门驱动器电路，其中，第一级中的每个奇数级还包括：
第一左电容器，其具有电连接到第一左晶体管的栅极的第一端、以及电连接到第一左晶体管的源极的第二端；
第五左晶体管，其响应于扫描开始信号或第4n选通信号，而对第一左电容器进行充电；
第六左晶体管，其响应于第(4n-2)选通信号，而截止第一左晶体管；
第七左晶体管，其响应于扫描开始信号或第4n选通信号，而将第一时钟信号降低为截止电压；以及
第八左晶体管，其响应于第一时钟信号，而截止第一左晶体管。
6、如权利要求5所述的门驱动器电路，其中，第一、第二、以及第四至第八左晶体管与第(4n-3)选通线的第一末端相邻，而第三右晶体管与第(4n-3)选通线的第二末端相邻。
7、如权利要求2所述的门驱动器电路，其中，第一级中的每个偶数级包括：
第九左晶体管，其将高电平的第二时钟信号施加到第(4n-2)选通线；
第十右晶体管，其向应于高电平的第三时钟信号，而将第(4n-2)选通线的电压降低为截止电压；以及
第十一左晶体管，其响应于高电平的第一时钟信号，而将第(4n-2)选通线的电压保持为截止电压。
8、如权利要求7所述的门驱动器电路，其中，第一级中的每个偶数级还包括：
第二左电容器，其包括电连接到第九左晶体管的栅极的第一端、以及电连接到第九左晶体管的源极的第二端，第二左电容器使第九左晶体管导通；
第十二左晶体管，其响应于第(4n-3)选通信号，而对第二左晶体管进行充电；
第十三左晶体管，其响应于第(4n-1)选通信号，而使第九左晶体管截止；
第十四左晶体管，其响应于第(4n-3)选通信号，而将第二时钟信号降低为截止电压；以及
第十五左晶体管，其响应于第二时钟信号，而使第九左晶体管截止。
9、如权利要求8所述的门驱动器电路，其中，第九、以及第十一至第十五左晶体管与第(4n-2)选通线的第一末端相邻，而第十右晶体管与第(4n-2)选通线的第二末端相邻。
10、如权利要求1所述的门驱动器电路，其中，第二级中的奇数级将高电平的第三时钟信号施加到第(4n-1)选通线，响应于第四时钟信号而将第(4n-1)选通线的电压降低为截止电压，响应于第一时钟信号而将第(4n-1)选通线的电压保持为截止电压，并且，向应于第三时钟信号而将第(4n-1)选通信号的电压保持为截止电压，并且
第二级中的偶数级将高电平的第四时钟信号施加到第4n选通线，响应于第一时钟信号而将第4n选通线的电压降低为截止电压，并且，响应于第三时钟信号而将第4n选通线的电压保持为截止电压。
11、如权利要求10所述的门驱动器电路，其中，第二级中的奇数级在1H时间内将高电平的第三时钟信号施加到第(4n-1)选通线，响应于第四时钟信号而在1H时间内将第(4n-1)选通线的电压降低为截止电压，响应于第一时钟信号而在2H时间内将第(4n-1)选通线的电压保持为截止电压，并且，响应于第三时钟信号而在2H时间内将第(4n-1)选通信号的电压保持为截止电压，并且
第二级中的偶数级在1H时间内将高电平的第四时钟信号施加到第4n选通线，响应于第一时钟信号而在2H时间内将第4n选通线的电压降低为截止电压，并且，响应于第三时钟信号而在2H时间内将第4n选通线的电压保持为截止电压。
12、如权利要求10所述的门驱动器电路，其中，第二级中的每个奇数级包括：
第一右晶体管，其将高电平的第三时钟信号施加到第(4n-1)选通线；
第二右晶体管，其响应于高电平的第四时钟信号，而将第(4n-1)选通线的电压降低为截止电压；
第三左晶体管，其响应于高电平的第一时钟信号，而将第(4n-1)选通线的电压保持为截止电压；以及
第四右晶体管，其响应于高电平的第三时钟信号，而将第(4n-1)选通线的电压保持为截止电压。
13、如权利要求12所述的门驱动器电路，其中，第二级中的每个奇数级还包括：
第一右电容器，其具有电连接到第一右晶体管的栅极的第一端、以及电连接到第一右晶体管的源极的第二端；
第五右晶体管，其响应于扫描开始信号或第(4n-2)选通信号，而对第一右电容器进行充电；
第六右晶体管，其响应于第4n选通信号，而使第一右晶体管截止；
第七右晶体管，其响应于扫描开始信号或第(4n-2)选通信号，而将第三时钟信号降低为截止电压；以及
第八右晶体管，其响应于第三时钟信号，而使第一右晶体管截止。
14、如权利要求13所述的门驱动器电路，其中，第一、第二、以及第四至第八右晶体管与第(4n-1)选通线的第一末端相邻，而第三左晶体管与第(4n-1)选通线的第二末端相邻。
15、如权利要求10所述的门驱动器电路，其中，第二级中的每个偶数级包括：
第九右晶体管，其将高电平的第四时钟信号施加到第4n选通线；
第十左晶体管，其响应于高电平的第一时钟信号，而将第4n选通线的电压降低为截止电压；以及
第十一右晶体管，其响应于高电平的第三时钟信号，而将第4n选通线的电压保持为截止电压。
16、如权利要求15所述的门驱动器电路，其中，第二级中的每个偶数级还包括：
第二右电容器，其包括电连接到第九右晶体管的栅极的第一端、以及电连接到第九右晶体管的源极的第二端，第二右电容器使第九右晶体管导通；
第十二右晶体管，其响应于第(4n-1)选通信号，而对第二右晶体管进行充电；
第十三右晶体管，其响应于第(4n-3)选通信号，而使第九右晶体管截止；
第十四右晶体管，其响应于第(4n-1)选通信号，而将第四时钟信号降低为截止电压；以及
第十五右晶体管，其响应于第四时钟信号，而使第九右晶体管截止。
17、如权利要求16所述的门驱动器电路，其中，第九、以及第十一至第十五右晶体管与第4n选通线的第一末端相邻，而第十左晶体管与第4n选通线的第二末端相邻。
18、如权利要求1所述的门驱动器电路，其中，第一至第四时钟信号具有4H时间周期，并且，第一至第四时钟信号在2H时间内为高，且在2H时间内为低。
19、如权利要求1所述的门驱动器电路，其中，第一移位寄存器被置于第(4n-3)至第4n选通线的第一末端，而第二移位寄存器被置于第(4n-3)至第4n选通线的第二末端。
20、如权利要求19所述的门驱动器电路，还包括传送第一时钟信号的第一时钟线路、传送第二时钟信号的第二时钟线路、传送第三时钟信号的第三时钟线路、以及传送第四时钟信号的第四时钟线路，其中，第一和第二时钟线路与第一移位寄存器相邻，而第三和第四时钟线路与第二移位寄存器相邻。
21、如权利要求20所述的门驱动器电路，其中，第一移位寄存器包括第一移位寄存器组，其响应于第三时钟信号而操作，且与第三时钟线路相邻，并且，第二移位寄存器包括第二移位寄存器组，其响应于第一时钟信号而操作，且与第一时钟线路相邻。
22、如权利要求1所述的门驱动器电路，其中，多个第一和第二级的偶数级包括比多个第一和第二级的奇数级少的晶体管。
23、一种显示设备，包括：
显示面板，其响应于选通信号和数据信号而显示图像；
门驱动器电路，其输出选通信号；以及
数据驱动器电路，其输出数据信号，其中，门驱动器电路包括：
第一移位寄存器，其包括多个第一级，第一移位寄存器响应于第一时钟信号、第二时钟信号、以及第三时钟信号，而将第(4n-3)选通信号和第(4n-2)选通信号分别施加到第(4n-3)选通线和第(4n-2)选通线，第二时钟信号具有相对于第一时钟信号而延迟了1H时间的相位，而第三时钟信号具有与第一时钟信号相反的相位；以及
第二移位寄存器，其包括多个第二级，第二移位寄存器响应于第一时钟信号、第三时钟信号、以及第四时钟信号，而将第(4n-1)选通信号和第4n选通信号分别施加到第(4n-1)选通线和第4n选通线，第四时钟信号具有与第二时钟信号相反的相位，其中，n为自然数。
24、如权利要求23所述的显示设备，其中，显示面板包括阵列基板，其具有第(4n-3)选通线、第(4n-2)选通线、第(4n-1)选通线、以及第4n选通线，第一移位寄存器与第(4n-3)选通线、第(4n-2)选通线、第(4n-1)选通线、以及第4n选通线的第一末端相邻，而第二移位寄存器与第(4n-3)选通线、第(4n-2)选通线、第(4n-1)选通线、以及第4n选通线的第二末端相邻。
25、如权利要求24所述的显示设备，其中，第一移位寄存器包括与第(4n-3)选通线的第二末端相邻的晶体管、以及与第(4n-2)选通线的第二末端相邻的晶体管。
26、如权利要求25所述的显示设备，其中，第二移位寄存器包括与第(4n-1)选通线的第一末端相邻的晶体管、以及与第4n选通线的第一末端相邻的晶体管。
27、如权利要求24所述的显示设备，其中，门驱动器电路还包括传送第一时钟信号的第一时钟线路、传送第二时钟信号的第二时钟线路、传送第三时钟信号的第三时钟线路、以及传送第四时钟信号的第四时钟线路，其中，第一和第二时钟线路与第一移位寄存器相邻，而第三和第四时钟线路与第二移位寄存器相邻。
28、如权利要求27所述的显示设备，其中，第一移位寄存器包括第一移位寄存器组，其响应于第三时钟信号而操作，且与第三时钟线路相邻，并且，第二移位寄存器包括第二移位寄存器组，其响应于第一时钟信号而操作，且与第一时钟线路相邻。
29、一种显示设备，包括：
显示面板，其包括每一个都具有第一末端和第二末端的多条选通线；
第一移位寄存器，其响应于选通线的第一末端上的第一时钟信号和第二时钟信号，并响应于选通线的第二末端上的第三时钟信号；以及
第二移位寄存器，其响应于选通线的第二末端上的第三时钟信号和第四时钟信号，并响应于选通线的第一末端上的第一时钟信号。
30、如权利要求29所述的显示设备，其中，第一移位寄存器包括多个第一级，每个第一级包括响应于第一和第二时钟信号的多个晶体管，并且，每个第一级仅包括一个响应于第三时钟信号的晶体管。
31、如权利要求30所述的显示设备，其中，第二移位寄存器包括多个第二级，每个第二级包括响应于第三和第四时钟信号的多个晶体管，并且，每个第二级仅包括一个响应于第一时钟信号的晶体管。
32、如权利要求29所述的显示设备，其中，第一移位寄存器包括至少一个奇数级和一个偶数级，并且，第二移位寄存器包括至少一个奇数级和一个偶数级，第一和第二移位寄存器的偶数级包括比第一和第二移位寄存器的奇数级少的晶体管。
33、如权利要求29所述的显示设备，其中，第二时钟信号具有相对于第一时钟信号而延迟了1H时间的相位，第三时钟信号具有与第一时钟信号相反的相位，而第四时钟信号具有与第二时钟信号相反的相位。
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PB01 Publication
C10 Entry into substantive examination
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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